KR100269715B1 - 클럭신호발생회로 - Google Patents

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Abstract

본 발명의 클럭신호발생회로는, 실질적으로 발진부의 발진출력이 안정화되면, 출력버퍼부에 포함된 버퍼회로의 문턱값을 전환함으로써 클럭신호를 발생시킨다. 동시에, 상기 클럭신호는 안정화검출회로를 위한 또다른 클럭신호의 역할을 한다. 그러므로, 일단 발진이 안정화되면, 그 듀티사이클이 50% 인 클럭신호 이외의 노이즈를 초래하는 클럭성분이 제거된다. 이 때문에 클럭신호발생회로로부터의 클럭신호가 안정하게 유지될 수 있다.

Description

클럭신호발생회로{CLOCK SIGNAL GENERATING CIRCUIT}
본발명은 마이크로컴퓨터에 포함되는 디지털회로용 클럭신호발생회로에 관한 것으로, 특히, 듀티사이클이 50% 인 직각 클럭신호를 발생시키는 클럭신호발생회로에 관한 것이다.
종래의 클럭신호발생회로에 있어서의 문제점은 이 회로에 포함된 안정화검출부용 클럭버퍼부 및 출력버퍼부의 양측에서 클럭신호가 발생된다는 것이다. 특히, 클럭버퍼부는 발진이 안정화된 후에도 클럭신호를 계속해서 출력한다. 클럭버퍼부로부터 출력되는 이러한 클럭신호는 듀티사이클이 50% 인 클럭신호에 대하여 노이즈가 되는 경향이 있다.
본발명과 관련된 기술은 일본특개평 63-67822 에 개시되어 있다.
따라서, 본발명의 목적은 마이크로컴퓨터에 설치되어 바람직하지 않은 클럭성분에 기인하는 노이즈를 최소한으로 갖는 클럭신호를 발생시킬수 있는 디지털회로용 클럭신호발생회로를 제공하는 것이다.
도 1 은 종래의 클럭신호발생회로를 개략적으로 도시하는 블록도.
도 2 는 도 1 에서 도시된 종래의 회로의 특정한 동작을 설명하기 위한 타이밍도.
도 3 은 본발명의 클럭신호발생회로를 개략적으로 도시하는 블록도.
도 4 는 도 3 에 도시된 실시예의 특정한 동작을 나타내는 타이밍도.
도 5 는 본발명의 선택적인 실시예를 도시하는 개략적인 블록도.
도 6 은 도 5 에 도시된 실시예의 특정한 동작을 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
6, 7 : N 타입 트랜지스터 8 : 인버터
50 : 출력버퍼부 66, 77 : P 타입 트랜지스터
본발명의 클럭신호발생회로는 발진원으로서 압전발진기 (piezoelectric oscilator) 를 포함하는 발진부를 구비한다. 안정화검출부는, 발진부의 발진출력전압이 제 1 문턱값을 소정의 배수만큼 초과하는 경우에, 발진출력이 안정화되었다는 것을 결정하는 검출신호를 출력한다. 검출신호에 대한 응답으로, 출력버퍼부는 상기 검출신호가 비활성인 경우에는 제 1 문턱값을 셋업 (set up) 하고 상기 검출신호가 활성인 경우에는 제 2 문턱값을 셋업함으로써, 클럭신호를 발생시킨다. 안정화검출부로부터 출력된 검출신호에 대한 응답으로, 컨트롤러는 상기 클럭신호를 선택적으로 활성이나 비활성이 되게 한다. 동시에, 상기 클럭신호는 또다른 클럭신호로서 안정화검출부에 인가된다.
상기한 또는 그 이외의 본발명의 목적, 특징 및 이점은 첨부한 도면을 참조한 다음의 상세한 기재로 부터 보다 분명해질 것이다.
본발명의 보다 나은 이해를 위해서, 도 1 에 도시된 마이크로컴퓨터에의 사용을 위한 종래의 클럭신호발생회로를 간단히 언급한다. 도시된 것처럼, 종래의 클럭신호발생회로는 발진부 (51), 발진의 안정도를 검출하기 위한 안정화검출부 (52), 출력버퍼부 (53), 상기 안정화검출부 (52) 용 클럭버퍼부 (54) 및 NAND 게이트 (55) 를 포함한다. 상기 발진부 (51) 는 압전발진기에 의해 작동하는 발진원을 포함한다. 상기 NAND 게이트는 상기 출력버퍼부 (53) 와 안정화검출부 (52) 의 출력 (53O,52O) 을 각각 NAND 하고 그 결과로 생긴 NAND를 반전시킨다. NAND게이트 (55) 의 출력은 50% 의 듀티사이클을 갖는 직각 클럭신호로서 공급된다.
발진부 (51) 의 출력 (510) 은 CMOS (Complementary Metal Oxide Semiconductor) 인버터회로, 즉, P 타입 트랜지스터 (4) 와 N 타입 트랜지스터 (5) 에 의하여 실행되는 출력버퍼부 (53) 로 공급된다. 발진부 (51) 의 출력 (510) 은 또한 클럭버퍼부 (54) 에 공급된다. 클럭버퍼부 (54) 는 또한 P 타입 트랜지스터 (65) 와 N 타입 트랜지스터 (75) 로 구성된 CMOS 인버터회로이다. 출력버퍼부 (53) 의 CMOS 인버터는 발진부 (51) 에 포함된 출력버퍼의 문턱전압과 동일하고 또 전원전압 (VDD) 의 약 절반과 동일한 문턱전압 (Vt53) 을 갖는다. 클럭버퍼부 (54) 의 CMOS 인버터는 실질적으로 문턱전압 (Vt53) 과 전원전압 (VDD) 의 사이값인 문턱전압 (Vt54) 을 갖는다.
발진부 (51) 와 안정화검출부 (52) 의 특정한 배치는, 나중에 기재되는 본발명의 개략적인 실시예에 포함된 발진부 (51) 및 안정화검출부 (52) 와 동일하기 때문에, 설명되지 않을 것이다.
도 2 는 도 1 에서 도시된 회로에 나타나는 신호의 특정한 파형을 보인다. 종래의 회로의 동작을 도 1 및 도 2 를 참조하여 설명한다.
발진개시신호 (100) 가 로우레벨 (low level: 비활성)로부터 하이레벨 (high level : 활성) 로 변하면, 발진부 (51) 는 발진을 개시한다. 그러나, 시작단계에서 발진부 (51) 의 발진은 불안정하다. 발진은, 안정화될 때까지, 전원전압 (VDD) 의 절반인 전압의 양쪽에서 연속적으로 성장한다. 이 때, 클럭버퍼부 (54) 로 부터 안정화검출부 (52) 로 공급된 신호 (540) 가 도시된 바와 같이 변화한다. 세 개의 클럭펄스 (pulse) (540) 를 클럭버퍼부 (54) 로 부터 수신하자마자, 안정화검출부 (52) 는 그 출력신호 (520) 를 활성으로, 즉, 로우레벨에서 하이레벨로 만든다. 신호 (520) 에 대한 응답으로, NAND게이트 (55) 는 출력버퍼부 (53) 의 출력신호 (530) 를 클럭신호출력 (550) 으로 전달한다.
앞의 구성으로 인하여, 종래의 회로는 발진의 초기단계에서 발생되는 상쇄노이즈를 제거하는 한편 50% 의 듀티사이클을 갖는 클럭신호를 생산한다. 그러나, 클럭버퍼부 (54) 및 출력버퍼부 (53) 양쪽에서 클럭신호가 출력된다. 특히, 클럭버퍼부 (54) 는 발진이 안정화된 후에도 계속하여 클럭신호를 출력한다. 이러한 클럭신호 (540) 는, 전술한 바와 같이, 듀티사이클이 50% 인 클럭신호에 노이즈로서 작용하는 경향이 있다.
도 3 을 참조하여 본발명을 구현하는 클럭신호발생회로를 설명한다. 도시된 바와 같이, 상기 회로는 발진개시신호 (100) 를 수신하고 발진신호 (510) 를 출력하는 발진부 (51) 를 포함한다. 출력버퍼부 (50) 는 P 타입 트랜지스터 (4) 와 N 타입 트랜지스터 (5,6,7) 를 포함한다. P 타입 트랜지스터 (4) 는 그 게이트가 발진신호 (510) 를 수신하고 그 소오스는 전원전압 (VDD) 을 수신한다. N 타입 트랜지스터 (5) 는 그 게이트가 발진신호 (510) 를 수신하며 소오스는 접지되어 있다. N 타입 트랜지스터 (6) 는 그 게이트가 발진신호를 수신하고 그 소오스는 N 타입 트랜지스터 (7) 의 드레인에 접속되어 있다. 인버터 (8) 는 나중에 기재될 안정화검출부 (52) 의 출력신호 (520) 를 수신한다. N 타입 트랜지스터 (7) 는 인버터 (8) 의 출력신호를 수신하고 접지 및 트랜지스터 (6) 의 소오스에 각각 연결된 소오스 및 드레인을 갖는다. 출력버퍼부 (50) 는 트랜지스터 (4,5,6) 의 공통 드레인 상에 나타나는 신호인 신호 (500) 를 출력한다. 출력버퍼부 (50) 에서, P 타입 트랜지스터 (4) 와 N 타입 트랜지스터 (5) 는 CMOS 인버터회로를 구성한다.
안정화검출부 (52) 는 출력버퍼부 (50) 의 출력신호 (500) 및 발진개시신호 (100) 를 수신한다. NAND게이트 (55) 는 출력버퍼부 (50) 의 출력신호 (500) 를 수신하고 클럭신호 (550) 를 출력한다.
발진부 (51) 는 그 게이트가 발진개시신호 (100) 를 수신하고 그 소오스가 접지된 N 타입 트랜지스터 (16), 그 게이트가 트랜지스터 (16) 의 드레인에 접속되고 그 소오스에서 전원전압 (VDD) 을 수신하는 P 타입 트랜지스터 (14) 및 트랜지스터 (16) 의 드레인과 접지에 각각 접속된 게이트와 소오스를 갖는 N 타입 트랜지스터 (15) 로 구성된 CMOS 인버터회로를 포함한다. 발진부 (51) 의 CMOS 인버터회로는 트랜지스터 (14,15) 의 공통 드레인 상에 나타나는 신호인 발진신호 (510) 를 출력한다. 피드백 (feedback) 저항회로는 그 게이트에서 발진개시신호 (100) 를 수신하는 N 타입 트랜지스터 (18) 및 신호 (100) 가 입력되는 인버터 (19) 의 출력을 수신하는 P 타입 트랜지스터 (17) 를 갖는다. 트랜지스터 (17,18) 의 공통 소오스와 트랜지스터 (14,15) 의 공통 드레인이 서로 접속되어 있다. 트랜지스터 (17,18) 의 공통 드레인은 트랜지스터 (14,15) 의 게이트에 접속되어 있다. 발진기 (13) 는 피드백저항회로와 병렬로 접속되어 있다. 커패시터 (capacitor) (11,12) 는 일단이 발진기 (13) 의 양측에 각각 연결되고 타단이 접지에 접속되어 있다.
안정화검출부 (52) 는 신호 (500) 가 인가되는 인버터 (24) 를 포함한다. 인버터 (25) 는 인버터 (24) 의 출력을 수신한다. 플립플롭 (flip-flop) (26) 은 그 클럭단자 (Ф,Ф) 에서 인버터 (24,25) 의 출력신호를 각각 수신하고 그 리셋 (reset) 단자 (R) 에서 발진개시신호 (100) 를 수신한다. 플립플롭 (27) 은 그 클럭단자 (Ф,Ф) 에서 플립플롭 (26) 의 출력 (Q,Q) 을 각각 수신하고 그 리셋단자 (R) 에서 발진개시신호 (100) 를 수신한다. AND 게이트 (23) 은 플립플롭 (26,27) 의 출력신호를 AND 연산한다. NOR 게이트 (22) 는 게이트 (23) 의 출력신호와 NOR게이트 (21) 의 출력신호를 수신한다. NOR게이트 (21) 는 NOR게이트 (22) 의 출력신호와 발진개시신호 (100) 를 수신한다. NOR게이트 (21) 의 출력신호는 안정화검출부 (52) 의 출력 (520) 상에 나타난다.
앞의 실시예의 특정한 작동은 도 3 및 도 4 를 참조하여 기재될 것이다. 도 4 에서, 전압 (VSS) 은 접지전위를 나타낸다. 발진개시신호 (100) 가 전압 (VSS) 과 동일하다면, 발진부 (51) 에 포함되고 트랜지스터 (17,18) 로 구성된 피드백 저항회로가 턴오프 (turn off) 되어 발진부 (51) 가 발진하는 것을 방지한다. 발진개시신호 (100) 가 전압 (VDD) 가 되면, 피드백 저항회로는 턴온 (turn on) 되어 발진부 (51) 가 발진기 (13) 의 공진주파수로 발진을 개시한다. 도 4 에 도시된 것처럼, 발진부 (51) 의 출력신호 (510) 가 트랜지스터 (14,15) 로 구성된 CMOS 인버터회로의 문턱값 (VTH1) 의 양측에서 작은 진폭으로 부터 성장한다. 이러한 동작 단계에서, 신호 (510) 의 주파수는 소정의 주파수를 초과하기 쉬운데, 이러한 클럭으로 작동하는 마이크로컴퓨터는 파괴되기 쉽다. 문턱값 (VTH1) 은 발진주파수의 정확도를 고려하여 1/2 VDD 로 선택된다. 안정화검출회로 (52) 로 부터 출력된 신호 (520) 가 VSS 인 한, N 타입 트랜지스터 (7) 가 턴온되어 N 타입 트랜지스터 (6) 을 유효하게 한다. 그러므로, 출력버퍼 (50) 의 문턱값은 1/2 VDD 보다 작은 VTH2로 전환된다. 신호 (510) 의 진폭이 안정화되어 문턱값 VTH2에 도달하면, 출력버퍼 (50) 는 펄스 (pulse) 신호 (500) 을 출력한다. 출력버퍼 (50) 로 부터 세 개의 클럭펄스를 수신하자마자, 안정화검출회로 (52) 는 출력신호 (520) 를 전압 (VSS) 으로 부터 전압 (VDD) 으로 전환하여, 발진이 충분히 안정화되어 있는지를 결정한다.
신호 (520) 가 전압 (VSS) 로 부터 전압 (VDD) 로 전환될 때, N 타입 트랜지스터 (7) 는 턴오프되어 N 타입 트랜지스터 (6) 의 게이트폭을 유효하지 않도록 한다. 결과적으로, 출력버퍼부 (50) 의 문턱값은 VTH1으로 전환되고 펄스신호 (500) 에 50% 의 듀티비율 (duty ratio) 을 제공한다. NAND게이트 (55) 는 이 신호나 제어신호 (520) 에 응답하여 작동한다. 신호 (520) 가 VDD 가 될 때, 클럭신호출력 (550) 은 펄스를 출력한다. 전원노이즈는 펄스의 상승과 하강의 에지에서 흐르는 관통전류에 기인한다. 도 4 에서 도시된 것처럼, 본발명의 개략적인 실시예는 도 2 의 종래의 전원노이즈와 비교하여 최소한의 전원노이즈를 발생시키는데, 그 이유는 본발명의 실시예는 폭이 다른 펄스가 없기 때문이다.
도 5 와 도 6 은 본발명의 또다른 실시예를 도시한다. 이 실시예는 출력버퍼부 (50) 의 배치를 제외하고는 앞의 실시예와 유사하다. 도시된 것처럼, 출력버퍼부 (50) 에 포함된 P 타입 트랜지스터 (77) 는, 출력버퍼부 (50) 에 포함된 P 타입 트랜지스터 (66) 를 유효화 또는 무효화 하도록, 안정화검출부의 출력신호 (520) 에 의해 제어된다. 결과적으로, 출력버퍼부 (50) 의 문턱값이 앞의 실시예와 동일한 방식으로 전환된다. 특히, 도 6 에 도시된 것처럼, 신호 (520) 가 VSS 이면, 출력버퍼부 (50) 의 문턱값은 발진부 (51) 의 문턱값 보다 높은 VTH2이다. 신호 (520) 가 VDD 이면, 출력버퍼부 (50) 의 문턱값은 발진부 (51) 의 문턱값과 동일한 VTH1으로 50% 의 듀티비율을 갖는 클럭신호가 나타나게 한다.
요약해 보면, 본발명에 따르면, 클럭신호발생회로는, 발진부의 발진출력이 실질적으로 안정화될 때, 출력버퍼부에 내장된 버퍼회로의 문턱값을 전환시킨다. 이 클럭신호는 또한 안정화검출회로용 클럭신호의 역할을 한다. 그러므로, 일단 발진이 안정화되면, 그 듀티사이클이 50% 인 클럭신호 이외의 클럭성분과 노이즈를 초래하는 클럭성분이 제거된다. 이것으로 인하여 클럭신호발생회로로 부터 출력된 클럭신호는 안정하게 유지될 수 있다.
이 분야에서 통상의 지식을 가진 자라면, 본 발명의 범위를 벗어나지 않고도, 본 발명이 개시하는 바를 이해한 후 얼마든지 다양한 변경을 가할 수 있다.
상기한 본 발명에 따르면, 발진부의 발진출력이 안정화되면 출력버퍼의 문턱값을 전환시킴으로써, 노이즈가 최소화되고 클럭신호가 안정하게 유지되는 클럭신호발생회로가 제공된다.

Claims (3)

  1. 발진원으로서 압전발진기를 포함하는 발진부(51),
    상기 발진부(51)의 발진출력의 전압이 제 1 문턱값을 소정의 배수만큼 초과할 때 상기 발진출력이 안정화되었음을 판정하는 검출신호(520)를 출력하는 안정화검출부(52),
    상기 검출신호(520)에 대한 응답으로 상기 검출신호(520)가 비활성인 경우에는 상기 제 1 문턱값을 셋업하고 상기 검출신호(520)가 활성인 경우에는 제 2 문턱값을 셋업함으로써 클럭신호(500)를 출력하기 위한 출력버퍼부 및
    상기 안정화검출부(52)로 부터 출력된 상기 검출신호(520)에 응답하여 상기 클럭신호(500)를 선택적으로 활성 또는 비활성으로 되게 하는 제어부(55)를 구비하고,
    상기 클럭신호(500)가 동시에 상기 안정화검출부(50)용 클럭신호로서 상기 안정화검출부(52)에 인가되는 것을 특징으로 하는 클럭신호발생회로.
  2. 제 1 항에 있어서, 상기 출력버퍼부(50)는
    제 1 및 제 2 N 타입 트랜지스터,
    상기 제 1 및 제 2 N 타입 트랜지스터와 병렬로 연결되고 상기 제 1 및 제 2 N 타입 트랜지스터와 동일한 크기인 제 3 N 타입 트랜지스터, 및
    상기 제 3 N 타입 트랜지스터의 드레인과 접속되어 상기 검출신호에 의하여 선택적으로 턴온 또는 턴오프되는 제 4 N 타입 트랜지스터로 구성되는 CMOS 인버터회로를 구비하고,
    상기 검출신호(520)가 비활성인 경우에만 상기 제 3 N 타입 트랜지스터가 활성이 되게 함으로써 상기 제 1 문턱값을 셋업하는 것을 특징으로 하는 클럭신호발생회로.
  3. 제 1 항에 있어서, 상기 출력버퍼(50)는
    제 1 및 제 2 P 타입 트랜지스터,
    상기 제 1 및 제 2 P 타입 트랜지스터와 병렬로 접속되고 상기 제 1 및 제 2 P 타입 트랜지스터와 동일한 크기의 제 3 P 타입 트랜지스터,
    상기 제 3 P 타입 트랜지스터의 소오스와 접속되어 상기 검출신호에 의하여 선택적으로 턴온 또는 턴오프되는 제 4 P 타입 트랜지스터로 구성되는 CMOS 인버터회로를 구비하고,
    상기 검출신호(520)가 활성인 경우에만 상기 제 3 P 타입 트랜지스터가 활성이 되게 함으로써 상기 제 1 문턱값을 셋업하는 것을 특징으로 하는 클럭신호발생회로.
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Publications (2)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392443B1 (en) 2000-02-15 2002-05-21 Sun Microsystems, Inc. Power/area efficient method for high-frequency pre-emphasis for chip to chip signaling
US6377076B1 (en) 2000-02-15 2002-04-23 Sun Microsystems, Inc. Circuitry to support a power/area efficient method for high-frequency pre-emphasis for chip to chip signaling
US6265920B1 (en) * 2000-06-07 2001-07-24 Sun Microsystems, Inc. Power/area efficient method for high-frequency pre-emphasis for intra-chip signaling
US6809605B2 (en) 2002-01-10 2004-10-26 Fujitsu Limited Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit
JP2005064879A (ja) * 2003-08-13 2005-03-10 Matsushita Electric Ind Co Ltd 発振回路および発振安定化方法
KR101633553B1 (ko) 2014-09-15 2016-06-24 김채식 교반 스크류

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4187453A (en) * 1975-01-06 1980-02-05 Jim Zegeer Electric motor drive system
JPS51123044A (en) * 1975-04-21 1976-10-27 Hitachi Ltd Starting circuit in the oscillation circuit
CH612570GA3 (en) * 1976-01-19 1979-08-15 Oscillator with complementarily connected transistor amplifier working in linear operating mode
JP2501200B2 (ja) * 1986-08-28 1996-05-29 日本電気アイシーマイコンシステム 株式会社 パルス発生回路
JPS6367822A (ja) * 1986-09-09 1988-03-26 Nec Corp 発振器
JP2551871B2 (ja) * 1991-03-20 1996-11-06 日本プレシジョン・サーキッツ株式会社 発振制御回路

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