JP2690694B2 - 並列ｃｍｏｓインバータ発振回路 - Google Patents
並列ｃｍｏｓインバータ発振回路Info
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Description
【０００１】
【産業上の利用分野】本発明は並列ＣＭＯＳインバータ
発振回路に関する。
発振回路に関する。
【０００２】
【従来の技術】従来の、この種の発振回路の一例が図３
に示される。図３に示されるように、本従来例は、ＰＭ
ＯＳトランジスタ２およびＮＭＯＳトランジスタ３を含
むＣＭＯＳインバータ１と、ＰＭＯＳトランジスタ５お
よびＮＭＯＳトランジスタ６を含むＣＭＯＳインバータ
４と、それぞれスイッチング素子として機能するＰＭＯ
Ｓトランジスタ７およびＮＭＯＳトランジスタ８と、イ
ンバータ９と、パワーオン・クリア回路１０と、セット
・リセット付フリップフロップ１１と、帰還抵抗として
機能する抵抗１２と、シュミット回路１６と、カウンタ
回路１７とを半導体集積回路内に備え、当該半導体集積
回路の外部には、移相用の容量１８を備えて構成され
る。また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本従来例における各部
の電圧レベルまたは信号波形を示すタイミング図であ
る。以下、図３および図４を参照して本従来例の動作に
ついて説明する。
に示される。図３に示されるように、本従来例は、ＰＭ
ＯＳトランジスタ２およびＮＭＯＳトランジスタ３を含
むＣＭＯＳインバータ１と、ＰＭＯＳトランジスタ５お
よびＮＭＯＳトランジスタ６を含むＣＭＯＳインバータ
４と、それぞれスイッチング素子として機能するＰＭＯ
Ｓトランジスタ７およびＮＭＯＳトランジスタ８と、イ
ンバータ９と、パワーオン・クリア回路１０と、セット
・リセット付フリップフロップ１１と、帰還抵抗として
機能する抵抗１２と、シュミット回路１６と、カウンタ
回路１７とを半導体集積回路内に備え、当該半導体集積
回路の外部には、移相用の容量１８を備えて構成され
る。また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本従来例における各部
の電圧レベルまたは信号波形を示すタイミング図であ
る。以下、図３および図４を参照して本従来例の動作に
ついて説明する。
【０００３】図３において、当該並列ＣＭＯＳインバー
タ発振回路に電源電圧ＶDD（図４（ａ）参照）が投入さ
れると、この電源電圧ＶDDの立ち上りに同期して、パワ
ーオン・クリア回路１０からはパワーオン・クリア信号
１０１（図４（ｂ）参照）が初期化信号として出力され
る。このパワーオン・クリア信号１０１は、セット・リ
セット付フリップフロップ１１のセット端子およびカウ
ンタ回路１７のリセット端子に入力される。このパワー
オン・クリア信号１０１の入力を受けて、セット・リセ
ット付フリップフロップ１１はセットされ（図４（ｃ）
参照）、またカウンタ回路１７はリセットされてカウン
タ値が０Ｈに設定される（図４（ｇ）参照）。セット・
リセット付フリップフロップ１１においては、当該パワ
ーオン・クリア信号１０１によりセットされて、“Ｈ”
レベル（ＶDDレベル）の信号１０２が出力されインバー
タ９およびＮＭＯＳトランジスタ８のゲートに入力され
る。これにより、スイッチング素子として機能するＰＭ
ＯＳトランジスタ７は、ゲートにインバータ９により反
転された“Ｌ”レベルの信号が入力されるためにオンの
状態となり、またＮＭＯＳトランジスタ８もゲートに
“Ｈ”レベルの信号が入力されるためオンの状態とな
る。ＰＭＯＳトランジスタ７およびＮＭＯＳトランジス
タ８がオンの状態になることにより、ＣＭＯＳインバー
タ４には電源電圧ＶDDが正常に供給される状態となる。
これにより、並列接続されたＣＭＯＳインバータ１およ
びＣＭＯＳインバータ４を含む線形増幅器が形成され、
出力側のＣＭＯＳインバータ１の出力端は、直接ＣＭＯ
Ｓインバータ４の入力端に接続されるとともに、帰還抵
抗１２を介してＣＭＯＳインバータ１の入力端に接続さ
れる。なお、ＣＭＯＳインバータ１の入力端は、当該半
導体集積回路の外部に設けられている移相用として機能
する容量１８にも接続されている。このような帰還回路
の形成により、並列接続された増幅回路ＣＭＯＳインバ
ータ１およびＣＭＯＳインバータ４を含む発振回路が形
成される。
タ発振回路に電源電圧ＶDD（図４（ａ）参照）が投入さ
れると、この電源電圧ＶDDの立ち上りに同期して、パワ
ーオン・クリア回路１０からはパワーオン・クリア信号
１０１（図４（ｂ）参照）が初期化信号として出力され
る。このパワーオン・クリア信号１０１は、セット・リ
セット付フリップフロップ１１のセット端子およびカウ
ンタ回路１７のリセット端子に入力される。このパワー
オン・クリア信号１０１の入力を受けて、セット・リセ
ット付フリップフロップ１１はセットされ（図４（ｃ）
参照）、またカウンタ回路１７はリセットされてカウン
タ値が０Ｈに設定される（図４（ｇ）参照）。セット・
リセット付フリップフロップ１１においては、当該パワ
ーオン・クリア信号１０１によりセットされて、“Ｈ”
レベル（ＶDDレベル）の信号１０２が出力されインバー
タ９およびＮＭＯＳトランジスタ８のゲートに入力され
る。これにより、スイッチング素子として機能するＰＭ
ＯＳトランジスタ７は、ゲートにインバータ９により反
転された“Ｌ”レベルの信号が入力されるためにオンの
状態となり、またＮＭＯＳトランジスタ８もゲートに
“Ｈ”レベルの信号が入力されるためオンの状態とな
る。ＰＭＯＳトランジスタ７およびＮＭＯＳトランジス
タ８がオンの状態になることにより、ＣＭＯＳインバー
タ４には電源電圧ＶDDが正常に供給される状態となる。
これにより、並列接続されたＣＭＯＳインバータ１およ
びＣＭＯＳインバータ４を含む線形増幅器が形成され、
出力側のＣＭＯＳインバータ１の出力端は、直接ＣＭＯ
Ｓインバータ４の入力端に接続されるとともに、帰還抵
抗１２を介してＣＭＯＳインバータ１の入力端に接続さ
れる。なお、ＣＭＯＳインバータ１の入力端は、当該半
導体集積回路の外部に設けられている移相用として機能
する容量１８にも接続されている。このような帰還回路
の形成により、並列接続された増幅回路ＣＭＯＳインバ
ータ１およびＣＭＯＳインバータ４を含む発振回路が形
成される。
【０００４】従って、ＰＭＯＳトランジスタ７およびＮ
ＭＯＳトランジスタ８がオン状態になることにより、当
該発振回路の発振が開始され、その発振出力１０３（図
４（ｄ）参照）は、シュミット回路１６に入力される。
そして、当該発振出力レベルが所定のレベルに到達する
と、シュミット回路１６よりはクロック信号１０４が出
力され、当該半導体集積回路の内部回路に送出されると
ともに、カウンタ回路１７のクロック端子に入力され
て、クロック信号１０４の計数が開始される。このよう
にして、カウンタ回路１７においてはクロック信号１０
４が計数され（図４（ｇ）参照）、当該計数値がｎＨ
（ｎは特定の整数値）に到達すると、前記発振回路の発
振状態が安定した発振動作状態に到達したものと判断さ
れて、カウンタ回路１７からはオーバーフロー信号１０
５（図４（ｆ）参照）が出力されて、セット・リセット
付フリップフロップ１１のリセット端子に入力される。
このオーバーフロー信号１０５の入力を受けて、セット
・リセット付フリップフロップ１１はリセットされ、セ
ット・リセット付フリップフロップ１１の出力信号１０
２としては“Ｌ”レベルの信号が出力されて（図４
（ｃ）参照）、インバータ９およびＮＭＯＳトランジス
タ８のゲートに入力される。これにより、スイッチング
素子として機能しているＰＭＯＳトランジスタ７および
ＮＭＯＳトランジスタ８は共にオフの状態となり、ＣＭ
ＯＳインバータ４に対する電源供給が停止されて、当該
ＣＭＯＳインバータ４の動作は停止される。従って、発
振回路としては、ＣＭＯＳインバータ１と、帰還抵抗と
して機能する抵抗１２および移相用として機能する容量
１８による発振回路のみが動作する状態となり、当該発
振回路の安定後においては、発振回路の消費電力は、Ｃ
ＭＯＳインバータ４の動作が停止されている分だけ低減
される。
ＭＯＳトランジスタ８がオン状態になることにより、当
該発振回路の発振が開始され、その発振出力１０３（図
４（ｄ）参照）は、シュミット回路１６に入力される。
そして、当該発振出力レベルが所定のレベルに到達する
と、シュミット回路１６よりはクロック信号１０４が出
力され、当該半導体集積回路の内部回路に送出されると
ともに、カウンタ回路１７のクロック端子に入力され
て、クロック信号１０４の計数が開始される。このよう
にして、カウンタ回路１７においてはクロック信号１０
４が計数され（図４（ｇ）参照）、当該計数値がｎＨ
（ｎは特定の整数値）に到達すると、前記発振回路の発
振状態が安定した発振動作状態に到達したものと判断さ
れて、カウンタ回路１７からはオーバーフロー信号１０
５（図４（ｆ）参照）が出力されて、セット・リセット
付フリップフロップ１１のリセット端子に入力される。
このオーバーフロー信号１０５の入力を受けて、セット
・リセット付フリップフロップ１１はリセットされ、セ
ット・リセット付フリップフロップ１１の出力信号１０
２としては“Ｌ”レベルの信号が出力されて（図４
（ｃ）参照）、インバータ９およびＮＭＯＳトランジス
タ８のゲートに入力される。これにより、スイッチング
素子として機能しているＰＭＯＳトランジスタ７および
ＮＭＯＳトランジスタ８は共にオフの状態となり、ＣＭ
ＯＳインバータ４に対する電源供給が停止されて、当該
ＣＭＯＳインバータ４の動作は停止される。従って、発
振回路としては、ＣＭＯＳインバータ１と、帰還抵抗と
して機能する抵抗１２および移相用として機能する容量
１８による発振回路のみが動作する状態となり、当該発
振回路の安定後においては、発振回路の消費電力は、Ｃ
ＭＯＳインバータ４の動作が停止されている分だけ低減
される。
【０００５】
【発明が解決しようとする課題】上述した従来の発振回
路においては、発振回路における増幅回路素子として使
用されるＣＭＯＳインバータに対する入力電位が安定し
ているために、図４のタイミング図に示されるように、
電源電圧ＶDDの投入後、シュミット回路１６よりクロッ
ク信号１０４が出力されるまでの時間Ｔf が不定であ
り、このために、当該シュミット回路１６から出力され
るクロック信号を用いて動作する半導体集積回路の内部
回路の動作開始のタイミングも不安定状態になるという
欠点がある。
路においては、発振回路における増幅回路素子として使
用されるＣＭＯＳインバータに対する入力電位が安定し
ているために、図４のタイミング図に示されるように、
電源電圧ＶDDの投入後、シュミット回路１６よりクロッ
ク信号１０４が出力されるまでの時間Ｔf が不定であ
り、このために、当該シュミット回路１６から出力され
るクロック信号を用いて動作する半導体集積回路の内部
回路の動作開始のタイミングも不安定状態になるという
欠点がある。
【０００６】
【課題を解決するための手段】本発明の並列ＣＭＯＳイ
ンバータ発振回路は、半導体集積回路の内部回路に供給
されるクロック信号を生成して出力する並列ＣＭＯＳイ
ンバータ発振回路において、電源投入により生成される
初期化信号をセット端子に入力して、ハイレベルの発振
起動信号を出力するとともに、発振出力安定後において
リセット端子に入力される所定の発振判定信号を受け
て、ロウレベルの発振回路制御信号を出力するフリップ
フロップと、前記発振起動信号のレベルを反転して、ロ
ウレベルの反転発振起動信号を出力するインバータと、
ソースに高電位電源が供給され、ゲートに前記反転発振
起動信号が入力されて導通状態となり、スイッチング素
子として作用するＰＭＯＳトランジスタと、ソースに低
電位電源が供給され、ゲートに前記発振起動信号が入力
されて導通状態となり、スイッチング素子として作用す
るＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタ
のドレインと、前記ＮＭＯＳトランジスタのドレインと
の間に挿入接続される第１のＣＭＯＳインバータと、高
電位側が前記ＰＭＯＳトランジスタのソースに接続さ
れ、低電位側が前記ＮＭＯＳトランジスタのソースに接
続されて、入力端および出力端がそれぞれ前記第１のＣ
ＭＯＳインバータの入力端および出力端に接続される第
２のＣＭＯＳインバータと、前記第２のＣＭＯＳインバ
ータの出力端と入力端との間に挿入接続される帰還抵抗
と、入力端が前記第２のＣＭＯＳインバータの出力端に
接続され、出力端より所定のクロック信号を出力して前
記半導体集積回路の内部回路に導入するシュミット回路
と、リセット端子に入力される前記初期化信号によりリ
セットされ、クロック端子に前記シュミット回路より出
力されるクロック信号を入力して計数し、所定計数値に
到達した時点においてオーバーフロー信号を前記発振判
定信号として出力するカウンタ回路と、前記第１および
第２のＣＭＯＳインバータの入力端接続点と低電位電源
との間に接続され、前記発振回路制御信号により制御さ
れて、前記入力端接続点の電位を一時的に高レベルに上
昇させるように作用する発振開始促進回路とを前記半導
体集積回路内に備えるとともに、前記第１および第２の
ＣＭＯＳインバータの入力端接続点と低電位電源との間
に接続される移相容量を、前記半導体集積回路外に備え
ることを特徴としている。
ンバータ発振回路は、半導体集積回路の内部回路に供給
されるクロック信号を生成して出力する並列ＣＭＯＳイ
ンバータ発振回路において、電源投入により生成される
初期化信号をセット端子に入力して、ハイレベルの発振
起動信号を出力するとともに、発振出力安定後において
リセット端子に入力される所定の発振判定信号を受け
て、ロウレベルの発振回路制御信号を出力するフリップ
フロップと、前記発振起動信号のレベルを反転して、ロ
ウレベルの反転発振起動信号を出力するインバータと、
ソースに高電位電源が供給され、ゲートに前記反転発振
起動信号が入力されて導通状態となり、スイッチング素
子として作用するＰＭＯＳトランジスタと、ソースに低
電位電源が供給され、ゲートに前記発振起動信号が入力
されて導通状態となり、スイッチング素子として作用す
るＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタ
のドレインと、前記ＮＭＯＳトランジスタのドレインと
の間に挿入接続される第１のＣＭＯＳインバータと、高
電位側が前記ＰＭＯＳトランジスタのソースに接続さ
れ、低電位側が前記ＮＭＯＳトランジスタのソースに接
続されて、入力端および出力端がそれぞれ前記第１のＣ
ＭＯＳインバータの入力端および出力端に接続される第
２のＣＭＯＳインバータと、前記第２のＣＭＯＳインバ
ータの出力端と入力端との間に挿入接続される帰還抵抗
と、入力端が前記第２のＣＭＯＳインバータの出力端に
接続され、出力端より所定のクロック信号を出力して前
記半導体集積回路の内部回路に導入するシュミット回路
と、リセット端子に入力される前記初期化信号によりリ
セットされ、クロック端子に前記シュミット回路より出
力されるクロック信号を入力して計数し、所定計数値に
到達した時点においてオーバーフロー信号を前記発振判
定信号として出力するカウンタ回路と、前記第１および
第２のＣＭＯＳインバータの入力端接続点と低電位電源
との間に接続され、前記発振回路制御信号により制御さ
れて、前記入力端接続点の電位を一時的に高レベルに上
昇させるように作用する発振開始促進回路とを前記半導
体集積回路内に備えるとともに、前記第１および第２の
ＣＭＯＳインバータの入力端接続点と低電位電源との間
に接続される移相容量を、前記半導体集積回路外に備え
ることを特徴としている。
【０００７】なお、前記発振開始促進回路は、ゲートに
前記発振回路制御信号が入力され、ソースが低電位電源
に接続されるＮＭＯＳトランジスタと、当該ＮＭＯＳト
ランジスタのドレインと高電位電源との間に接続される
プルアップ抵抗と、当該ＮＭＯＳトランジスタのドレイ
ンと前記第１および第２のＣＭＯＳインバータの入力端
接続点との間に接続される結合用の容量とを備えて構成
してもよい。
前記発振回路制御信号が入力され、ソースが低電位電源
に接続されるＮＭＯＳトランジスタと、当該ＮＭＯＳト
ランジスタのドレインと高電位電源との間に接続される
プルアップ抵抗と、当該ＮＭＯＳトランジスタのドレイ
ンと前記第１および第２のＣＭＯＳインバータの入力端
接続点との間に接続される結合用の容量とを備えて構成
してもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ２およびＮＭＯＳトランジスタ３を含むＣ
ＭＯＳインバータ１と、ＰＭＯＳトランジスタ５および
ＮＭＯＳトランジスタ６を含むＣＭＯＳインバータ４
と、それぞれスイッチング素子として機能するＰＭＯＳ
トランジスタ７およびＮＭＯＳトランジスタ８と、イン
バータ９と、パワーオン・クリア回路１０と、セット・
リセット付フリップフロップ１１と、帰還抵抗として機
能する抵抗１２と、プルアップ抵抗として機能する抵抗
１３と、結合用の容量１４と、プルダウン・トランジス
タとして機能するＮＭＯＳトランジスタ１５と、シュミ
ット回路１６と、カウンタ回路１７とを半導体集積回路
内に備え、当該半導体集積回路の外部には、移相用の容
量１８を備えて構成される。また、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）およ
び（ｈ）は、本実施例における各部の電圧レベルまたは
信号波形を示すタイミング図である。以下、図１および
図２を参照して本実施例の動作について説明する。
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ２およびＮＭＯＳトランジスタ３を含むＣ
ＭＯＳインバータ１と、ＰＭＯＳトランジスタ５および
ＮＭＯＳトランジスタ６を含むＣＭＯＳインバータ４
と、それぞれスイッチング素子として機能するＰＭＯＳ
トランジスタ７およびＮＭＯＳトランジスタ８と、イン
バータ９と、パワーオン・クリア回路１０と、セット・
リセット付フリップフロップ１１と、帰還抵抗として機
能する抵抗１２と、プルアップ抵抗として機能する抵抗
１３と、結合用の容量１４と、プルダウン・トランジス
タとして機能するＮＭＯＳトランジスタ１５と、シュミ
ット回路１６と、カウンタ回路１７とを半導体集積回路
内に備え、当該半導体集積回路の外部には、移相用の容
量１８を備えて構成される。また、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）およ
び（ｈ）は、本実施例における各部の電圧レベルまたは
信号波形を示すタイミング図である。以下、図１および
図２を参照して本実施例の動作について説明する。
【００１０】図１において、当該発振回路に電源電圧Ｖ
DD（図２（ａ）参照）が投入されると、この電源電圧Ｖ
DDの立ち上りに同期して、パワーオン・クリア回路１０
からはパワーオン・クリア信号１０１（図２（ｂ）参
照）が初期化信号として出力される。このパワーオン・
クリア信号１０１は、セット・リセット付フリップフロ
ップ１１のセット端子およびカウンタ回路１７のリセッ
ト端子に入力される。このパワーオン・クリア信号１０
１の入力を受けて、セット・リセット付フリップフロッ
プ１１はセットされ（図２（ｃ）参照）、またカウンタ
回路１７はリセットされてカウンタ値が最小値の０Ｈに
設定される（図２（ｇ）参照）。セット・リセット付フ
リップフロップ１１においては、当該パワーオン・クリ
ア信号１０１によりセットされて、“Ｈ”レベル（ＶDD
レベル）の信号１０２（図２（ｃ）参照）が出力されイ
ンバータ９およびＮＭＯＳトランジスタ８のゲートに入
力されるとともに、プルアップ・トランジスタとして機
能するＮＭＯＳトランジスタ１５のゲートに入力され
る。これにより、スイッチング素子として機能するＰＭ
ＯＳトランジスタ７は、ゲートにインバータ９により反
転された“Ｌ”レベルの信号が入力されるためにオンの
状態となり、またＮＭＯＳトランジスタ８および１５も
ゲートに“Ｈ”レベルの信号が入力されるためオンの状
態となる。ＰＭＯＳトランジスタ７およびＮＭＯＳトラ
ンジスタ８がオンの状態になることにより、ＣＭＯＳイ
ンバータ４には電源電圧ＶDDが正常に供給される状態と
なる。これにより、並列接続されたＣＭＯＳインバータ
１およびＣＭＯＳインバータ４を含む線形増幅回路が形
成され、出力側のＣＭＯＳインバータ１の出力端は、直
接ＣＭＯＳインバタ４の入力端に接続されるとともに、
帰還抵抗１２を介してＣＭＯＳインバータ１の入力端に
接続される。なお、ＣＭＯＳインバータ１の入力端は、
当該半導体集積回路の外部に設けられている移相用とし
て機能する容量１８にも接続されている。このような帰
還回路の形成により、並列接続された増幅回路ＣＭＯＳ
インバータ１およびＣＭＯＳインバータ４を含む発振回
路が形成される。また、他方において、プルアップトラ
ンジスタのＮＭＯＳトランジスタ１５がオンの状態とな
ることにより、節点Ａの電位はＶDDから接地電位にプル
ダウンされ（図２（ｄ）参照）、これにより、容量１４
を介して接続されるＣＭＯＳインバータ１と４との接続
点の電位が高電位に振られる状態となり、上記の発振回
路による発振が促進され直ちに開始される。
DD（図２（ａ）参照）が投入されると、この電源電圧Ｖ
DDの立ち上りに同期して、パワーオン・クリア回路１０
からはパワーオン・クリア信号１０１（図２（ｂ）参
照）が初期化信号として出力される。このパワーオン・
クリア信号１０１は、セット・リセット付フリップフロ
ップ１１のセット端子およびカウンタ回路１７のリセッ
ト端子に入力される。このパワーオン・クリア信号１０
１の入力を受けて、セット・リセット付フリップフロッ
プ１１はセットされ（図２（ｃ）参照）、またカウンタ
回路１７はリセットされてカウンタ値が最小値の０Ｈに
設定される（図２（ｇ）参照）。セット・リセット付フ
リップフロップ１１においては、当該パワーオン・クリ
ア信号１０１によりセットされて、“Ｈ”レベル（ＶDD
レベル）の信号１０２（図２（ｃ）参照）が出力されイ
ンバータ９およびＮＭＯＳトランジスタ８のゲートに入
力されるとともに、プルアップ・トランジスタとして機
能するＮＭＯＳトランジスタ１５のゲートに入力され
る。これにより、スイッチング素子として機能するＰＭ
ＯＳトランジスタ７は、ゲートにインバータ９により反
転された“Ｌ”レベルの信号が入力されるためにオンの
状態となり、またＮＭＯＳトランジスタ８および１５も
ゲートに“Ｈ”レベルの信号が入力されるためオンの状
態となる。ＰＭＯＳトランジスタ７およびＮＭＯＳトラ
ンジスタ８がオンの状態になることにより、ＣＭＯＳイ
ンバータ４には電源電圧ＶDDが正常に供給される状態と
なる。これにより、並列接続されたＣＭＯＳインバータ
１およびＣＭＯＳインバータ４を含む線形増幅回路が形
成され、出力側のＣＭＯＳインバータ１の出力端は、直
接ＣＭＯＳインバタ４の入力端に接続されるとともに、
帰還抵抗１２を介してＣＭＯＳインバータ１の入力端に
接続される。なお、ＣＭＯＳインバータ１の入力端は、
当該半導体集積回路の外部に設けられている移相用とし
て機能する容量１８にも接続されている。このような帰
還回路の形成により、並列接続された増幅回路ＣＭＯＳ
インバータ１およびＣＭＯＳインバータ４を含む発振回
路が形成される。また、他方において、プルアップトラ
ンジスタのＮＭＯＳトランジスタ１５がオンの状態とな
ることにより、節点Ａの電位はＶDDから接地電位にプル
ダウンされ（図２（ｄ）参照）、これにより、容量１４
を介して接続されるＣＭＯＳインバータ１と４との接続
点の電位が高電位に振られる状態となり、上記の発振回
路による発振が促進され直ちに開始される。
【００１１】従って、ＰＭＯＳトランジスタ７、ＮＭＯ
Ｓトランジスタ８および１５がオンの状態になることに
より、当該発振回路の発振が速かに開始され、その発振
出力１０３（図２（ｅ）参照）はシュミット回路１６に
入力される。そして、当該発振出力レベルが所定のレベ
ルに到達すると、シュミット回路１６よりはクロック信
号１０４（図２（ｆ）参照）が出力され、当該半導体集
積回路の内部回路に送出されるとともに、カウンタ回路
１７のクロック端子に入力されて、クロック信号１０４
の計数（カウントアップ）が開始される。このようにし
て、カウンタ回路１７においてはクロック信号１０４が
計数され（図２（ｈ）参照）、当該計数値が特定のｎＨ
（ｎは特定の整数値）に到達すると、前記発振回路の発
振状態が安定した発振動作状態に到達したものと判断さ
れて、カウンタ回路１７からはオーバーフロー信号１０
５（図２（ｆ）参照）が発振判定信号として出力され
て、セット・リセット付フリップフロップ１１のリセッ
ト端子に入力される。このオーバーフロー信号１０５の
入力を受けて、セット・リセット付フリップフロップ１
１はリセットされ、セット・リセット付フリップフロッ
プ１１の出力信号１０２（図２（ｃ）参照）としては
“Ｌ”レベル（接地レベル）の信号が出力されて、イン
バータ９と、ＭＯＳトランジスタ８および１５のゲート
に入力される。これにより、スイッチング素子として機
能するＰＭＯＳトランジスタ７およびＮＭＯＳトランジ
スタ８と、プルダウントランジスタとして機能するＮＭ
ＯＳトランジスタ１５は共にオフの状態となる。従っ
て、ＣＭＯＳインバータ４に対する電源供給が停止され
て当該ＣＭＯＳインバータ４の動作が停止され、発振回
路としては、ＣＭＯＳインバータ１と、帰還抵抗として
機能する抵抗１２および移相用として機能する容量１８
による発振回路のみが動作する状態となり、当該発振回
路の安定後においては、発振回路の消費電力は、ＣＭＯ
Ｓインバータ４の動作が停止されている分だけ低減され
る。また、プルダウン・トランジスタとして機能するＮ
ＭＯＳトランジスタ１５がオフの状態となることによ
り、プルアップ抵抗として機能する抵抗１３によって節
点Ａの電位がＶDDとなり、次の発振開始に対応する準備
状態が設定される。
Ｓトランジスタ８および１５がオンの状態になることに
より、当該発振回路の発振が速かに開始され、その発振
出力１０３（図２（ｅ）参照）はシュミット回路１６に
入力される。そして、当該発振出力レベルが所定のレベ
ルに到達すると、シュミット回路１６よりはクロック信
号１０４（図２（ｆ）参照）が出力され、当該半導体集
積回路の内部回路に送出されるとともに、カウンタ回路
１７のクロック端子に入力されて、クロック信号１０４
の計数（カウントアップ）が開始される。このようにし
て、カウンタ回路１７においてはクロック信号１０４が
計数され（図２（ｈ）参照）、当該計数値が特定のｎＨ
（ｎは特定の整数値）に到達すると、前記発振回路の発
振状態が安定した発振動作状態に到達したものと判断さ
れて、カウンタ回路１７からはオーバーフロー信号１０
５（図２（ｆ）参照）が発振判定信号として出力され
て、セット・リセット付フリップフロップ１１のリセッ
ト端子に入力される。このオーバーフロー信号１０５の
入力を受けて、セット・リセット付フリップフロップ１
１はリセットされ、セット・リセット付フリップフロッ
プ１１の出力信号１０２（図２（ｃ）参照）としては
“Ｌ”レベル（接地レベル）の信号が出力されて、イン
バータ９と、ＭＯＳトランジスタ８および１５のゲート
に入力される。これにより、スイッチング素子として機
能するＰＭＯＳトランジスタ７およびＮＭＯＳトランジ
スタ８と、プルダウントランジスタとして機能するＮＭ
ＯＳトランジスタ１５は共にオフの状態となる。従っ
て、ＣＭＯＳインバータ４に対する電源供給が停止され
て当該ＣＭＯＳインバータ４の動作が停止され、発振回
路としては、ＣＭＯＳインバータ１と、帰還抵抗として
機能する抵抗１２および移相用として機能する容量１８
による発振回路のみが動作する状態となり、当該発振回
路の安定後においては、発振回路の消費電力は、ＣＭＯ
Ｓインバータ４の動作が停止されている分だけ低減され
る。また、プルダウン・トランジスタとして機能するＮ
ＭＯＳトランジスタ１５がオフの状態となることによ
り、プルアップ抵抗として機能する抵抗１３によって節
点Ａの電位がＶDDとなり、次の発振開始に対応する準備
状態が設定される。
【００１２】即ち、本発明においては、ＣＭＯＳインバ
ータ１と４の入力端の接続点に、結合容量を介してプル
アップ抵抗およびプルダウン・トランジスタを接続し、
電源投入時に、当該プルダウン・トランジスタをオンの
状態にして前記両ＣＭＯＳインバータ間の接続点の電位
を高レベルに振らせるようにすることにより、発振器の
発振開始時間Ｔf を短縮することができ、速かに発振安
定状態を得ることができる。
ータ１と４の入力端の接続点に、結合容量を介してプル
アップ抵抗およびプルダウン・トランジスタを接続し、
電源投入時に、当該プルダウン・トランジスタをオンの
状態にして前記両ＣＭＯＳインバータ間の接続点の電位
を高レベルに振らせるようにすることにより、発振器の
発振開始時間Ｔf を短縮することができ、速かに発振安
定状態を得ることができる。
【００１３】なお、上記の実施例においては、カウンタ
回路１７において当初のカウンタ値が最小値の０Ｈに設
定されて、クロック信号１０４の計数（カウントアッ
プ）が行われ、当該計数値が特定のｍＨ（ｍは特定の整
数値）に到達した時点において、発振状態が安定したこ
とを示す発振判定信号が出力されているが、これとは逆
に、カウンタ回路１７において、当初のカウンタ値とし
て最大値のＦＨを設定し、クロック信号１０４の計数
（カウントダウン）を行って、当該計数値が特定のｍＨ
に到達した時点において出力されるオーバーフロー信号
を、発振状態が安定したことを示す発振判定信号として
出力するようにしてもよいことは自明のことである。
回路１７において当初のカウンタ値が最小値の０Ｈに設
定されて、クロック信号１０４の計数（カウントアッ
プ）が行われ、当該計数値が特定のｍＨ（ｍは特定の整
数値）に到達した時点において、発振状態が安定したこ
とを示す発振判定信号が出力されているが、これとは逆
に、カウンタ回路１７において、当初のカウンタ値とし
て最大値のＦＨを設定し、クロック信号１０４の計数
（カウントダウン）を行って、当該計数値が特定のｍＨ
に到達した時点において出力されるオーバーフロー信号
を、発振状態が安定したことを示す発振判定信号として
出力するようにしてもよいことは自明のことである。
【００１４】
【発明の効果】以上説明したように、本発明は、並列接
続されたＣＭＯＳインバータを含み、所定のクロック信
号を生成して出力する並列ＣＭＯＳインバータ発振回路
に適用されて、前記二つのＣＭＯＳインバータの入力側
接続点に、所定の結合容量と、プルアップ抵抗およびプ
ルダウン・トランジスタとを含む発振促進回路を接続
し、電源投入時に、前記プルダウン・トランジスタをオ
ンの状態に設定して、前記両ＣＭＯＳインバータ間の信
号接続点の電位を高レベルに振らせるようにすることに
より、当該発振回路の発振開始時間を短縮することが可
能となり、当該発振回路の発振安定状態を速かに得るこ
とができるという効果がある。
続されたＣＭＯＳインバータを含み、所定のクロック信
号を生成して出力する並列ＣＭＯＳインバータ発振回路
に適用されて、前記二つのＣＭＯＳインバータの入力側
接続点に、所定の結合容量と、プルアップ抵抗およびプ
ルダウン・トランジスタとを含む発振促進回路を接続
し、電源投入時に、前記プルダウン・トランジスタをオ
ンの状態に設定して、前記両ＣＭＯＳインバータ間の信
号接続点の電位を高レベルに振らせるようにすることに
より、当該発振回路の発振開始時間を短縮することが可
能となり、当該発振回路の発振安定状態を速かに得るこ
とができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】前記実施例における各部の電圧レベルまたは信
号波形を示すタイミング図である。
号波形を示すタイミング図である。
【図３】従来例を示すブロック図である。
【図４】前記従来例における各部の電圧レベルまたは信
号波形を示すタイミング図である。
号波形を示すタイミング図である。
１、４ ＣＭＯＳインバータ ２、５、７ ＰＭＯＳトランジスタ ３、６、８、１５ ＮＭＯＳトランジスタ ９ インバータ １０ パワーオン・クリア回路 １１ セット・リセット付フリップフロップ １２、１３ 抵抗 １４、１８ 容量 １６ シュミット回路 １７ カウンタ回路
Claims (2)
- 【請求項１】 半導体集積回路の内部回路に供給される
クロック信号を生成して出力する並列ＣＭＯＳインバー
タ発振回路において、 電源投入により生成される初期化信号をセット端子に入
力して、ハイレベルの発振起動信号を出力するととも
に、発振出力安定後においてリセット端子に入力される
所定の発振判定信号を受けて、ロウレベルの発振回路制
御信号を出力するフリップフロップと、 前記発振起動信号のレベルを反転して、ロウレベルの反
転発振起動信号を出力するインバータと、 ソースに高電位電源が供給され、ゲートに前記反転発振
起動信号が入力されて導通状態となり、スイッチング素
子として作用するＰＭＯＳトランジスタと、 ソースに低電位電源が供給され、ゲートに前記発振起動
信号が入力されて導通状態となり、スイッチング素子と
して作用するＮＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのドレインと、前記ＮＭＯＳ
トランジスタのドレインとの間に挿入接続される第１の
ＣＭＯＳインバータと、 高電位側が前記ＰＭＯＳトランジスタのソースに接続さ
れ、低電位側が前記ＮＭＯＳトランジスタのソースに接
続されて、入力端および出力端がそれぞれ前記第１のＣ
ＭＯＳインバータの入力端および出力端に接続される第
２のＣＭＯＳインバータと、 前記第２のＣＭＯＳインバータの出力端と入力端との間
に挿入接続される帰還抵抗と、 入力端が前記第２のＣＭＯＳインバータの出力端に接続
され、出力端より所定のクロック信号を出力して前記半
導体集積回路の内部回路に導入するシュミット回路と、 リセット端子に入力される前記初期化信号によりリセッ
トされ、クロック端子に前記シュミット回路より出力さ
れるクロック信号を入力して計数し、所定計数値に到達
した時点においてオーバーフロー信号を前記発振判定信
号として出力するカウンタ回路と、 前記第１および第２のＣＭＯＳインバータの入力端接続
点と低電位電源との間に接続され、前記発振回路制御信
号により制御されて、前記入力端接続点の電位を一時的
に高レベルに上昇させるように作用する発振開始促進回
路と、 を前記半導体集積回路内に備えるとともに、 前記第１および第２のＣＭＯＳインバータの入力端接続
点と低電位電源との間に接続される移相容量を、前記半
導体集積回路外に備えることを特徴とする並列ＣＭＯＳ
インバータ発振回路。 - 【請求項２】 前記発振開始促進回路が、ゲートに前記
発振回路制御信号が入力され、ソースが低電位電源に接
続されるＮＭＯＳトランジスタと、当該ＮＭＯＳトラン
ジスタのドレインと高電位電源との間に接続されるプル
アップ抵抗と、当該ＮＭＯＳトランジスタのドレインと
前記第１および第２のＣＭＯＳインバータの入力端接続
点との間に接続される結合用の容量とを備えて構成され
る請求項１記載の並列ＣＭＯＳインバータ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170619A JP2690694B2 (ja) | 1994-07-22 | 1994-07-22 | 並列ｃｍｏｓインバータ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170619A JP2690694B2 (ja) | 1994-07-22 | 1994-07-22 | 並列ｃｍｏｓインバータ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837450A JPH0837450A (ja) | 1996-02-06 |
| JP2690694B2 true JP2690694B2 (ja) | 1997-12-10 |
Family
ID=15908235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170619A Expired - Lifetime JP2690694B2 (ja) | 1994-07-22 | 1994-07-22 | 並列ｃｍｏｓインバータ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690694B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305710B1 (ko) * | 1999-08-03 | 2001-09-29 | 정명식 | 고속출력변환 기능을 가지는 전류감지형 씨모스 플립플롭 |
-
1994
- 1994-07-22 JP JP6170619A patent/JP2690694B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0837450A (ja) | 1996-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970722 |