JPH11145727A - 発振回路 - Google Patents
発振回路Info
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- JPH11145727A JPH11145727A JP9304150A JP30415097A JPH11145727A JP H11145727 A JPH11145727 A JP H11145727A JP 9304150 A JP9304150 A JP 9304150A JP 30415097 A JP30415097 A JP 30415097A JP H11145727 A JPH11145727 A JP H11145727A
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- signal
- inverter
- channel mos
- mos transistor
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Abstract
(57)【要約】
【課題】ノイズによる誤動作の防止が図られるととも
に、電源投入時に発振起動が確実に行なわれる発振回路
を提供する。 【解決手段】発振動作開始時は、振幅検知回路３０から
の’Ｌ’レベルの切替信号Ｃで発振インバータ１０を通
常のＣＭＯＳインバータとして動作させ、発振開始後に
振幅検知回路３０からの’Ｈ’レベルの切替信号Ｃでそ
の通常のＣＭＯＳインバータにシュミット動作を付加す
る。
に、電源投入時に発振起動が確実に行なわれる発振回路
を提供する。 【解決手段】発振動作開始時は、振幅検知回路３０から
の’Ｌ’レベルの切替信号Ｃで発振インバータ１０を通
常のＣＭＯＳインバータとして動作させ、発振開始後に
振幅検知回路３０からの’Ｈ’レベルの切替信号Ｃでそ
の通常のＣＭＯＳインバータにシュミット動作を付加す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、信号入力端子と信
号出力端子との間に発振素子が接続され発振信号を出力
する発振インバータを備えた発振回路に関する。
号出力端子との間に発振素子が接続され発振信号を出力
する発振インバータを備えた発振回路に関する。
【０００２】
【従来の技術】従来より、半導体集積回路の動作に必要
なクロックを生成させる手段として、上述のような発振
回路が一般に用いられている。図３は、従来の、水晶発
振素子が接続された発振回路を示す図である。図３に示
す発振回路５０には、半導体集積回路のチップ内部に形
成された、しきい値が電源電位ＶDDのおよそ１／２であ
る、いわゆる通常タイプのＣＭＯＳインバータ５１と、
入力側がそのＣＭＯＳインバータ５１の出力側に接続さ
れるとともに出力側が図示しない内部回路に接続された
バッファ５２が備えられている。ＣＭＯＳインバータ５
１の入力側，出力側は、信号入力端子５３，信号出力端
子５４に接続されている。またこの発振回路５０には、
半導体集積回路のチップ外部の回路基板上に実装され
た、水晶発振子５５と、水晶発振を安定させるための抵
抗素子５６，５７およびコンデンサ素子５８，５９とが
備えられている。水晶発振素子５５は、抵抗素子５７を
介して、抵抗素子５６とともに信号入力端子５３，信号
出力端子５４に接続されている。さらに水晶発振素子５
５の両端は、コンデンサ素子５８，５９を経由してグラ
ウンド電位ＧＮＤに接続されている。
なクロックを生成させる手段として、上述のような発振
回路が一般に用いられている。図３は、従来の、水晶発
振素子が接続された発振回路を示す図である。図３に示
す発振回路５０には、半導体集積回路のチップ内部に形
成された、しきい値が電源電位ＶDDのおよそ１／２であ
る、いわゆる通常タイプのＣＭＯＳインバータ５１と、
入力側がそのＣＭＯＳインバータ５１の出力側に接続さ
れるとともに出力側が図示しない内部回路に接続された
バッファ５２が備えられている。ＣＭＯＳインバータ５
１の入力側，出力側は、信号入力端子５３，信号出力端
子５４に接続されている。またこの発振回路５０には、
半導体集積回路のチップ外部の回路基板上に実装され
た、水晶発振子５５と、水晶発振を安定させるための抵
抗素子５６，５７およびコンデンサ素子５８，５９とが
備えられている。水晶発振素子５５は、抵抗素子５７を
介して、抵抗素子５６とともに信号入力端子５３，信号
出力端子５４に接続されている。さらに水晶発振素子５
５の両端は、コンデンサ素子５８，５９を経由してグラ
ウンド電位ＧＮＤに接続されている。
【０００３】このように構成された発振回路５０では、
半導体集積回路のチップに電源が投入されると、以下に
示す動作により発振が開始する。 （１）ＣＭＯＳインバータ５１は、信号入力端子５３か
らの微弱な信号を増幅して出力する。 （２）ＣＭＯＳインバータ５１から出力された信号は、
信号出力端子５４，抵抗素子５７を経由して水晶発振素
子５５に入力され、その水晶発振素子５５により定まる
所定の周波数帯域でフィルタされる。
半導体集積回路のチップに電源が投入されると、以下に
示す動作により発振が開始する。 （１）ＣＭＯＳインバータ５１は、信号入力端子５３か
らの微弱な信号を増幅して出力する。 （２）ＣＭＯＳインバータ５１から出力された信号は、
信号出力端子５４，抵抗素子５７を経由して水晶発振素
子５５に入力され、その水晶発振素子５５により定まる
所定の周波数帯域でフィルタされる。
【０００４】（３）水晶発振素子５５でフィルタされた
信号は再び信号入力端子５３に入力され、ＣＭＯＳイン
バータ５１でさらに増幅され出力される。 （４）上記の（１）〜（３）を繰り返して、所定の振幅
を有する発振信号が徐々に形成される。形成された発振
信号はＣＭＯＳバッファ５２を経由して内部回路に入力
される。内部回路はこの発振信号に基づいて作動する。
信号は再び信号入力端子５３に入力され、ＣＭＯＳイン
バータ５１でさらに増幅され出力される。 （４）上記の（１）〜（３）を繰り返して、所定の振幅
を有する発振信号が徐々に形成される。形成された発振
信号はＣＭＯＳバッファ５２を経由して内部回路に入力
される。内部回路はこの発振信号に基づいて作動する。
【０００５】ここで、発振回路５０を構成するＣＭＯＳ
インバータ５１のしきい値は、電源電位ＶDDの１／２付
近にあるため、発振開始後、ＣＭＯＳインバータ５１に
入力される発振信号の、立ち上がり期間や立ち上がり期
間における中間レベルに、例えばチップ外部の回路基板
からのノイズが混入すると、そのＣＭＯＳインバータ５
１が誤動作し易いという問題がある。そこで、この問題
を解決するために、通常のタイプのＣＭＯＳインバータ
に代えてシュミットタイプのＣＭＯＳインバータを備え
た発振回路が知られている。
インバータ５１のしきい値は、電源電位ＶDDの１／２付
近にあるため、発振開始後、ＣＭＯＳインバータ５１に
入力される発振信号の、立ち上がり期間や立ち上がり期
間における中間レベルに、例えばチップ外部の回路基板
からのノイズが混入すると、そのＣＭＯＳインバータ５
１が誤動作し易いという問題がある。そこで、この問題
を解決するために、通常のタイプのＣＭＯＳインバータ
に代えてシュミットタイプのＣＭＯＳインバータを備え
た発振回路が知られている。
【０００６】図４は、シュミットタイプのＣＭＯＳイン
バータを備えた発振回路を示す図である。図４に示す発
振回路６０は、図３に示す発振回路５０と比較し、通常
のタイプのＣＭＯＳインバータ５１がシュミットタイプ
のＣＭＯＳインバータ６１に置き換えられた点が異なっ
ている。このシュミットタイプのＣＭＯＳインバータ６
１では、入力された信号が’Ｌ’レベルから’Ｈ’レベ
ルに変化する場合のしきい値は電源電位ＶDD側に近く、
また入力された信号が’Ｈ’レベルから’Ｌ’レベルに
変化する場合のしきい値はグラウンド電位ＧＮＤ側に近
いため、ＣＭＯＳインバータ６１に入力された発振信号
の、立ち上がり期間や立ち下がり期間における中間レベ
ルにノイズが混入しても、そのノイズによる影響は小さ
く、従って発振回路６０の誤動作が防止される。
バータを備えた発振回路を示す図である。図４に示す発
振回路６０は、図３に示す発振回路５０と比較し、通常
のタイプのＣＭＯＳインバータ５１がシュミットタイプ
のＣＭＯＳインバータ６１に置き換えられた点が異なっ
ている。このシュミットタイプのＣＭＯＳインバータ６
１では、入力された信号が’Ｌ’レベルから’Ｈ’レベ
ルに変化する場合のしきい値は電源電位ＶDD側に近く、
また入力された信号が’Ｈ’レベルから’Ｌ’レベルに
変化する場合のしきい値はグラウンド電位ＧＮＤ側に近
いため、ＣＭＯＳインバータ６１に入力された発振信号
の、立ち上がり期間や立ち下がり期間における中間レベ
ルにノイズが混入しても、そのノイズによる影響は小さ
く、従って発振回路６０の誤動作が防止される。
【０００７】
【発明が解決しようとする課題】しかし、シュミットタ
イプのＣＭＯＳインバータを備えた発振回路では、ノイ
ズによる誤動作は防止されるものの、電源が投入された
時点では、入力される信号の振幅は小さく、一方しきい
値は電源電位ＶDD側に近いレベルにあるため、そのシュ
ミットタイプのＣＭＯＳインバータではその信号を’
Ｌ’レベルの信号とみなす場合があり、その場合電源投
入時に発振が起動しないという問題が発生する。
イプのＣＭＯＳインバータを備えた発振回路では、ノイ
ズによる誤動作は防止されるものの、電源が投入された
時点では、入力される信号の振幅は小さく、一方しきい
値は電源電位ＶDD側に近いレベルにあるため、そのシュ
ミットタイプのＣＭＯＳインバータではその信号を’
Ｌ’レベルの信号とみなす場合があり、その場合電源投
入時に発振が起動しないという問題が発生する。
【０００８】本発明は、上記事情に鑑み、ノイズによる
誤動作の防止が図られるとともに、電源投入時に発振起
動が確実に行なわれる発振回路を提供することを目的と
する。
誤動作の防止が図られるとともに、電源投入時に発振起
動が確実に行なわれる発振回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明の第１の発振回路は、信号入力端子と信号出力端子と
の間に発振素子が接続され発振信号を出力する発振イン
バータを備えた発振回路において、上記発振インバータ
が、シュミット動作の有無の切替えが可能なものであっ
て、発振動作開始時は、上記発振インバータをシュミッ
ト動作禁止状態に保つとともに、発振開始後に、上記発
振インバータにシュミット動作を付加する動作切替回路
を備えたことを特徴とする。
明の第１の発振回路は、信号入力端子と信号出力端子と
の間に発振素子が接続され発振信号を出力する発振イン
バータを備えた発振回路において、上記発振インバータ
が、シュミット動作の有無の切替えが可能なものであっ
て、発振動作開始時は、上記発振インバータをシュミッ
ト動作禁止状態に保つとともに、発振開始後に、上記発
振インバータにシュミット動作を付加する動作切替回路
を備えたことを特徴とする。
【００１０】従来の発振回路では、発振インバータとし
て、通常のＣＭＯＳインバータもしくはシュミットタイ
プのＣＭＯＳインバータのいずれか一方を備えたもので
あるため、ノイズによる誤動作や電源投入時に発振起動
しないという問題を抱えていた。本発明の第１の発振回
路では、発振動作開始時は、発振インバータが通常のＣ
ＭＯＳインバータの動作を行なうため、電源投入時に発
振起動が確実に行なわれる。また、発振開始後は、その
発振インバータがシュミット動作を行なうため、ノイズ
による誤動作が防止される。
て、通常のＣＭＯＳインバータもしくはシュミットタイ
プのＣＭＯＳインバータのいずれか一方を備えたもので
あるため、ノイズによる誤動作や電源投入時に発振起動
しないという問題を抱えていた。本発明の第１の発振回
路では、発振動作開始時は、発振インバータが通常のＣ
ＭＯＳインバータの動作を行なうため、電源投入時に発
振起動が確実に行なわれる。また、発振開始後は、その
発振インバータがシュミット動作を行なうため、ノイズ
による誤動作が防止される。
【００１１】ここで、上記発振インバータが、共通の信
号入力端子に各ゲートが接続されるとともに電源電位と
信号出力端子との間に接続された、第１のＰチャネルＭ
ＯＳトランジスタおよび第２のＰチャネルＭＯＳトラン
ジスタ、上記信号入力端子に各ゲートが接続されるとと
もに、上記信号出力端子と接地電位との間に接続され
た、第１のＮチャネルＭＯＳトランジスタおよび第２の
ＮチャネルＭＯＳトランジスタ、上記第１のＰチャネル
ＭＯＳトランジスタと上記第２のＰチャネルＭＯＳトラ
ンジスタとの間の第１の接続点と、第１の制御端子との
間に接続されるとともに、ゲートが上記信号出力端子に
接続された第３のＰチャネルＭＯＳトランジスタ、およ
び上記第１のＮチャネルＭＯＳトランジスタと上記第２
のＮチャネルＭＯＳトランジスタとの間の第２接続点
と、第２の制御端子との間に接続されるとともに、ゲー
トが上記信号出力端子に接続された第３のＮチャネルＭ
ＯＳトランジスタを備え、上記動作切替回路が、発振動
作開始時は、上記第１の制御端子および上記第２の制御
端子をそれぞれ電源電位および接地電位に保つととも
に、発振開始後に、上記第１の制御端子および上記第２
の制御端子をそれぞれ接地電位および電源電位に切り替
えるものであることが好ましい。
号入力端子に各ゲートが接続されるとともに電源電位と
信号出力端子との間に接続された、第１のＰチャネルＭ
ＯＳトランジスタおよび第２のＰチャネルＭＯＳトラン
ジスタ、上記信号入力端子に各ゲートが接続されるとと
もに、上記信号出力端子と接地電位との間に接続され
た、第１のＮチャネルＭＯＳトランジスタおよび第２の
ＮチャネルＭＯＳトランジスタ、上記第１のＰチャネル
ＭＯＳトランジスタと上記第２のＰチャネルＭＯＳトラ
ンジスタとの間の第１の接続点と、第１の制御端子との
間に接続されるとともに、ゲートが上記信号出力端子に
接続された第３のＰチャネルＭＯＳトランジスタ、およ
び上記第１のＮチャネルＭＯＳトランジスタと上記第２
のＮチャネルＭＯＳトランジスタとの間の第２接続点
と、第２の制御端子との間に接続されるとともに、ゲー
トが上記信号出力端子に接続された第３のＮチャネルＭ
ＯＳトランジスタを備え、上記動作切替回路が、発振動
作開始時は、上記第１の制御端子および上記第２の制御
端子をそれぞれ電源電位および接地電位に保つととも
に、発振開始後に、上記第１の制御端子および上記第２
の制御端子をそれぞれ接地電位および電源電位に切り替
えるものであることが好ましい。
【００１２】このように、発振動作開始時は、第１の制
御端子および第２の制御端子をそれぞれ電源電位および
接地電位に保つと、後述する実施形態で述べるように、
発振インバータでは通常のＣＭＯＳインバータの動作が
行なわれるため、電源投入時に発振起動を確実に行なう
ことができる。また、発振開始後に、第１の制御端子お
よび第２の制御端子をそれぞれ接地電位および電源電位
に切り替えると、そのＣＭＯＳインバータにシュミット
動作が付加されるため、ノイズによる誤動作を防止する
ことができる。
御端子および第２の制御端子をそれぞれ電源電位および
接地電位に保つと、後述する実施形態で述べるように、
発振インバータでは通常のＣＭＯＳインバータの動作が
行なわれるため、電源投入時に発振起動を確実に行なう
ことができる。また、発振開始後に、第１の制御端子お
よび第２の制御端子をそれぞれ接地電位および電源電位
に切り替えると、そのＣＭＯＳインバータにシュミット
動作が付加されるため、ノイズによる誤動作を防止する
ことができる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の一実施形態の発振回路を示
す図である。図１に示す発振回路１００には、半導体集
積回路のチップ内部に形成された、詳細は後述するシュ
ミット動作の有無の切替えが自在な発振インバータ１０
と、入力側がその発振インバータ１０の出力側に接続さ
れるとともに出力側が図示しない内部回路に接続された
バッファ２０と、発振インバータ１０と同じ回路構成の
振幅検出インバータ３１，フリップフロップ３２，バッ
ファ３３からなる振幅検知回路３０（本発明にいう動作
切替回路）とが備えられている。発振インバータ１０の
入力側，出力側はそれぞれ、信号入力端子４１，信号出
力端子４２に接続されている。また発振回路１００に
は、半導体集積回路のチップ外部の回路基板上に実装さ
れた、水晶発振素子４３と、水晶発振を安定させるため
の抵抗素子４４，４５およびコンデンサ素子４６，４７
とが備えられている。水晶発振素子４３は抵抗素子４５
を介して、抵抗素子４４とともに信号入力端子４１，信
号出力端子４２に接続されている。さらに水晶発振素子
４３の両端はコンデンサ素子４６，４７を経由してグラ
ウンド電位ＧＮＤに接続されている。
説明する。図１は、本発明の一実施形態の発振回路を示
す図である。図１に示す発振回路１００には、半導体集
積回路のチップ内部に形成された、詳細は後述するシュ
ミット動作の有無の切替えが自在な発振インバータ１０
と、入力側がその発振インバータ１０の出力側に接続さ
れるとともに出力側が図示しない内部回路に接続された
バッファ２０と、発振インバータ１０と同じ回路構成の
振幅検出インバータ３１，フリップフロップ３２，バッ
ファ３３からなる振幅検知回路３０（本発明にいう動作
切替回路）とが備えられている。発振インバータ１０の
入力側，出力側はそれぞれ、信号入力端子４１，信号出
力端子４２に接続されている。また発振回路１００に
は、半導体集積回路のチップ外部の回路基板上に実装さ
れた、水晶発振素子４３と、水晶発振を安定させるため
の抵抗素子４４，４５およびコンデンサ素子４６，４７
とが備えられている。水晶発振素子４３は抵抗素子４５
を介して、抵抗素子４４とともに信号入力端子４１，信
号出力端子４２に接続されている。さらに水晶発振素子
４３の両端はコンデンサ素子４６，４７を経由してグラ
ウンド電位ＧＮＤに接続されている。
【００１４】図２は、図１に示す発振インバータ１０の
詳細回路を示す図である。図２に示す発振インバータ１
０では、信号入力端子４１に各ゲートが接続されるとと
もに電源電位ＶDDと信号出力端子４２との間に、電源電
位ＶDD側から順に、第１のＰチャネルトランジスタ１３
＿１および第２のＰチャネルＭＯＳトランジスタ１３＿
２が直列接続されている。また、信号入力端子４１に各
ゲートが接続されるとともに信号出力端子４２とグラウ
ンド電位ＧＮＤとの間に、信号出力端子４２側から順
に、第１のＮチャネルＭＯＳトランジスタ１４＿１およ
び第２のＮチャネルＭＯＳトランジスタ１４＿２が直列
接続されている。さらに第１のＰチャネルトランジスタ
１３＿１と第２のＰチャネルＭＯＳトランジスタ１３＿
２との間の第１の接続点と、第１の制御端子１７との間
に接続されるとともに、ゲートが信号出力端子４２に接
続された第３のＰチャネルＭＯＳトランジスタ１３＿３
が備えられている。第１の制御端子１７は、ＣＭＯＳイ
ンバータ１５を介して切替端子１６および第２の制御端
子１８に接続されている。また、第１のＮチャネルＭＯ
Ｓトランジスタ１４＿１と第２のＮチャネルＭＯＳトラ
ンジスタ１４＿２との間の第２接続点と、第２の制御端
子１８との間に接続されるとともにゲートが信号出力端
子４２に接続された第３のＮチャネルＭＯＳトランジス
タ１４＿３が備えられている。
詳細回路を示す図である。図２に示す発振インバータ１
０では、信号入力端子４１に各ゲートが接続されるとと
もに電源電位ＶDDと信号出力端子４２との間に、電源電
位ＶDD側から順に、第１のＰチャネルトランジスタ１３
＿１および第２のＰチャネルＭＯＳトランジスタ１３＿
２が直列接続されている。また、信号入力端子４１に各
ゲートが接続されるとともに信号出力端子４２とグラウ
ンド電位ＧＮＤとの間に、信号出力端子４２側から順
に、第１のＮチャネルＭＯＳトランジスタ１４＿１およ
び第２のＮチャネルＭＯＳトランジスタ１４＿２が直列
接続されている。さらに第１のＰチャネルトランジスタ
１３＿１と第２のＰチャネルＭＯＳトランジスタ１３＿
２との間の第１の接続点と、第１の制御端子１７との間
に接続されるとともに、ゲートが信号出力端子４２に接
続された第３のＰチャネルＭＯＳトランジスタ１３＿３
が備えられている。第１の制御端子１７は、ＣＭＯＳイ
ンバータ１５を介して切替端子１６および第２の制御端
子１８に接続されている。また、第１のＮチャネルＭＯ
Ｓトランジスタ１４＿１と第２のＮチャネルＭＯＳトラ
ンジスタ１４＿２との間の第２接続点と、第２の制御端
子１８との間に接続されるとともにゲートが信号出力端
子４２に接続された第３のＮチャネルＭＯＳトランジス
タ１４＿３が備えられている。
【００１５】次に、この発振インバータ１０の動作につ
いて説明する。この発振インバータ１０では、後述する
振幅検知回路３０から切替端子１６に’Ｌ’レベルの切
替信号Ｃが入力される。すると、その‘Ｌ’レベルの切
替信号Ｃは、インバータ１５で反転され、第１の制御端
子１７を経由して第３のＰチャネルＭＯＳトランジスタ
１３＿３に‘Ｈ’レベルの信号が印加される。また
‘Ｌ’レベルの切替信号Ｃは第２の制御端子１８を経由
して第３のＮチャネルＭＯＳトランジスタ１４＿３に印
加される。第３のＰチャネルＭＯＳトランジスタ１３＿
３，第３のＮチャネルＭＯＳトランジスタ１４＿３に
‘Ｈ’レベル，‘Ｌ’レベルの信号がそれぞれ印加され
るため、この発振インバータ１０は、第１，第２のＰチ
ャネルＭＯＳトランジスタ１３＿１，１３＿２および第
１，第２のＮチャネルＭＯＳトランジスタ１４＿１，１
４＿２からなる、しきい値が電源電位ＶDDのおよそ１／
２である通常のＣＭＯＳインバータとして動作する。
いて説明する。この発振インバータ１０では、後述する
振幅検知回路３０から切替端子１６に’Ｌ’レベルの切
替信号Ｃが入力される。すると、その‘Ｌ’レベルの切
替信号Ｃは、インバータ１５で反転され、第１の制御端
子１７を経由して第３のＰチャネルＭＯＳトランジスタ
１３＿３に‘Ｈ’レベルの信号が印加される。また
‘Ｌ’レベルの切替信号Ｃは第２の制御端子１８を経由
して第３のＮチャネルＭＯＳトランジスタ１４＿３に印
加される。第３のＰチャネルＭＯＳトランジスタ１３＿
３，第３のＮチャネルＭＯＳトランジスタ１４＿３に
‘Ｈ’レベル，‘Ｌ’レベルの信号がそれぞれ印加され
るため、この発振インバータ１０は、第１，第２のＰチ
ャネルＭＯＳトランジスタ１３＿１，１３＿２および第
１，第２のＮチャネルＭＯＳトランジスタ１４＿１，１
４＿２からなる、しきい値が電源電位ＶDDのおよそ１／
２である通常のＣＭＯＳインバータとして動作する。
【００１６】一方、切替端子１６に‘Ｈ’レベルの切替
信号が印加されると、第３のＰチャネルＭＯＳトランジ
スタ１３＿３にはインバータ１５で反転された‘Ｌ’レ
ベルの信号が第１の制御端子１７を経由して印加され、
第３のＮチャネルＭＯＳトランジスタ１４＿３には第２
の制御端子１８を経由して‘Ｈ’レベルの信号が印加さ
れる。第３のＰチャネルＭＯＳトランジスタ１３＿３，
第３のＮチャネルＭＯＳトランジスタ１４＿３に‘Ｌ’
レベル，‘Ｈ’レベルの信号がそれぞれ印加されるた
め、この発振インバータ１０では、以下に説明するよう
なシュミット動作が行なわれる。
信号が印加されると、第３のＰチャネルＭＯＳトランジ
スタ１３＿３にはインバータ１５で反転された‘Ｌ’レ
ベルの信号が第１の制御端子１７を経由して印加され、
第３のＮチャネルＭＯＳトランジスタ１４＿３には第２
の制御端子１８を経由して‘Ｈ’レベルの信号が印加さ
れる。第３のＰチャネルＭＯＳトランジスタ１３＿３，
第３のＮチャネルＭＯＳトランジスタ１４＿３に‘Ｌ’
レベル，‘Ｈ’レベルの信号がそれぞれ印加されるた
め、この発振インバータ１０では、以下に説明するよう
なシュミット動作が行なわれる。
【００１７】信号入力端子４１に入力される信号ＩＮが
例えば‘Ｌ’レベルにあるものとすると、ノードＮは
‘Ｈ’レベルにある。このとき、第１，第２のＰチャネ
ルＭＯＳトランジスタ１３＿１，１３＿２は、信号ＩＮ
が‘Ｌ’レベルであるためオン状態にあり、第３のＰチ
ャネルＭＯＳトランジスタ１３＿３は、ノードＮが
‘Ｈ’レベルであるためオフ状態にある。また第１，第
２のＮチャネルＭＯＳトランジスタ１４＿１，１４＿２
は、信号ＩＮが‘Ｌ’レベルであるためオフ状態にあ
り、第３のＮチャネルＭＯＳトランジスタ１４＿３は、
ノードＮが‘Ｈ’レベルであるためオン状態にある。
例えば‘Ｌ’レベルにあるものとすると、ノードＮは
‘Ｈ’レベルにある。このとき、第１，第２のＰチャネ
ルＭＯＳトランジスタ１３＿１，１３＿２は、信号ＩＮ
が‘Ｌ’レベルであるためオン状態にあり、第３のＰチ
ャネルＭＯＳトランジスタ１３＿３は、ノードＮが
‘Ｈ’レベルであるためオフ状態にある。また第１，第
２のＮチャネルＭＯＳトランジスタ１４＿１，１４＿２
は、信号ＩＮが‘Ｌ’レベルであるためオフ状態にあ
り、第３のＮチャネルＭＯＳトランジスタ１４＿３は、
ノードＮが‘Ｈ’レベルであるためオン状態にある。
【００１８】ここで、信号ＩＮが徐々に‘Ｈ’レベルに
移行すると、先ず第２のＮチャネルＭＯＳトランジスタ
１４＿２がオンを開始し、また、第３のＮチャネルＭＯ
Ｓトランジスタ１４＿３はオン状態であるため、‘Ｈ’
レベルの信号が印加された切替端子１６→第２の制御端
子１８→第３のＮチャネルＭＯＳトランジスタ１４＿３
→第２のＮチャネルＭＯＳトランジスタ１４＿２→グラ
ウンド電位ＧＮＤの経路を通って電流が流れ始める。第
２のＮチャネルＭＯＳトランジスタ１４＿２がオンを開
始した初期はまだ第２のＮチャネルＭＯＳトランジスタ
１４＿２の抵抗が大きいため、第２のＮチャネルＭＯＳ
トランジスタ１４＿２と第３のＮチャネルＭＯＳトラン
ジスタ１４＿３との接続点の電位は高い。信号ＩＮがさ
らに‘Ｈ’レベル側に向うと第２のＮチャネルＭＯＳト
ランジスタ１４＿２の抵抗が下がって、第２のＮチャネ
ルＭＯＳトランジスタ１４＿２と第３のＮチャネルＭＯ
Ｓトランジスタ１４＿３との接続点の電位が下がる。信
号ＩＮがさらに上昇すると、今度は第１のＮチャネルＭ
ＯＳトランジスタ１４＿１もオンになる。すると、ノー
ドＮにチャージされていた電荷が第１のＮチャネルＭＯ
Ｓトランジスタ１４＿１→第２のＮチャネルＭＯＳトラ
ンジスタ１４＿２→グラウンド電位ＧＮＤの経路を通っ
て流れ、ノードＮの電位が急激に‘Ｌ’レベルとなる。
このように信号ＩＮが電源電位ＶDD側に近くなると急激
な信号の反転が生じる。信号ＩＮが‘Ｈ’レベルから
‘Ｌ’レベルに移行する際も同様であり、この場合は第
１，第２，第３のＰチャネルＭＯＳトランジスタ１３＿
１，１３＿２，１３＿３が、第１，第２，第３のＮチャ
ネルＭＯＳトランジスタ１４＿１，１４＿２，１４＿３
の上述した役割りを担うことになる。このように発振イ
ンバータ１０は、切替端子１６に’Ｈ’レベルの切替信
号Ｃが入力されると、通常のＣＭＯＳインバータにシュ
ミット動作が付加されることとなる。
移行すると、先ず第２のＮチャネルＭＯＳトランジスタ
１４＿２がオンを開始し、また、第３のＮチャネルＭＯ
Ｓトランジスタ１４＿３はオン状態であるため、‘Ｈ’
レベルの信号が印加された切替端子１６→第２の制御端
子１８→第３のＮチャネルＭＯＳトランジスタ１４＿３
→第２のＮチャネルＭＯＳトランジスタ１４＿２→グラ
ウンド電位ＧＮＤの経路を通って電流が流れ始める。第
２のＮチャネルＭＯＳトランジスタ１４＿２がオンを開
始した初期はまだ第２のＮチャネルＭＯＳトランジスタ
１４＿２の抵抗が大きいため、第２のＮチャネルＭＯＳ
トランジスタ１４＿２と第３のＮチャネルＭＯＳトラン
ジスタ１４＿３との接続点の電位は高い。信号ＩＮがさ
らに‘Ｈ’レベル側に向うと第２のＮチャネルＭＯＳト
ランジスタ１４＿２の抵抗が下がって、第２のＮチャネ
ルＭＯＳトランジスタ１４＿２と第３のＮチャネルＭＯ
Ｓトランジスタ１４＿３との接続点の電位が下がる。信
号ＩＮがさらに上昇すると、今度は第１のＮチャネルＭ
ＯＳトランジスタ１４＿１もオンになる。すると、ノー
ドＮにチャージされていた電荷が第１のＮチャネルＭＯ
Ｓトランジスタ１４＿１→第２のＮチャネルＭＯＳトラ
ンジスタ１４＿２→グラウンド電位ＧＮＤの経路を通っ
て流れ、ノードＮの電位が急激に‘Ｌ’レベルとなる。
このように信号ＩＮが電源電位ＶDD側に近くなると急激
な信号の反転が生じる。信号ＩＮが‘Ｈ’レベルから
‘Ｌ’レベルに移行する際も同様であり、この場合は第
１，第２，第３のＰチャネルＭＯＳトランジスタ１３＿
１，１３＿２，１３＿３が、第１，第２，第３のＮチャ
ネルＭＯＳトランジスタ１４＿１，１４＿２，１４＿３
の上述した役割りを担うことになる。このように発振イ
ンバータ１０は、切替端子１６に’Ｈ’レベルの切替信
号Ｃが入力されると、通常のＣＭＯＳインバータにシュ
ミット動作が付加されることとなる。
【００１９】次に、発振回路１００の動作について、図
１，図２を参照して説明する。尚、図１に示す振幅検知
回路３０を構成する振幅検出インバータ３１は、図２に
示す発振インバータ１０と同じ回路構成であり、発振イ
ンバータ１０の切替端子１６に相当する外部端子は電源
電位ＶDDに接続されている。半導体集積回路のチップに
電源が投入されると、先ず、振幅検知回路３０を構成す
るフリップフロップ３２のリセット端子に‘Ｌ’レベル
のリセット信号ＲＳＴが入力され、これによりフリップ
フロップ３２がリセットされ、そのフリップフロップ３
２から‘Ｌ’レベルのデータ信号Ｑが出力される。この
‘Ｌ’レベルのデータ信号Ｑはバッファ３３に入力さ
れ、そのバッファ３３から‘Ｌ’レベルの切替信号Ｃが
出力される。出力された‘Ｌ’レベルの切替信号Ｃは発
振インバータ１０の切替端子１６に入力される。する
と、発振インバータ１０は、前述したように通常のＣＭ
ＯＳインバータとして動作する。発振開始時では、信号
入力端子４１に入力される信号の振幅は小さいため、こ
のように振幅検知回路３０から発振インバータ１０の切
替端子１６に‘Ｌ’レベルの切替信号Ｃを入力して、そ
の発振インバータ１０を通常のＣＭＯＳインバータとし
て動作させることにより、信号入力端子４１を経由して
入力された小さな振幅を有する信号が、その発振インバ
ータ１０で確実に増幅される。このようにして、電源投
入時に発振起動が確実に行なわれる。尚、振幅検出イン
バータ３１では、外部端子が電源電位Ｖ DDに接続されて
いるため、シュミットタイプのＣＭＯＳインバータとし
て機能し、発振インバータ１０からの小さな振幅を有す
る信号が入力されても’Ｌ’レベルとみなされ、その振
幅検出インバータ３１からは’Ｈ’レベルの信号が出力
され続ける。
１，図２を参照して説明する。尚、図１に示す振幅検知
回路３０を構成する振幅検出インバータ３１は、図２に
示す発振インバータ１０と同じ回路構成であり、発振イ
ンバータ１０の切替端子１６に相当する外部端子は電源
電位ＶDDに接続されている。半導体集積回路のチップに
電源が投入されると、先ず、振幅検知回路３０を構成す
るフリップフロップ３２のリセット端子に‘Ｌ’レベル
のリセット信号ＲＳＴが入力され、これによりフリップ
フロップ３２がリセットされ、そのフリップフロップ３
２から‘Ｌ’レベルのデータ信号Ｑが出力される。この
‘Ｌ’レベルのデータ信号Ｑはバッファ３３に入力さ
れ、そのバッファ３３から‘Ｌ’レベルの切替信号Ｃが
出力される。出力された‘Ｌ’レベルの切替信号Ｃは発
振インバータ１０の切替端子１６に入力される。する
と、発振インバータ１０は、前述したように通常のＣＭ
ＯＳインバータとして動作する。発振開始時では、信号
入力端子４１に入力される信号の振幅は小さいため、こ
のように振幅検知回路３０から発振インバータ１０の切
替端子１６に‘Ｌ’レベルの切替信号Ｃを入力して、そ
の発振インバータ１０を通常のＣＭＯＳインバータとし
て動作させることにより、信号入力端子４１を経由して
入力された小さな振幅を有する信号が、その発振インバ
ータ１０で確実に増幅される。このようにして、電源投
入時に発振起動が確実に行なわれる。尚、振幅検出イン
バータ３１では、外部端子が電源電位Ｖ DDに接続されて
いるため、シュミットタイプのＣＭＯＳインバータとし
て機能し、発振インバータ１０からの小さな振幅を有す
る信号が入力されても’Ｌ’レベルとみなされ、その振
幅検出インバータ３１からは’Ｈ’レベルの信号が出力
され続ける。
【００２０】発振開始後、発振インバータ１０から所定
の大きさの振幅を有する発振信号が出力される。出力さ
れた発振信号は振幅検出インバータ３１に入力される。
すると、振幅検出インバータ３１では、シュミット動作
により定まるしきい値以上の振幅を有する発振信号が入
力されるため、その振幅検出インバータ３１から発振信
号が出力される。出力された発振信号はフリップフロッ
プ３２に入力される。ここで、フリップフロップ３２の
入力端子には電源電位ＶDDが表す‘Ｈ’レベルのデータ
が入力されているため、この‘Ｈ’レベルのデータがフ
リップフロップ３２に取り込まれ、そのフリップフロッ
プ３２から‘Ｈ’レベルのデータ信号Ｑが出力される。
このデータ信号Ｑはバッファ３３に入力され、そのバッ
ファ３３から‘Ｈ’レベルの切替信号Ｃが出力される。
出力された‘Ｈ’レベルの切替信号Ｃは発振バッファ１
０の切替端子１６に入力される。すると、発振バッファ
１０では、前述したように通常のＣＭＯＳインバータに
シュミット動作が付加されることとなり、入力信号に対
するノイズマージンが大きくなる。従って、ノイズによ
る誤動作が防止される。
の大きさの振幅を有する発振信号が出力される。出力さ
れた発振信号は振幅検出インバータ３１に入力される。
すると、振幅検出インバータ３１では、シュミット動作
により定まるしきい値以上の振幅を有する発振信号が入
力されるため、その振幅検出インバータ３１から発振信
号が出力される。出力された発振信号はフリップフロッ
プ３２に入力される。ここで、フリップフロップ３２の
入力端子には電源電位ＶDDが表す‘Ｈ’レベルのデータ
が入力されているため、この‘Ｈ’レベルのデータがフ
リップフロップ３２に取り込まれ、そのフリップフロッ
プ３２から‘Ｈ’レベルのデータ信号Ｑが出力される。
このデータ信号Ｑはバッファ３３に入力され、そのバッ
ファ３３から‘Ｈ’レベルの切替信号Ｃが出力される。
出力された‘Ｈ’レベルの切替信号Ｃは発振バッファ１
０の切替端子１６に入力される。すると、発振バッファ
１０では、前述したように通常のＣＭＯＳインバータに
シュミット動作が付加されることとなり、入力信号に対
するノイズマージンが大きくなる。従って、ノイズによ
る誤動作が防止される。
【００２１】このように本実施形態では、発振インバー
タ１０が、発振動作開始時は通常のＣＭＯＳインバータ
として動作するため電源投入時に確実に発振起動が行な
われ、また発振開始後はそのＣＭＯＳインバータにシュ
ミット動作が付加されるため、ノイズによる誤動作が防
止される。また、発振インバータ１０は、シュミット動
作の付加にあたり、通常のＣＭＯＳインバータを構成す
る第１，第２のＰチャネルＭＯＳトランジスタ１３＿
１，１３＿２，第１，第２のＮチャネルＭＯＳトランジ
スタ１４＿１，１４＿２に、第３のＰチャネルＭＯＳト
ランジスタ１３＿３，第３のＮチャネルＭＯＳトランジ
スタ１４＿３を付加するだけで済むため、回路規模を小
さく抑えることができる。
タ１０が、発振動作開始時は通常のＣＭＯＳインバータ
として動作するため電源投入時に確実に発振起動が行な
われ、また発振開始後はそのＣＭＯＳインバータにシュ
ミット動作が付加されるため、ノイズによる誤動作が防
止される。また、発振インバータ１０は、シュミット動
作の付加にあたり、通常のＣＭＯＳインバータを構成す
る第１，第２のＰチャネルＭＯＳトランジスタ１３＿
１，１３＿２，第１，第２のＮチャネルＭＯＳトランジ
スタ１４＿１，１４＿２に、第３のＰチャネルＭＯＳト
ランジスタ１３＿３，第３のＮチャネルＭＯＳトランジ
スタ１４＿３を付加するだけで済むため、回路規模を小
さく抑えることができる。
【００２２】尚、本実施形態では、振幅検知回路３０で
発振信号の振幅の大きさを検知して、通常のＣＭＯＳイ
ンバータにシュミット動作を付加したが、電源が投入さ
れてから所定時間経過後に通常のＣＭＯＳインバータに
シュミット動作を付加してもよい。
発振信号の振幅の大きさを検知して、通常のＣＭＯＳイ
ンバータにシュミット動作を付加したが、電源が投入さ
れてから所定時間経過後に通常のＣＭＯＳインバータに
シュミット動作を付加してもよい。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ノイズによる誤動作の防止が図られるとともに、電源投
入時に発振起動を確実に行なうことができる。
ノイズによる誤動作の防止が図られるとともに、電源投
入時に発振起動を確実に行なうことができる。
【図１】本発明の一実施形態の発振回路を示す図であ
る。
る。
【図２】図１に示す発振インバータ１０の詳細回路を示
す図である。
す図である。
【図３】従来の、水晶発振素子が接続された発振回路を
示す図である。
示す図である。
【図４】シュミットタイプのＣＭＯＳインバータを備え
た発振回路を示す図である。
た発振回路を示す図である。
１０ 発振インバータ １３＿１，１３＿２，１３＿３ ＰチャネルＭＯＳト
ランジスタ １４＿１，１４＿２，１４＿３ ＮチャネルＭＯＳト
ランジスタ １５ インバータ １６ 切替端子 １７ 第１の制御端子 １８ 第２の制御端子 ２０，３３ バッファ ３０ 振幅検知回路 ３１ 振幅検出インバータ ３２ フリップフロップ ４１ 信号入力端子 ４２ 信号出力端子 ４３ 水晶発振素子 ４４，４５ 抵抗素子 ４６，４７ コンデンサ素子 １００ 発振回路
ランジスタ １４＿１，１４＿２，１４＿３ ＮチャネルＭＯＳト
ランジスタ １５ インバータ １６ 切替端子 １７ 第１の制御端子 １８ 第２の制御端子 ２０，３３ バッファ ３０ 振幅検知回路 ３１ 振幅検出インバータ ３２ フリップフロップ ４１ 信号入力端子 ４２ 信号出力端子 ４３ 水晶発振素子 ４４，４５ 抵抗素子 ４６，４７ コンデンサ素子 １００ 発振回路
Claims (2)
- 【請求項１】 信号入力端子と信号出力端子との間に発
振素子が接続され発振信号を出力する発振インバータを
備えた発振回路において、 前記発振インバータが、シュミット動作の有無の切替え
が可能なものであって、 発振動作開始時は、前記発振インバータをシュミット動
作禁止状態に保つとともに、発振開始後に、前記発振イ
ンバータにシュミット動作を付加する動作切替回路を備
えたことを特徴とする発振回路。 - 【請求項２】 前記発振インバータが、共通の信号入力
端子に各ゲートが接続されるとともに電源電位と信号出
力端子との間に接続された、第１のＰチャネルＭＯＳト
ランジスタおよび第２のＰチャネルＭＯＳトランジス
タ、前記信号入力端子に各ゲートが接続されるととも
に、前記信号出力端子と接地電位との間に接続された、
第１のＮチャネルＭＯＳトランジスタおよび第２のＮチ
ャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯ
Ｓトランジスタと前記第２のＰチャネルＭＯＳトランジ
スタとの間の第１の接続点と、第１の制御端子との間に
接続されるとともに、ゲートが前記信号出力端子に接続
された第３のＰチャネルＭＯＳトランジスタ、および前
記第１のＮチャネルＭＯＳトランジスタと前記第２のＮ
チャネルＭＯＳトランジスタとの間の第２接続点と、第
２の制御端子との間に接続されるとともに、ゲートが前
記信号出力端子に接続された第３のＮチャネルＭＯＳト
ランジスタを備え、 前記動作切替回路が、発振動作開始時は、前記第１の制
御端子および前記第２の制御端子をそれぞれ電源電位お
よび接地電位に保つとともに、発振開始後に、前記第１
の制御端子および前記第２の制御端子をそれぞれ接地電
位および電源電位に切り替えるものであることを特徴と
する請求項１記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304150A JPH11145727A (ja) | 1997-11-06 | 1997-11-06 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9304150A JPH11145727A (ja) | 1997-11-06 | 1997-11-06 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145727A true JPH11145727A (ja) | 1999-05-28 |
Family
ID=17929663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9304150A Withdrawn JPH11145727A (ja) | 1997-11-06 | 1997-11-06 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003283303A (ja) * | 2002-03-27 | 2003-10-03 | Nec Microsystems Ltd | 半導体集積回路 |
| JP2008263272A (ja) * | 2007-04-10 | 2008-10-30 | Hideaki Takashima | 圧電発振器 |
| JP2016119550A (ja) * | 2014-12-19 | 2016-06-30 | ファナック株式会社 | 水晶発振器 |
-
1997
- 1997-11-06 JP JP9304150A patent/JPH11145727A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003283303A (ja) * | 2002-03-27 | 2003-10-03 | Nec Microsystems Ltd | 半導体集積回路 |
| JP2008263272A (ja) * | 2007-04-10 | 2008-10-30 | Hideaki Takashima | 圧電発振器 |
| JP2016119550A (ja) * | 2014-12-19 | 2016-06-30 | ファナック株式会社 | 水晶発振器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |