JP4277645B2 - 発振開始検出回路及びそれを内蔵した半導体集積回路 - Google Patents

Description

本発明は、電源投入後等において、発振回路が確実に発振動作を開始したことを検出して、発振信号を他の回路に供給する発振開始検出回路に関し、さらに、そのような発振開始検出回路を内蔵した半導体集積回路に関する。

一般に、クロック信号を発生するために、水晶振動子、セラミック振動子、又は、ＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の発振素子を用いた発振回路が用いられている。また、ディジタル信号を扱う半導体集積回路には、クロック信号に同期して動作する多数の回路が内蔵されている。

電源投入後のような発振開始の初期状態において、発振回路は完全な発振状態になっておらず、発振信号の小さな振幅が徐々に大きくなり、やがて完全な発振状態の振幅に成長して発振が安定する。このように、発振開始の初期状態においては、発振信号の振幅が小さいので、電源ラインのノイズによる異常発振や、電源ラインを信号経路とした帰還発振が発生し易い。そこで、発振開始の初期状態における発振信号を他の回路に供給せずに、発振が安定してから発振信号を他の回路に供給するために、発振開始検出回路が用いられている。

従来の発振開始検出回路は、コンデンサと抵抗の時定数を利用したり、カウンタを利用することにより、発振が安定するまでのタイミングを生成していた。しかしながら、コンデンサと抵抗の時定数を利用してタイミングを生成する場合には、発振周波数が低いと時定数を大きくする必要があるので、コンデンサの容量や抵抗の値を大きくしなければならず、半導体集積回路においてチップ面積が増加してしまうという問題があった。また、カウンタを利用する場合には、電源投入時にカウンタをリセットすることが難しく、カウンタの初期状態が定まらないという問題があった。

図３に、従来の発振開始検出回路の例を示す。この発振開始検出回路は、発振回路によって生成された発振信号がゲートに印加されるＮチャネルＭＯＳトランジスタＱ１と、インバータ１によって反転された発振信号がゲートに印加されるＮチャネルＭＯＳトランジスタＱ２と、トランジスタＱ２のソースと接地電位との間に接続された抵抗Ｒ１と、トランジスタＱ２のソースと電源電位Ｖ_ＤＤとの間に接続されたコンデンサＣ１と、トランジスタＱ２のドレイン及びトランジスタＱ１のソースと電源電位Ｖ_ＤＤとの間に接続されたコンデンサＣ２と、抵抗Ｒ１に発生する電圧を検出信号として出力するバッファ２とを有している。

図３に示す発振開始検出回路は、ＮチャネルＭＯＳトランジスタのダイオード機能を利用して発振信号を整流し、整流された電圧を検出信号として出力するものである。しかしながら、この発振開始検出回路は、アナログ的動作を行うので動作不良を起こし易く、また、コンデンサと抵抗の時定数を利用する場合と同様に、発振周波数が低いとコンデンサの容量や抵抗の値を大きくしなければならなかった。

ところで、下記の特許文献１には、発振初期の安定化をはかり発振特性の安定した発振器が開示されている。この発振器によれば、発振開始検出回路の入力部にロジックレベルを変えた２つのインバータを用いることにより、非常に正確に発振の安定状態か非安定状態かを判定することができる。しかしながら、低い電源電圧の下では、ロジックレベルを変えた２つのインバータを実現することが難しく、より簡単な構成で正確な動作をする回路が望まれていた。
特開平５−４８４４１号公報 （第１頁、図２）

そこで、上記の点に鑑み、本発明は、電源投入後等において発振回路が確実に発振動作を開始したことを検出して発振信号を他の回路に供給する発振開始検出回路を、一般的な論理回路のみを用いて構成することを目的とする。

以上の課題を解決するため、本発明に係る発振開始検出回路は、発振回路によって生成される発振信号を所定の分周比で分周して分周信号を出力する第１の回路と、第１の回路から出力される分周信号に同期してハイレベルの信号を順次ラッチする複数のフリップフロップを含む第２の回路と、第１の回路から出力される分周信号に同期してローレベルの信号を順次ラッチする複数のフリップフロップを含む第３の回路と、第２及び第３の回路の出力信号のレベルが一致するか否かに従って制御信号を活性化する第４の回路と、発振回路によって生成される発振信号を入力し、第４の回路から出力される制御信号が活性化されたときに発振信号を出力する第５の回路とを具備する。

ここで、第１の回路が、直列に接続された複数の１／２分周回路を含むようにしても良い。
また、第２の回路が、第１の回路から出力される分周信号に同期してハイレベルの信号をラッチする第１のフリップフロップと、第１の回路から出力される分周信号に同期して第１のフリップフロップの出力信号をラッチする第２のフリップフロップとを含み、第３の回路が、第１の回路から出力される分周信号に同期してローレベルの信号をラッチする第３のフリップフロップと、第１の回路から出力される分周信号に同期して第３のフリップフロップの出力信号をラッチする第４のフリップフロップとを含むようにしても良い。

さらに、第５の回路が、発振回路によって生成される発振信号と、第２及び第３の回路の出力信号のレベルが一致するときにローレベルとなり一致しないときにハイレベルとなる制御信号との論理積を求めるＡＮＤ回路又はＮＡＮＤ回路を含むようにしても良い。あるいは、第５の回路が、発振回路によって生成される発振信号と、第２及び第３の回路の出力信号のレベルが一致するときにハイレベルとなり一致しないときにローレベルとなる制御信号との論理和を求めるＯＲ回路又はＮＯＲ回路を含むようにしても良い。
また、本発明に係る半導体集積回路は、以上に述べたいずれかの発振開始検出回路を内蔵している。

本発明によれば、発振開始検出回路において、発振回路によって生成される発振信号を分周して得られる分周信号に含まれている所定番目のパルスに同期して制御信号を活性化するようにしたので、一般的な論理回路のみを用いて発振開始検出回路を構成することが可能となった。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の一部の構成を示す図である。この半導体集積回路は、水晶振動子、セラミック振動子、又は、ＳＡＷ振動子等の発振素子を用いた発振回路１００からの発振信号を入力端子を介して入力する発振開始検出回路を内蔵している。なお、発振回路１００の少なくとも一部を、半導体集積回路に内蔵するようにしても良い。

図１に示すように、この発振開始検出回路は、発振回路１００によって生成される発振信号を所定の分周比で分周して分周信号を出力する分周回路１０と、分周回路１０から出力される分周信号に同期して動作する第１群のフリップフロップ２１及び２２と、同様に分周信号に同期して動作する第２群のフリップフロップ３１及び３２と、フリップフロップ２２の出力信号とフリップフロップ３２の出力信号との排他的論理和を求めるエクスクルーシブＯＲ回路４０と、発振回路１００によって生成される発振信号を入力し、エクスクルーシブＯＲ回路４０から出力される制御信号が活性化されたときに発振信号を出力する出力回路５０とを有している。

分周回路１０は、複数のフリップフロップ１１、１２、・・・を含んでいる。各々のフリップフロップは、反転出力端子Ｑバーから出力される反転出力信号をデータ入力端子Ｄに入力することにより、クロック信号入力端子Ｃに入力される信号を１／２分周する。従って、分周回路１０に含まれているフリップフロップの数をＮ個とすると、発振回路１００によって生成される発振信号は１／２^Ｎ分周されることになり、分周信号の周期は、発振信号の周期の２^Ｎ倍となる。分周回路１０は、このようにして分周された分周信号を出力する。

分周回路１０から出力される分周信号は、第１群のフリップフロップ２１及び２２と第２群のフリップフロップ３１及び３２のクロック信号入力端子Ｃに供給される。なお、各群のフリップフロップの数は、２個でなくとも、３個以上としても良い。

電源投入時においては、第１群のフリップフロップ２１の出力信号と第２群のフリップフロップ３１の出力信号とは、同一レベルになっている。また、第１群のフリップフロップ２２の出力信号と第２群のフリップフロップ３２の出力信号とは、同一レベルになっている。リセットされた際には、各々のフリップフロップの出力信号は、ローレベルとなっている。フリップフロップ２１のデータ入力端子Ｄは、電源電圧Ｖ_ＤＤが印加されてハイレベルとなっており、一方、フリップフロップ３１のデータ入力端子Ｄは、電源電圧Ｖ_ＳＳ（本実施形態においては接地電位とする）が印加されてローレベルとなっている。これらのフリップフロップは、分周回路１０から出力される分周信号に同期して動作を開始する。

電源投入等により発振回路１００が発振動作を開始した後に、分周信号の最初のパルスがこれらのフリップフロップのクロック信号入力端子Ｃに入力されると、最初のパルスの立ち上がりエッジに同期して、フリップフロップ２１はハイレベルの信号を出力し、フリップフロップ３１はローレベルの信号を出力する。さらに、分周信号の第２回目のパルスがフリップフロップ２２及び３２のクロック信号入力端子Ｃに入力されると、第２回目のパルスの立ち上がりエッジに同期して、フリップフロップ２２はハイレベルの信号を出力し、フリップフロップ３２はローレベルの信号を出力する。

エクスクルーシブＯＲ回路４０は、フリップフロップ２２の出力信号のレベルとフリップフロップ３２の出力信号のレベルとが一致するか否かを検出し、両者が一致している場合にはローレベルの制御信号を出力し、両者が一致していない場合には制御信号を活性化して、ハイレベルの制御信号を出力する。フリップフロップ２２は、分周信号の第２回目のパルスに同期して出力信号のレベルを変化させるので、発振回路１００が発振動作を開始してから制御信号が活性化されるまでの時間は、発振回路１００によって生成される発振信号の周期の２^Ｎ倍よりも長く、かつ、発振信号の周期の２^Ｎ＋１倍以下となる。

なお、第１群のフリップフロップ２１及び２２と第２群のフリップフロップ３１及び３２とをエクスクルーシブＯＲ回路４０に対して近接配置することにより、エクスクルーシブＯＲ回路４０に入力される２つの信号のタイミングを合わせることが望ましい。また、電源投入時、第１群のフリップフロップ２１の出力信号と第２群のフリップフロップ３１の出力信号とを同一レベルにするために、それらを近接配置することが望ましい。また、電源投入時、第１群のフリップフロップ２２の出力信号と第２群のフリップフロップ３２の出力信号とを同一レベルにするために、それらを近接配置することが望ましい。また、電源が投入されている間に発振回路１００を停止させる場合には、これらのフリップフロップをリセットして制御信号を非活性化することが望ましい。

出力回路５０は、発振回路１００によって生成される発振信号とエクスクルーシブＯＲ回路４０によって生成される制御信号との論理積を求めるＮＡＮＤ回路５１と、ＮＡＮＤ回路５１の出力信号をバッファするインバータ５２とを含んでいる。なお、ＮＡＮＤ回路５１の替わりにＡＮＤ回路を用いるようにしても良い。出力回路５０は、エクスクルーシブＯＲ回路４０から出力される制御信号がハイレベルとなったときに、発振回路１００から入力される発振信号を、半導体集積回路内の他の回路、又は、半導体集積回路の外部にある他の回路に出力端子を介して出力する。このようにして、発振開始検出回路は、電源投入後等において発振回路１００が確実に発振動作を開始したことを検出し、発振信号を他の回路に供給することができる。

次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路の一部の構成を示す図である。本発明の第２の実施形態においては、図１におけるエクスクルーシブＯＲ回路４０の替わりにエクスクルーシブＮＯＲ回路４１を用いており、それに対応して出力回路５３も変更している。その他の点に関しては、第１の実施形態と同様である。

エクスクルーシブＮＯＲ回路４１は、フリップフロップ２２の出力信号のレベルとフリップフロップ３２の出力信号のレベルとが一致するか否かを検出し、負論理の制御信号を出力する。即ち、エクスクルーシブＮＯＲ回路４１は、両者が一致している場合にはハイレベルの制御信号を出力し、両者が一致していない場合には制御信号を活性化して、ローレベルの制御信号を出力する。

出力回路５３は、発振回路１００によって生成される発振信号とエクスクルーシブＮＯＲ回路４１によって生成される制御信号との論理和を求めるＮＯＲ回路５４と、ＮＯＲ回路５４の出力信号をバッファするインバータ５５とを含んでいる。なお、ＮＯＲ回路５４の替わりにＯＲ回路を用いるようにしても良い。出力回路５３は、エクスクルーシブＮＯＲ回路４１から出力される制御信号がローレベルとなったときに、発振回路１００から入力される発振信号を、半導体集積回路内の他の回路、又は、半導体集積回路の外部にある他の回路に出力端子を介して出力する。このようにして、発振開始検出回路は、電源投入後等において発振回路１００が確実に発振動作を開始したことを検出し、発振信号を他の回路に供給することができる。

本発明は、電源投入後等において、発振回路が確実に発振動作を開始したことを検出して、発振信号を他の回路に供給する発振開始検出回路や、そのような発振開始検出回路を内蔵した半導体集積回路において利用することが可能である。

本発明の第１の実施形態に係る半導体集積回路の一部の構成を示す図。 本発明の第２の実施形態に係る半導体集積回路の一部の構成を示す図。 従来の発振開始検出回路の例を示す図。

符号の説明

１０ 分周回路、 １１、１２、・・・ フリップフロップ、 ２１、２２ 第１群のフリップフロップ、 ３１、３２ 第２群のフリップフロップ、 ４０ エクスクルーシブＯＲ回路、 ４１ エクスクルーシブＮＯＲ回路、 ５０、５３ 出力回路、 ５１ ＮＡＮＤ回路、 ５２、５５ インバータ、 ５４ ＮＯＲ回路、 １００ 発振回路

Claims (6)

1. 発振回路によって生成される発振信号を所定の分周比で分周して分周信号を出力する第１の回路と、
   前記第１の回路から出力される分周信号に同期してハイレベルの信号を順次ラッチする複数のフリップフロップを含む第２の回路と、
   前記第１の回路から出力される分周信号に同期してローレベルの信号を順次ラッチする複数のフリップフロップを含む第３の回路と、
   前記第２及び第３の回路の出力信号のレベルが一致するか否かに従って制御信号を活性化する第４の回路と、
   前記発振回路によって生成される発振信号を入力し、前記第４の回路から出力される制御信号が活性化されたときに発振信号を出力する第５の回路と、
   を具備する発振開始検出回路。
2. 前記第１の回路が、直列に接続された複数の１／２分周回路を含む、請求項１記載の発振開始検出回路。
3. 前記第２の回路が、
   前記第１の回路から出力される分周信号に同期してハイレベルの信号をラッチする第１のフリップフロップと、
   前記第１の回路から出力される分周信号に同期して前記第１のフリップフロップの出力信号をラッチする第２のフリップフロップと、
   を含み、前記第３の回路が、
   前記第１の回路から出力される分周信号に同期してローレベルの信号をラッチする第３のフリップフロップと、
   前記第１の回路から出力される分周信号に同期して前記第３のフリップフロップの出力信号をラッチする第４のフリップフロップと、
   を含む、請求項１又は２記載の発振開始検出回路。
4. 前記第５の回路が、前記発振回路によって生成される発振信号と、前記第２及び第３の回路の出力信号のレベルが一致するときにローレベルとなり一致しないときにハイレベルとなる制御信号との論理積を求めるＡＮＤ回路又はＮＡＮＤ回路を含む、請求項項１〜３のいずれか１項記載の発振開始検出回路。
5. 前記第５の回路が、前記発振回路によって生成される発振信号と、前記第２及び第３の回路の出力信号のレベルが一致するときにハイレベルとなり一致しないときにローレベルとなる制御信号との論理和を求めるＯＲ回路又はＮＯＲ回路を含む、請求項１〜３のいずれか１項記載の発振開始検出回路。
6. 請求項１〜５のいずれか１項記載の発振開始検出回路を内蔵した半導体集積回路。

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