JPH07202690A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
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- JPH07202690A JPH07202690A JP5336394A JP33639493A JPH07202690A JP H07202690 A JPH07202690 A JP H07202690A JP 5336394 A JP5336394 A JP 5336394A JP 33639493 A JP33639493 A JP 33639493A JP H07202690 A JPH07202690 A JP H07202690A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
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- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
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Abstract
(57)【要約】 （修正有）
【目的】 高い周波数の入力クロック信号のみならず、
十分に低い周波数の入力クロック信号に対しても、安定
した動作を行う位相同期型のクロック信号発生回路を提
供する。 【構成】 外部から供給される基準クロック信号１０と
内部クロック信号１６との位相差に応じた位相差出力を
発生する位相比較器１２と、基準クロック信号１０の周
波数が予め設定された基準周波数より低いときに、周波
数切替信号ＴＥを発生する周波数弁別回路７０と、位相
差出力に応じた出力電圧を発生すると共に、周波数切替
信号ＴＥに応答してフィルタ定数の設定を低周波数用に
切替えるループフィルタ２１と、内部クロック信号１６
の周波数をループフィルタ２１の出力電圧に応じた周波
数に設定すると共に、周波数切替信号ＴＥに応答して入
力電圧に対する発振周波数の変化量を減少する電圧制御
発振器２２と、を備える。
十分に低い周波数の入力クロック信号に対しても、安定
した動作を行う位相同期型のクロック信号発生回路を提
供する。 【構成】 外部から供給される基準クロック信号１０と
内部クロック信号１６との位相差に応じた位相差出力を
発生する位相比較器１２と、基準クロック信号１０の周
波数が予め設定された基準周波数より低いときに、周波
数切替信号ＴＥを発生する周波数弁別回路７０と、位相
差出力に応じた出力電圧を発生すると共に、周波数切替
信号ＴＥに応答してフィルタ定数の設定を低周波数用に
切替えるループフィルタ２１と、内部クロック信号１６
の周波数をループフィルタ２１の出力電圧に応じた周波
数に設定すると共に、周波数切替信号ＴＥに応答して入
力電圧に対する発振周波数の変化量を減少する電圧制御
発振器２２と、を備える。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期（PLL,Phase
locked loop ）型のクロック信号発生回路に関し、特
に、高い周波数で高速動作する半導体集積回路装置に用
いて好適なクロック信号発生回路に関する。
locked loop ）型のクロック信号発生回路に関し、特
に、高い周波数で高速動作する半導体集積回路装置に用
いて好適なクロック信号発生回路に関する。
【０００２】
【従来の技術】マイクロプロセッサや、このマイクロプ
ロセッサの周辺回路を担う半導体装置が種々開発されて
いる。それ等の半導体装置は、高いクロック周波数で動
作することが要求されると共に、複数のチップを組み合
わせて使用するために各半導体装置がシステムのクロッ
クや、外部から供給されるクロックに同期して動作する
ことが必要である。このような、高速で動作する半導体
装置に形成される超高集積度（ＬＳＩ）回路において
は、外部からチップに供給される入力クロック信号に対
する内部回路のクロック信号の遅延を少なくし、また、
他のＬＳＩのクロック信号と同期をとるために位相同期
（ＰＬＬ）回路を使ったクロック信号発生回路によって
ＬＳＩの内部クロック信号を制御することが行われてい
る。
ロセッサの周辺回路を担う半導体装置が種々開発されて
いる。それ等の半導体装置は、高いクロック周波数で動
作することが要求されると共に、複数のチップを組み合
わせて使用するために各半導体装置がシステムのクロッ
クや、外部から供給されるクロックに同期して動作する
ことが必要である。このような、高速で動作する半導体
装置に形成される超高集積度（ＬＳＩ）回路において
は、外部からチップに供給される入力クロック信号に対
する内部回路のクロック信号の遅延を少なくし、また、
他のＬＳＩのクロック信号と同期をとるために位相同期
（ＰＬＬ）回路を使ったクロック信号発生回路によって
ＬＳＩの内部クロック信号を制御することが行われてい
る。
【０００３】図８は、従来の半導体回路装置の位相同期
型のクロック信号発生回路を示している。この例では、
クロック信号発生回路は、位相同期回路１７とセレクタ
１５によって構成されている。
型のクロック信号発生回路を示している。この例では、
クロック信号発生回路は、位相同期回路１７とセレクタ
１５によって構成されている。
【０００４】位相同期回路１７は、外部からの基準クロ
ック信号１０と、内部のＬＳＩ回路で用いられる内部ク
ロック信号１６との、位相差を検出する位相比較器１２
と、位相比較器１２の位相差出力に応じた直流電圧を出
力するループフィルタ１３と、ループフィルタ１３の出
力電圧に応じた周波数で発振する、可変周波数の電圧制
御発振器（ＶＣＯ）１４とによって構成される。電圧制
御発振器１４は、通常の動作時にはセレクタ１５を介し
てＬＳＩ内部にクロック信号１６を供給する。この内部
クロック信号１６は、ＬＳＩ回路を経由して位相比較器
１２に入力され、外部から供給される基準クロック信号
１１と比較される。
ック信号１０と、内部のＬＳＩ回路で用いられる内部ク
ロック信号１６との、位相差を検出する位相比較器１２
と、位相比較器１２の位相差出力に応じた直流電圧を出
力するループフィルタ１３と、ループフィルタ１３の出
力電圧に応じた周波数で発振する、可変周波数の電圧制
御発振器（ＶＣＯ）１４とによって構成される。電圧制
御発振器１４は、通常の動作時にはセレクタ１５を介し
てＬＳＩ内部にクロック信号１６を供給する。この内部
クロック信号１６は、ＬＳＩ回路を経由して位相比較器
１２に入力され、外部から供給される基準クロック信号
１１と比較される。
【０００５】かかる構成において、基準クロック信号１
０と内部クロック信号１６との位相がずれていると、位
相比較器１２によってその差が検出され、この位相差に
応じてループフィルタ１３の出力電位は増減する。この
出力電圧によって電圧制御発振器１４は位相差を相殺す
る方向に発振周波数を変化する。このような動作を位相
同期ループで繰り返して、２つのクロック信号の位相差
を減少する。位相比較器１２でその位相差が検出されな
くなれば、ループフィルタ１３はそのときの出力電位を
保持し、電圧制御発振器１４は基準クロック信号１０に
位相が同期した内部クロック信号１６を発生し続け、位
相同期回路１７は基準クロック信号に対してロック状態
になる。セレクタ１５は、外部から供給されるクロック
選択信号に対応して、位相同期回路１７から出力される
内部クロック信号１６及び外部からのクロック信号１０
のうちいずれか一方を選択し、半導体装置の内部回路に
与える。これにより、外部クロック信号１０と内部クロ
ック信号１６とを切替えて内部回路に使用することがで
きる。
０と内部クロック信号１６との位相がずれていると、位
相比較器１２によってその差が検出され、この位相差に
応じてループフィルタ１３の出力電位は増減する。この
出力電圧によって電圧制御発振器１４は位相差を相殺す
る方向に発振周波数を変化する。このような動作を位相
同期ループで繰り返して、２つのクロック信号の位相差
を減少する。位相比較器１２でその位相差が検出されな
くなれば、ループフィルタ１３はそのときの出力電位を
保持し、電圧制御発振器１４は基準クロック信号１０に
位相が同期した内部クロック信号１６を発生し続け、位
相同期回路１７は基準クロック信号に対してロック状態
になる。セレクタ１５は、外部から供給されるクロック
選択信号に対応して、位相同期回路１７から出力される
内部クロック信号１６及び外部からのクロック信号１０
のうちいずれか一方を選択し、半導体装置の内部回路に
与える。これにより、外部クロック信号１０と内部クロ
ック信号１６とを切替えて内部回路に使用することがで
きる。
【０００６】このように、位相同期回路１７を用いるこ
とによって、ＬＳＩの内部クロック信号１６は外部から
の基準クロック信号１０に対して位相差なく完全に同期
し、入力部のバッファリングによる内部クロック信号の
遅延が生じないという利点がある。
とによって、ＬＳＩの内部クロック信号１６は外部から
の基準クロック信号１０に対して位相差なく完全に同期
し、入力部のバッファリングによる内部クロック信号の
遅延が生じないという利点がある。
【０００７】
【発明が解決しようとする課題】ところで、位相同期回
路１７には、同期できるクロック信号周波数範囲に制限
がある。これは、電圧制御発振器１４の入力電圧に対す
る発振周波数の変化量（ゲイン）が、通常動作の高い周
波数レベル、例えば、１０〜１００ＭＨｚにおいて最適
となるようにて設定されているからである。入力周波数
が設計周波数に対して十分に低い場合、例えば、１ＭＨ
ｚ以下である場合には、上記ゲインが大きすぎてノイズ
等で発生したわずかな入力電位の変化で発振周波数が大
きく変わってしまい、位相同期回路の動作が不安定にな
る。また、電圧制御発振器１４がそのような低い周波数
のクロック信号を発振できなくなり、必要なクロック信
号が生成できない場合も生ずる。
路１７には、同期できるクロック信号周波数範囲に制限
がある。これは、電圧制御発振器１４の入力電圧に対す
る発振周波数の変化量（ゲイン）が、通常動作の高い周
波数レベル、例えば、１０〜１００ＭＨｚにおいて最適
となるようにて設定されているからである。入力周波数
が設計周波数に対して十分に低い場合、例えば、１ＭＨ
ｚ以下である場合には、上記ゲインが大きすぎてノイズ
等で発生したわずかな入力電位の変化で発振周波数が大
きく変わってしまい、位相同期回路の動作が不安定にな
る。また、電圧制御発振器１４がそのような低い周波数
のクロック信号を発振できなくなり、必要なクロック信
号が生成できない場合も生ずる。
【０００８】このためＬＳＩの評価のためのバーンイン
テストの場合のように、高速な試験装置がなく、低いク
ロック周波数（低速）で行わなければならないときに
は、位相同期回路１７がロックできないため、同期した
クロック信号を生成できない。そこで、低速動作でのテ
スト時には、上述したクロック選択信号によってセレク
タ回路１５で位相同期回路１７の出力クロック信号とＬ
ＳＩ内部のクロック信号とを切り放し、外部から供給さ
れる入力クロック信号１０を内部クロック信号として直
接取り込む。このときには低速動作のため、入力クロッ
ク信号１０と内部クロック信号の遅延がＬＳＩの動作に
影響しなくなり、位相同期回路１７を使用してクロック
信号を発生する必要はなく、ＬＳＩの動作にも問題は生
じない。
テストの場合のように、高速な試験装置がなく、低いク
ロック周波数（低速）で行わなければならないときに
は、位相同期回路１７がロックできないため、同期した
クロック信号を生成できない。そこで、低速動作でのテ
スト時には、上述したクロック選択信号によってセレク
タ回路１５で位相同期回路１７の出力クロック信号とＬ
ＳＩ内部のクロック信号とを切り放し、外部から供給さ
れる入力クロック信号１０を内部クロック信号として直
接取り込む。このときには低速動作のため、入力クロッ
ク信号１０と内部クロック信号の遅延がＬＳＩの動作に
影響しなくなり、位相同期回路１７を使用してクロック
信号を発生する必要はなく、ＬＳＩの動作にも問題は生
じない。
【０００９】しかしながら、このようなクロック信号発
生回路では、評価時には位相同期回路１７を動作させな
いため、位相同期回路自体が評価対象から外れてしま
う。このため、バーンイン試験においては位相同期回路
１７が動作せず、この部分だけストレスをかけることが
できなくなり、ＬＳＩ全体ついて十分な評価ができな
い。また、クロック信号の発生源を切替えるためのクロ
ック選択信号１１を外部から与えなければならず、テス
トのために入力端子（ＩＣパッケージ端子）が増えると
いう不具合がある。
生回路では、評価時には位相同期回路１７を動作させな
いため、位相同期回路自体が評価対象から外れてしま
う。このため、バーンイン試験においては位相同期回路
１７が動作せず、この部分だけストレスをかけることが
できなくなり、ＬＳＩ全体ついて十分な評価ができな
い。また、クロック信号の発生源を切替えるためのクロ
ック選択信号１１を外部から与えなければならず、テス
トのために入力端子（ＩＣパッケージ端子）が増えると
いう不具合がある。
【００１０】よって、本発明のクロック信号発生回路
は、高い周波数の入力クロック信号のみならず、十分に
低い周波数の入力クロック信号に対しても、安定した動
作を行う位相同期型のクロック信号発生回路を提供する
こと目的とする。
は、高い周波数の入力クロック信号のみならず、十分に
低い周波数の入力クロック信号に対しても、安定した動
作を行う位相同期型のクロック信号発生回路を提供する
こと目的とする。
【００１１】更には、このクロック信号発生回路の動作
周波数の切替えのために、別途入力端子を設ける必要の
ない、クロック信号発生回路を提供することを目的とす
る。
周波数の切替えのために、別途入力端子を設ける必要の
ない、クロック信号発生回路を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
本発明のクロック信号発生回路は、外部から供給される
基準クロック信号と内部クロック信号との位相差に応じ
た位相差出力を発生する位相比較器と、上記基準クロッ
ク信号の周波数が予め設定された基準周波数より低いと
きに、周波数切替信号を発生する周波数弁別回路と、上
記位相差出力に応じた出力電圧を発生すると共に、上記
周波数切替信号に応答してフィルタ定数の設定を低周波
数用に切替えるループフィルタと、上記内部クロック信
号の周波数を上記ループフィルタの出力電圧に応じた周
波数に設定すると共に、上記周波数切替信号に応答して
入力電圧に対する発振周波数の変化量を減少する電圧制
御発振器と、を備える。
本発明のクロック信号発生回路は、外部から供給される
基準クロック信号と内部クロック信号との位相差に応じ
た位相差出力を発生する位相比較器と、上記基準クロッ
ク信号の周波数が予め設定された基準周波数より低いと
きに、周波数切替信号を発生する周波数弁別回路と、上
記位相差出力に応じた出力電圧を発生すると共に、上記
周波数切替信号に応答してフィルタ定数の設定を低周波
数用に切替えるループフィルタと、上記内部クロック信
号の周波数を上記ループフィルタの出力電圧に応じた周
波数に設定すると共に、上記周波数切替信号に応答して
入力電圧に対する発振周波数の変化量を減少する電圧制
御発振器と、を備える。
【００１３】
【作用】通常動作周波数よりも低いテスト用の入力クロ
ック信号が供給されると、周波数弁別回路がこれを検知
して周波数切替信号を発生し、位相同期ループを低周波
数動作用に設定する。これにより、電圧制御発信器の入
力に対する発振周波数のの変化量（ゲイン）が小さく設
定され、これに伴ってフィルタの定数も低周波数動作用
に設定される。
ック信号が供給されると、周波数弁別回路がこれを検知
して周波数切替信号を発生し、位相同期ループを低周波
数動作用に設定する。これにより、電圧制御発信器の入
力に対する発振周波数のの変化量（ゲイン）が小さく設
定され、これに伴ってフィルタの定数も低周波数動作用
に設定される。
【００１４】この結果、入力クロック信号の周波数を高
低に変えると、入力クロック信号の周波数に対応して位
相同期ループの特性が自動的に設定され、周波数が大き
く異なる２つの入力クロック信号に対してもクロック信
号発生回路の動作が安定する。また、クロック信号発生
回路の動作を制御するための入力端子を別途に必要とし
ない。
低に変えると、入力クロック信号の周波数に対応して位
相同期ループの特性が自動的に設定され、周波数が大き
く異なる２つの入力クロック信号に対してもクロック信
号発生回路の動作が安定する。また、クロック信号発生
回路の動作を制御するための入力端子を別途に必要とし
ない。
【００１５】
【実施例】図１は、本発明の実施例を示している。この
実施例では、クロック信号発生回路に入力周波数検知回
路７０を設け、外部から供給される基準クロック信号の
周波数を検知することによってＴＥ信号を生成し、電圧
制御発振器２２のゲイン、ループフィルタ２１の特性を
切替えるようにしている。同図において、図８に示す従
来回路と対応する部分には同一符号を付しており、位相
同期回路は、２つのクロック信号の位相差を検出する位
相比較器１２と、特性を切替えることのできるループフ
ィルタ２１と、入力電圧に対する発振周波数の変化量
（ゲイン）を切替えることができるゲイン可変の電圧制
御発信器２２から構成されている。ループフィルタ２１
の特性の選択、電圧制御発振器２２のゲインの切替は、
入力クロック信号の周波数の高低を弁別し、この周波数
が所定周波数以下になると、周波数切替指令であるＴＥ
信号を発生する入力周波数検知回路７０によって制御さ
れる。
実施例では、クロック信号発生回路に入力周波数検知回
路７０を設け、外部から供給される基準クロック信号の
周波数を検知することによってＴＥ信号を生成し、電圧
制御発振器２２のゲイン、ループフィルタ２１の特性を
切替えるようにしている。同図において、図８に示す従
来回路と対応する部分には同一符号を付しており、位相
同期回路は、２つのクロック信号の位相差を検出する位
相比較器１２と、特性を切替えることのできるループフ
ィルタ２１と、入力電圧に対する発振周波数の変化量
（ゲイン）を切替えることができるゲイン可変の電圧制
御発信器２２から構成されている。ループフィルタ２１
の特性の選択、電圧制御発振器２２のゲインの切替は、
入力クロック信号の周波数の高低を弁別し、この周波数
が所定周波数以下になると、周波数切替指令であるＴＥ
信号を発生する入力周波数検知回路７０によって制御さ
れる。
【００１６】図２は、この例に使用される位相比較器１
２の構成例を示している。位相比較器１２は、例えば、
同図に示すように論理ゲートを組み合せて、２つの比較
入力端と２つの指令出力端とを有する回路で構成され
る。一方の比較入力端に供給される内部クロック信号１
６が他方の比較入力端に供給される基準クロック信号１
０よりも進んでいる場合には減少指令の出力端子にＤＯ
ＷＮ出力を発生し、内部クロック信号１６が基準クロッ
ク信号１０よりも遅れている場合には増加指令の出力端
子に／ＵＰ出力を発生する。これ等の出力は、それぞれ
位相差に応じた時間だけ出力される。
２の構成例を示している。位相比較器１２は、例えば、
同図に示すように論理ゲートを組み合せて、２つの比較
入力端と２つの指令出力端とを有する回路で構成され
る。一方の比較入力端に供給される内部クロック信号１
６が他方の比較入力端に供給される基準クロック信号１
０よりも進んでいる場合には減少指令の出力端子にＤＯ
ＷＮ出力を発生し、内部クロック信号１６が基準クロッ
ク信号１０よりも遅れている場合には増加指令の出力端
子に／ＵＰ出力を発生する。これ等の出力は、それぞれ
位相差に応じた時間だけ出力される。
【００１７】図３は、この例に使用されるループフィル
タ２１の構成例を示している。このループフィルタ２１
は、チャージポンプ部４１及びローパスフィルタ部４２
によって構成される。更に、チャージポンプ部４１は、
２つのチャージポンプ回路によって構成される。第１の
チャージポンプ回路は、Ｐ−ＭＯＳトランジスタＰ1 、
Ｐ2 と、Ｎ−ＭＯＳトランジスタＮ1 、Ｎ2 とが、互い
に直列に接続されて構成される。トランジスタＰ1 及び
トランジスタＮ1 の各ゲートには、夫々／ＵＰ信号及び
ＤＯＷＮ信号が供給され、トランジスタＰ1 及びトラン
ジスタＮ1 の接続点が次段のフィルタに接続される。ト
ランジスタＰ2 及びＮ2 の各ゲートには夫々ＴＥ信号及
びこの反転信号である／ＴＥ信号が供給される。第２の
チャージポンプ回路は、Ｐ−ＭＯＳトランジスタＰ4 、
Ｐ3 と、Ｎ−ＭＯＳトランジスタＮ3 、Ｎ4 とが、互い
に直列に接続されて、第１のチャージポンプ回路と同様
に構成される。
タ２１の構成例を示している。このループフィルタ２１
は、チャージポンプ部４１及びローパスフィルタ部４２
によって構成される。更に、チャージポンプ部４１は、
２つのチャージポンプ回路によって構成される。第１の
チャージポンプ回路は、Ｐ−ＭＯＳトランジスタＰ1 、
Ｐ2 と、Ｎ−ＭＯＳトランジスタＮ1 、Ｎ2 とが、互い
に直列に接続されて構成される。トランジスタＰ1 及び
トランジスタＮ1 の各ゲートには、夫々／ＵＰ信号及び
ＤＯＷＮ信号が供給され、トランジスタＰ1 及びトラン
ジスタＮ1 の接続点が次段のフィルタに接続される。ト
ランジスタＰ2 及びＮ2 の各ゲートには夫々ＴＥ信号及
びこの反転信号である／ＴＥ信号が供給される。第２の
チャージポンプ回路は、Ｐ−ＭＯＳトランジスタＰ4 、
Ｐ3 と、Ｎ−ＭＯＳトランジスタＮ3 、Ｎ4 とが、互い
に直列に接続されて、第１のチャージポンプ回路と同様
に構成される。
【００１８】入力周波数検知回路７０は、入力クロック
信号の高周波数を検出している場合、ＴＥ信号を活性化
させず、トランジスタＰ2 及Ｎ2 を導通して第１のチャ
ージポンプ回路を動作させる。また、低周波数を検出す
ると、ＴＥ信号を活性化し、トランジスタＰ4 及Ｎ4 を
導通させて第２のチャージポンプ回路を動作させる。第
１のチャージポンプ回路が活性化されているとき、トラ
ンジスタＰ1 のゲートに／ＵＰ信号が与えられると、フ
ィルタのキャパシタＣ1 を充電する。トランジスタＮ1
のゲートにＤＯＷＮ信号が与えられると、フィルタのキ
ャパシタＣ1 を放電する。第２のチャージポンプ回路が
活性化されているとき、トランジスタＰ3 のゲートに／
ＵＰ信号が与えられると、フィルタのキャパシタＣ1 を
充電し、トランジスタＮ3 のゲートにＤＯＷＮ信号が与
えられると、フィルタのキャパシタＣ1 を放電する。
信号の高周波数を検出している場合、ＴＥ信号を活性化
させず、トランジスタＰ2 及Ｎ2 を導通して第１のチャ
ージポンプ回路を動作させる。また、低周波数を検出す
ると、ＴＥ信号を活性化し、トランジスタＰ4 及Ｎ4 を
導通させて第２のチャージポンプ回路を動作させる。第
１のチャージポンプ回路が活性化されているとき、トラ
ンジスタＰ1 のゲートに／ＵＰ信号が与えられると、フ
ィルタのキャパシタＣ1 を充電する。トランジスタＮ1
のゲートにＤＯＷＮ信号が与えられると、フィルタのキ
ャパシタＣ1 を放電する。第２のチャージポンプ回路が
活性化されているとき、トランジスタＰ3 のゲートに／
ＵＰ信号が与えられると、フィルタのキャパシタＣ1 を
充電し、トランジスタＮ3 のゲートにＤＯＷＮ信号が与
えられると、フィルタのキャパシタＣ1 を放電する。
【００１９】ローパスフィルタ部４２は、抵抗Ｒ1 〜Ｒ
4 、キャパシタＣ1 からなる、２つのラグリード型ロー
パスフィルタによって構成され、夫々第１及び第２のチ
ャージポンプ回路によって駆動される。これ等のチャー
ジポンプ回路及びローパスフィルタ回路からなる２つの
フィルタは、夫々ポンプ電流量、抵抗値が異なるように
設定されおり、ローパスフィルタのキャパシタＣ1 のみ
が共通に接続されている。この２つのフィルタの出力端
は、夫々トランスファーゲートＴ1 、Ｔ2 を介して電圧
制御発振器２２の制御入力端に接続される。２つのトラ
ンスファーゲートＴ1 及びＴ2 は、チャージポンプ回路
の選択に対応していずれ化一方のみが導通するように、
ＴＥ信号、／ＴＥ信号によって相補的に制御される。
4 、キャパシタＣ1 からなる、２つのラグリード型ロー
パスフィルタによって構成され、夫々第１及び第２のチ
ャージポンプ回路によって駆動される。これ等のチャー
ジポンプ回路及びローパスフィルタ回路からなる２つの
フィルタは、夫々ポンプ電流量、抵抗値が異なるように
設定されおり、ローパスフィルタのキャパシタＣ1 のみ
が共通に接続されている。この２つのフィルタの出力端
は、夫々トランスファーゲートＴ1 、Ｔ2 を介して電圧
制御発振器２２の制御入力端に接続される。２つのトラ
ンスファーゲートＴ1 及びＴ2 は、チャージポンプ回路
の選択に対応していずれ化一方のみが導通するように、
ＴＥ信号、／ＴＥ信号によって相補的に制御される。
【００２０】チャージポンプ部４１は位相比較器１２か
ら供給されるデジタル信号（／ＵＰ、ＤＯＷＮ）をアナ
ログ量に変化し、ローパスフィルタは雑音などの高周波
成分を取り除くと共に、電圧制御発振器２２への出力電
位を保持する。ＴＥ信号によってこれらのポンプ電流
量、抵抗値が切替えられ、ループフィルタ２１の特性を
変えることができる。
ら供給されるデジタル信号（／ＵＰ、ＤＯＷＮ）をアナ
ログ量に変化し、ローパスフィルタは雑音などの高周波
成分を取り除くと共に、電圧制御発振器２２への出力電
位を保持する。ＴＥ信号によってこれらのポンプ電流
量、抵抗値が切替えられ、ループフィルタ２１の特性を
変えることができる。
【００２１】一般に、位相同期回路の安定性を表す式と
して電圧制御発振器のゲインをＫ、チャージポンプの電
流量をＩ、ローパスフィルタの入力側の抵抗値をＲ2 、
キャパシタンス側の抵抗値をＲ1 、キャパシタＣ1 の容
量値をＣ、また入力周波数をｆとすると、
して電圧制御発振器のゲインをＫ、チャージポンプの電
流量をＩ、ローパスフィルタの入力側の抵抗値をＲ2 、
キャパシタンス側の抵抗値をＲ1 、キャパシタＣ1 の容
量値をＣ、また入力周波数をｆとすると、
【００２２】
【数１】 また、基準クロック信号に対する内部クロック信号の追
従の過程を表すパラメータとして、ダンピングファクタ
が、
従の過程を表すパラメータとして、ダンピングファクタ
が、
【００２３】
【数２】 と表される。よって、入力周波数に比例して電圧制御発
振器のゲインを変化させた場合には、チャージポンプの
電流量をゲインの変化量に比例させ、ローパスフィルタ
の抵抗値をゲインの変化量に反比例させるように、設定
することによって、位相同期の安定性を保つことができ
る。
振器のゲインを変化させた場合には、チャージポンプの
電流量をゲインの変化量に比例させ、ローパスフィルタ
の抵抗値をゲインの変化量に反比例させるように、設定
することによって、位相同期の安定性を保つことができ
る。
【００２４】図４は、本発明に使用されるゲイン可変型
の電圧制御発振器２２の例を示している。この電圧制御
発振器２２は、電流制限抵抗Ｒ11及びＲ12、電流値設定
抵抗Ｒ13〜Ｒ16、レベルクランプダイオードＤ1 及びＤ
2 、フリップフロップトランジスタＱ11及びＱ12、電流
制御トランジスタＱ13及びＱ14、スイッチッングトラン
ジスタＱ15〜Ｑ18、キャパシタＣ11、によって構成され
る。
の電圧制御発振器２２の例を示している。この電圧制御
発振器２２は、電流制限抵抗Ｒ11及びＲ12、電流値設定
抵抗Ｒ13〜Ｒ16、レベルクランプダイオードＤ1 及びＤ
2 、フリップフロップトランジスタＱ11及びＱ12、電流
制御トランジスタＱ13及びＱ14、スイッチッングトラン
ジスタＱ15〜Ｑ18、キャパシタＣ11、によって構成され
る。
【００２５】この回路は、基本的には、たすきがけ接続
された２つのトランジスタＱ11及びＱ12のエミッタ同士
をキャパシタＣ11を介して接続したマルチバイブレータ
回路である。このマルチバイブレータ回路を構成するト
ランジスタＱ11及びＱ12のエミッタ側に、定電流源５１
が接続される。この定電流源５１に流れる電流量に応じ
て出力されるクロック信号の周波数が変化する。定電流
源５１の電流値設定によって、この電圧制御発振器のゲ
インが決まるため、ＴＥ信号、／ＴＥ信号によって制御
されるトランジスタＱ15〜Ｑ18によって電流値設定抵抗
Ｒ13〜Ｒ16を選択し、電流レベルを切替え、電圧制御発
振器２２のゲインを切替える。
された２つのトランジスタＱ11及びＱ12のエミッタ同士
をキャパシタＣ11を介して接続したマルチバイブレータ
回路である。このマルチバイブレータ回路を構成するト
ランジスタＱ11及びＱ12のエミッタ側に、定電流源５１
が接続される。この定電流源５１に流れる電流量に応じ
て出力されるクロック信号の周波数が変化する。定電流
源５１の電流値設定によって、この電圧制御発振器のゲ
インが決まるため、ＴＥ信号、／ＴＥ信号によって制御
されるトランジスタＱ15〜Ｑ18によって電流値設定抵抗
Ｒ13〜Ｒ16を選択し、電流レベルを切替え、電圧制御発
振器２２のゲインを切替える。
【００２６】マルチバイブレータ回路のトランジスタＱ
11及びＱ12のエミッタと電流源５１の間にトランジスタ
Ｑ13及びＱ14が挿入される。トランジスタＱ13及びＱ14
のベースにフィルタ２１の出力電圧が印加され、このレ
ベルに応じてトランジスタＱ11及びＱ12のエミッタ電流
を微調整し、発振周波数を増減させる。
11及びＱ12のエミッタと電流源５１の間にトランジスタ
Ｑ13及びＱ14が挿入される。トランジスタＱ13及びＱ14
のベースにフィルタ２１の出力電圧が印加され、このレ
ベルに応じてトランジスタＱ11及びＱ12のエミッタ電流
を微調整し、発振周波数を増減させる。
【００２７】通常の、ＬＳＩ用の内部クロックを発生す
る高周波数動作では、ＴＥ信号が不活性（無効）にな
り、電圧制御発振器２２は図５（ａ）に示すように、Ｌ
ＳＩの動作周波数を含んだ高い周波数範囲で発振可能に
なる。ここで、位相同期ループの安定性の見地から、動
作時においては電圧制御発信器２２のゲインは入力電圧
によらず一定であることが望ましく、高い周波数領域ま
で発振を可能にするためゲインが大きく設定される。こ
のときループフィルタ２１はこの電圧制御発振器２２の
ゲインに合わせてその特性を切り換え、位相同期回路１
７全体で安定しクロック信号が得られるようにする。
る高周波数動作では、ＴＥ信号が不活性（無効）にな
り、電圧制御発振器２２は図５（ａ）に示すように、Ｌ
ＳＩの動作周波数を含んだ高い周波数範囲で発振可能に
なる。ここで、位相同期ループの安定性の見地から、動
作時においては電圧制御発信器２２のゲインは入力電圧
によらず一定であることが望ましく、高い周波数領域ま
で発振を可能にするためゲインが大きく設定される。こ
のときループフィルタ２１はこの電圧制御発振器２２の
ゲインに合わせてその特性を切り換え、位相同期回路１
７全体で安定しクロック信号が得られるようにする。
【００２８】一方、半導体装置のバーンインテストのよ
うにＬＳＩの動作周波数よりも低い周波数で動作させな
ければならない場合には、ＴＥ信号を活性化（有効）さ
せることによって、図５（ｂ）に示すように電圧制御発
振器２２のゲインを切替え、発振周波数範囲をテスト時
の低い周波数範囲を含むように設定する。この場合も同
様に、ＴＥ信号によって電圧制御発振器２２のゲインに
合うようにループフィルタ２１の特性を選択し、位相同
期回路１７全体の安定性を保つ。
うにＬＳＩの動作周波数よりも低い周波数で動作させな
ければならない場合には、ＴＥ信号を活性化（有効）さ
せることによって、図５（ｂ）に示すように電圧制御発
振器２２のゲインを切替え、発振周波数範囲をテスト時
の低い周波数範囲を含むように設定する。この場合も同
様に、ＴＥ信号によって電圧制御発振器２２のゲインに
合うようにループフィルタ２１の特性を選択し、位相同
期回路１７全体の安定性を保つ。
【００２９】図６は、入力周波数検知回路７０の構成例
を示している。同図において、電源ＶDDと接地ＶSS間
に、Ｐ−ＭＯＳトランジスタＰ21とＮ−ＭＯＳトランジ
スタＮ21が直列に接続される。トランジスタＰ21及びト
ランジスタＮ21相互間の接続点Ａと接地ＶSSとの間にキ
ャパシタＣ21が接続される。また、接続点Ａと接地ＶSS
との間にトランスファーゲートＴ3 を介してキャパシタ
Ｃ22が接続される。トランスファーゲートＴ3 とキャパ
シタＣ22との接続点ＢはインバータＩ21の入力端子に接
続され、インバータＩ21の出力端子は、フィルタ２１及
び電圧制御発振器２３の各制御入力端に接続される。こ
のインバータＩ21の出力は上述したＴＥ信号となる。
を示している。同図において、電源ＶDDと接地ＶSS間
に、Ｐ−ＭＯＳトランジスタＰ21とＮ−ＭＯＳトランジ
スタＮ21が直列に接続される。トランジスタＰ21及びト
ランジスタＮ21相互間の接続点Ａと接地ＶSSとの間にキ
ャパシタＣ21が接続される。また、接続点Ａと接地ＶSS
との間にトランスファーゲートＴ3 を介してキャパシタ
Ｃ22が接続される。トランスファーゲートＴ3 とキャパ
シタＣ22との接続点ＢはインバータＩ21の入力端子に接
続され、インバータＩ21の出力端子は、フィルタ２１及
び電圧制御発振器２３の各制御入力端に接続される。こ
のインバータＩ21の出力は上述したＴＥ信号となる。
【００３０】かかる構成において、トランジスタＰ21、
トランジスタＮ21、トランスファーゲートＴ3 には、図
７に示される基準クロック信号ＣＬＫを分周して得られ
るクロック信号ＣＬＫ１〜／ＣＬＫ３が供給される。ト
ランジスタＰ21は容量の大きいトランジスタであり、信
号／ＣＬＫ３がゲートに供給されると、第１のサイクル
ｔ1 でキャパシタＣ21を電源電圧ＶDDまで充電する。次
に、トランジスタＮ21は、信号ＣＬＫ１によってトラン
ジスタＰ21と相補的に動作する容量の小さいトランジス
タであり、第２のサイクルｔ2 でキャパシタＣ21の電荷
を接地電位ＶSSに徐々に放電する。このとき、入力クロ
ック信号の周波数が高いほど、放電する時間が短いた
め、信号ＣＬＫ１の立下り時にはキャパシタＣ21の電位
は増加する。更に、第３のサイクルｔ3 で信号ＣＬＫ２
によってトランスファーゲートＴ3を開けてキャパシタ
Ｃ21の電位をキャパシタＣ22に伝える。クロック入力
後、暫くすると、キャパシタＣ22の電位は、入力クロッ
ク信号の周波数に応じたある電位に収束する。この電位
がインバータＩ21の閾値を超えるかどうかで、外部から
供給される基準クロック信号の周波数の高低を判別（弁
別）することが可能である。
トランジスタＮ21、トランスファーゲートＴ3 には、図
７に示される基準クロック信号ＣＬＫを分周して得られ
るクロック信号ＣＬＫ１〜／ＣＬＫ３が供給される。ト
ランジスタＰ21は容量の大きいトランジスタであり、信
号／ＣＬＫ３がゲートに供給されると、第１のサイクル
ｔ1 でキャパシタＣ21を電源電圧ＶDDまで充電する。次
に、トランジスタＮ21は、信号ＣＬＫ１によってトラン
ジスタＰ21と相補的に動作する容量の小さいトランジス
タであり、第２のサイクルｔ2 でキャパシタＣ21の電荷
を接地電位ＶSSに徐々に放電する。このとき、入力クロ
ック信号の周波数が高いほど、放電する時間が短いた
め、信号ＣＬＫ１の立下り時にはキャパシタＣ21の電位
は増加する。更に、第３のサイクルｔ3 で信号ＣＬＫ２
によってトランスファーゲートＴ3を開けてキャパシタ
Ｃ21の電位をキャパシタＣ22に伝える。クロック入力
後、暫くすると、キャパシタＣ22の電位は、入力クロッ
ク信号の周波数に応じたある電位に収束する。この電位
がインバータＩ21の閾値を超えるかどうかで、外部から
供給される基準クロック信号の周波数の高低を判別（弁
別）することが可能である。
【００３１】こうして、本発明の位相同期型のクロック
信号発生回路は、ＴＥ信号によって評価時においても通
常動作時と同じように位相同期回路を動作させることが
できるため、従来のように、位相同期回路１７からのク
ロック信号を切り放して外部から入力クロック信号を直
接内部クロック信号として入力する必要がない。例え
ば、半導体装置のバーンインテストのように低い周波数
で評価を行わなければならない場合でも通常の動作時と
同じように位相同期回路によってクロック信号を発生で
きる。これによって、位相同期回路もＬＳＩの他の回路
部と同様な評価が可能になる。バーンインテストにおい
ては位相同期回路自体にもストレスをかけることができ
るため、評価範囲が広くなりＬＳＩの故障の発見率を上
げることができる。
信号発生回路は、ＴＥ信号によって評価時においても通
常動作時と同じように位相同期回路を動作させることが
できるため、従来のように、位相同期回路１７からのク
ロック信号を切り放して外部から入力クロック信号を直
接内部クロック信号として入力する必要がない。例え
ば、半導体装置のバーンインテストのように低い周波数
で評価を行わなければならない場合でも通常の動作時と
同じように位相同期回路によってクロック信号を発生で
きる。これによって、位相同期回路もＬＳＩの他の回路
部と同様な評価が可能になる。バーンインテストにおい
ては位相同期回路自体にもストレスをかけることができ
るため、評価範囲が広くなりＬＳＩの故障の発見率を上
げることができる。
【００３２】また、入力クロック信号（基準クロック信
号）の周波数に対応して位相同期ループの動作モードを
選択するため、動作モード（テスト）選択用の入力端子
が不要になり、ピン数を削減することができる。
号）の周波数に対応して位相同期ループの動作モードを
選択するため、動作モード（テスト）選択用の入力端子
が不要になり、ピン数を削減することができる。
【００３３】なお、本発明は上述した半導体装置のクロ
ック信号発生回路に限定されるものではなく、通信装置
等の位相同期回路にも広く適用でき、クロック信号のみ
ならず、正弦波の信号発生回路にも適用可能である。
ック信号発生回路に限定されるものではなく、通信装置
等の位相同期回路にも広く適用でき、クロック信号のみ
ならず、正弦波の信号発生回路にも適用可能である。
【００３４】
【発明の効果】以上説明したように、本発明の位相同期
型のクロック信号発生回路によれば、外部から供給され
る入力クロック信号の周波数の高低に対応して、入力ク
ロック信号の周波数に適合するように位相同期ループの
特性が自動的に設定されるので、周波数が大きく異なる
２つの入力クロック信号に対してもクロック信号発生回
路の動作が安定する。また、入力クロック信号の周波数
の変化に追従してクロック信号発生回路の動作を制御す
るため、制御用の入力端子を別途に必要としない。
型のクロック信号発生回路によれば、外部から供給され
る入力クロック信号の周波数の高低に対応して、入力ク
ロック信号の周波数に適合するように位相同期ループの
特性が自動的に設定されるので、周波数が大きく異なる
２つの入力クロック信号に対してもクロック信号発生回
路の動作が安定する。また、入力クロック信号の周波数
の変化に追従してクロック信号発生回路の動作を制御す
るため、制御用の入力端子を別途に必要としない。
【図１】本発明の実施例を示すブロック図。
【図２】図１の実施例に使用される位相比較器１２の構
成例を示す回路図。
成例を示す回路図。
【図３】図１の実施例に使用されるループフィルタ２１
の構成例を示す回路図。
の構成例を示す回路図。
【図４】図１の実施例に使用される電圧制御発振器２２
の構成例を示す回路図。
の構成例を示す回路図。
【図５】図５（ａ）は、図４に示す電圧制御発振器のＴ
Ｅ信号が不活性である場合の入力電圧対発振周波数特性
を示す説明図。図５（ｂ）は、図４に示す電圧制御発振
器のＴＥ信号が活性である場合の入力電圧対発振周波数
特性を示す説明図。
Ｅ信号が不活性である場合の入力電圧対発振周波数特性
を示す説明図。図５（ｂ）は、図４に示す電圧制御発振
器のＴＥ信号が活性である場合の入力電圧対発振周波数
特性を示す説明図。
【図６】図１の実施例に使用される入力周波数検出回路
７０の構成例を示す回路図。
７０の構成例を示す回路図。
【図７】入力周波数検出回路７０の動作を説明するため
のクロック信号のタイミングチャート。
のクロック信号のタイミングチャート。
【図８】従来の位相同期型のクロック信号発生回路の例
を示すブロック図。
を示すブロック図。
１０ 入力クロック信号（基準クロック信号） １２ 位相比較器 １５ セレクタ １６ 内部クロック信号 １７ 位相同期回路 ２０ ＴＥ信号 ２１ 可変型のローパスフィルタ ２２ ゲイン可変の電圧制御発信器 ４１ チャージポンプ回路部 ４２ ローパスフィルタ回路部 ５１ 定電流源 ７０ 入力周波数検知回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年２月１３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/10 Ｚ
Claims (1)
- 【請求項１】外部から供給される基準クロック信号と内
部クロック信号との位相差に応じた位相差出力を発生す
る位相比較器と、 前記基準クロック信号の周波数が予め設定された基準周
波数より低いときに、周波数切替信号を発生する周波数
弁別回路と、 前記位相差出力に応じた出力電圧を発生すると共に、前
記周波数切替信号に応答してフィルタ定数の設定を低周
波数用に切替えるループフィルタと、 前記内部クロック信号の周波数を前記ループフィルタの
出力電圧に応じた周波数に設定すると共に、前記周波数
切替信号に応答して入力電圧に対する発振周波数の変化
量を減少する電圧制御発振器と、 を備えることを特徴とするクロック信号発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336394A JPH07202690A (ja) | 1993-12-28 | 1993-12-28 | クロック信号発生回路 |
| KR1019940037804A KR0139136B1 (ko) | 1993-12-28 | 1994-12-28 | 클록 신호 발생 회로 |
| US08/365,479 US5577086A (en) | 1993-12-28 | 1994-12-28 | Clock signal generation circuit capable of operating at high speed with high frequency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336394A JPH07202690A (ja) | 1993-12-28 | 1993-12-28 | クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202690A true JPH07202690A (ja) | 1995-08-04 |
Family
ID=18298686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336394A Pending JPH07202690A (ja) | 1993-12-28 | 1993-12-28 | クロック信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5577086A (ja) |
| JP (1) | JPH07202690A (ja) |
| KR (1) | KR0139136B1 (ja) |
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