KR100972494B1 - 위상 동기 루프 회로 - Google Patents

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쟈인 에레쿠토로닉스 가부시키가이샤
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Abstract

전압 제어 발진기(8)가 복수의 가변 지연 회로(30)를 링 형상으로 접속하여 구성되고, 전압 제어 발진기(8)가 동작을 정지했을 때에, 가변 지연 회로(30)의 출력을 고정하는 출력 고정부(31)를 설치하고 있다. 따라서, 입력 클록의 주파수에 추종하여 동작하는 전압 제어 발진기가 동작 정지 상태로 되어도, 출력 고정부(31)에 의해 가변 지연 회로(30)의 출력을 고정하기 때문에, 전압 제어 발진기(8)의 출력이 부정 상태로 되는 일이 없다. 이 때문에 전압 제어 발진기(8)의 동작 재개시 및 개시시에 전압 제어 발진기(8)를 정상적으로 발진시킬 수가 있다. 회로.
전압 제어 발진기, 가변 지연 회로, 링 형상, 출력 고정부, 입력 클록, 주파수, 정지, 부정 상태

Description

위상 동기 루프 회로{PHASE LOCKED　LOOP CIRCUIT}
본 발명은 위상 동기 루프(Phase Locked　Loop : PLL) 회로에 관한 것으로, 특히 간헐적으로 동작하는 PLL 회로에 관한 것이다.
PLL 회로를 사용하여 다상의 클록 신호를 생성하는 기술의 일례가 특허 문헌 1에 개시되어 있다. 특허 문헌 1에 개시된 PLL 회로의 구성을 도 15를 참조하면서 설명한다. 도 15에 나타내듯이 특허 문헌 1에 개시된 PLL 회로(1000)는 위상 주파수 비교기(1001)와, 충전 펌프(charge pump)(1002)와, 저역통과 필터(1003)와, 전압 제어 발진기(1004)와, 지연(delay) 회로(1005)를 구비하고 있다.
전압 제어 발진기(1004)는 제어 전압에 따른 주파수로 발진하여 출력 클록 신호를 생성한다. 위상 주파수 비교기(1001)는 전압 제어 발진기(1004)가 생성한 출력 클록 신호의 위상을 입력 클록 신호의 위상과 비교하고, 그 위상차에 따른 오차 신호를 발생한다. 이 오차 신호는 충전 펌프(1002)와 저역통과 필터(1003)로 적분되어 제어 전압으로서 전압 제어 발진기(1004)로 인가된다.
지연 회로(1005)는 복수의 차동 버퍼로 이루어지고, 제어 전압에 따라 입력 클록 신호를 지연시킴으로써 다상의 출력 클록 신호를 출력하고 있다.
위에서 설명한 바와 같이 PLL 회로는 입력 클록 신호의 주파수와 위상에 일 치하도록 전압 제어 발진기를 발진시킨다. 이 상태에 있어서 PLL 회로의 동작 주파수 범위보다 낮은 주파수의 클록 신호가 입력되거나 혹은 클록 신호가 정지, 즉 하이(high) 고정 또는 로(low) 고정으로 되면, PLL 회로는 클록 신호의 주파수에 추종하려고 하므로 전압 제어 발진기의 발진은 멈춘다. 그렇지만, 전압 제어 발진기가 정지하고 있는 상태이더라도, PLL 회로에 포함되어 있는 위상 주파수 비교기, 충전 펌프 등의 아날로그 회로에는 일반적으로 전류를 정상적으로 흘리고 있기 때문에 쓸데없는 전력을 소비하게 된다.
이 때문에 PLL 회로에서는, PLL 회로를 간헐적으로 동작시키고, PLL 회로 자체의 소비 전력을 억제하는 궁리가 이루어지고 있다. 즉, PLL 회로를 사용하지 않을 때에는 PLL 회로를 슬립(sleep)(오프(OFF)) 상태로 하여, 그 동안 PLL 회로에 포함되어 있는 아날로그 회로에 전류가 흐르지 않게 하고, PLL 회로를 사용할 때만 PLL 회로를 슬립 상태로부터 동작(온(ON)) 상태로 한다.
도 16에 나타내는 PLL 회로(1000)에서는, 외부로부터 PLL 회로(1000)를 슬립 상태로 설정하는 PLL 파워다운 신호를 입력하여, 위상 주파수 비교기(1001)와, 충전 펌프(1002)와, 전압 제어 발진기(1004)에 입력하고 있다. 위상 주파수 비교기(1001)와 충전 펌프(1002)와 전압 제어 발진기(1004)는 PLL 파워다운(power down) 신호가 액티브(active) 하게 되면 동작을 정지한다.
　　　　<특허 문헌 1>　국제 공개 WO2000/65717호 공보
<발명이 해결하고자 하는 과제>
그렇지만, PLL 회로를 슬립 상태나 전원 오프(OFF)의 상태로부터 동작시키면, 전압 제어 발진기가 정상적으로 발진하지 않는 문제가 생기는 일이 있다.
도 17에 전압 제어 발진기의 일례로서 차동형의 가변 지연 회로(1100)(m)를 사용한 링(ring) 발진기의 구성을 나타낸다. 도 17에 나타내는 S0p/S0n, S1p/S1n, ···, S(m-1)p/S(m-1)n, Smp/Smn는 가변 지연 회로(1100)(0), 1100(1), ···, 1100(m-1), 1100(m) 각각의 출력으로 한다. 여기서 m는 1이상의 정수이다.
전압 제어 발진기(1004)가 발진하고 있지 않은 상태에서는, 각각의 가변 지연 회로(1100)(m)의 이득이 매우 낮은 상태에 있기 때문에, 출력 S0p/S0n, S1p/S1n, ···, S(m-1)p/S(m-1)n, Smp/Smn는 부정의 상태에 있다. 이 상태로부터 전압 제어 발진기(1004)가 동작 상태로 되면, 각각의 가변 지연 회로(1100)(m)의 이득을 상승시켜 발진 상태로 이끌지만, 가변 지연 회로(1100)(m)의 이득이 상승해도 가변 지연 회로(1100)(m)의 출력은 부정 상태에 있었기 때문에, 가변 지연 회로(1100)(m)의 2출력에 전위차가 생기지 않아 전압 제어 발진기가 발진하지 않거나, 또는 정상적으로 발진하지 않는다고 하는 문제가 생긴다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 전원 투입 직후나 동작 정지 상태로부터의 복귀시 등의 동작 개시시 및 재개시에도 안정되게 동작할 수가 있는 PLL 회로를 제공하는 것을 목적으로 한다.
<과제를 해결하기 위한 수단>
본 발명은, 입력 클록(clock)의 주파수가 소정의 주파수 이하로 된 것을 검출하고, 이 주파수 검출 결과에 기초한 PLL 제어 신호를 출력하는 입력 클록 주파수 검출 수단과, 상기 입력 클록의 위상과 전압 제어 발진기의 출력 신호와의 위상차를 검출하는 위상 주파수 비교 수단과, 상기 검출된 위상차에 따른 오차 신호를 생성하는 오차 신호 생성 수단과, 상기 오차 신호에 기초하여 소정 주파수의 발진 신호를 출력하는 상기 전압 제어 발진기를 가지는 PLL부와, 상기 입력 클록의 주파수가 소정의 주파수 이하로 되면, 상기 PLL 제어 신호에 기초하여, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압에 고정하는 발진기 입력 전압 고정 수단을 구비하는 것을 특징으로 하는 위상 동기 루프 회로이다.
상기 구성에 의해, 입력 클록의 주파수에 추종하여 동작하는 전압 제어 발진기가 동작 정지 상태로 되어도, 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압에 고정하므로, 전압 제어 발진기의 출력이 부정 상태로 되는 일이 없다. 이 때문에 전압 제어 발진기의 동작 재개시 및 개시시에 전압 제어 발진기를 정상적으로 발진시킬 수가 있다.
상기 위상 동기 루프 회로에 있어서, 상기 입력 클록 주파수 검출 수단은, 상기 PLL부의 동작을 제어하기 위해 외부로부터 입력되는 외부 제어 신호와 상기 주파수 검출 결과와의 논리 연산을 하는 논리 연산 회로를 구비하고, 상기 PLL 제어 신호는 상기 연산 회로의 출력 신호이고, 상기 발진기 입력 전압 고정 수단은, 상기 입력 클록의 주파수가 소정의 주파수 이하로 되거나 혹은 상기 외부 제어 신호가 PLL부를 정지시키는 제어 신호이면, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압에 고정하는 구성으로 할 수가 있다. 이 구성에 의해, 전압 제어 발진기의 출력이 부정 상태로 되는 것을 방지할 수가 있고, 또 전압 제어 발진기의 동작 재개시 등에 전압 제어 발진기를 정상적으로 발진시킬 수가 있다. 또, 상기 전원 전압이 상기 저전압 상태로부터 상기 PLL부가 정상 발진을 할 수가 있는 전압인 PLL 온 전압보다 높은 전압인 기준 전압을 넘을 때까지, 상기 PLL 제어 신호에 기초하여, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압에 고정하는 구성으로 할 수가 있다. 이 구성에 의해, 동작 개시시 및 재개시 등에 있어서 전압 제어 발진기를 높은 주파수로부터 안정되게 발진시킬 수가 있고, 입력 클록의 주파수에 동기할 때까지 걸리는 시간을 단축할 수가 있다. 또, 위상 동기 루프 회로에 있어서, 상기 발진기 입력 전압 고정 수단은, 드레인(drain)을 전원 전압에 접속하고, 소스(source)를 상기 오차 신호 배선과 접지 전위와의 사이의 어느 일점에 접속하고, 게이트(gate)에 상기 PLL 제어 신호를 입력하는 NMOS 트랜지스터이고, 상기 소정의 고전압은 상기 전원 전압보다 낮은 전압으로 할 수가 있다.
본 발명은, 입력 클록의 주파수가 소정의 주파수 이하로 된 것을 검출하고, 이 주파수 검출 결과에 기초한 PLL 제어 신호를 출력하는 입력 클록 주파수 검출 수단과, 상기 입력 클록의 위상과 전압 제어 발진기의 출력 신호와의 위상차를 검출하는 위상 주파수 비교 수단과, 상기 검출된 위상차에 따른 오차 신호를 생성하는 오차 신호 생성 수단과, 상기 오차 신호에 따라 지연을 하는 복수의 가변 지연 회로를 링 형상으로 접속하고, 소정 주파수의 발진 신호를 출력하는 상기 전압 제어 발진기를 가지는 PLL부와, 상기 입력 클록의 주파수가 소정의 주파수 이하로 되면, 상기 PLL 제어 신호에 기초하여, 적어도 하나의 상기 가변 지연 회로의 출력 전압을 미리 정해진 소정의 전압에 고정하는 지연 회로 출력 전압 고정 수단을 구비하는 위상 동기 루프 회로이다. 이 구성에 의해, 전압 제어 발진기의 출력이 불안정 상태로 되는 것을 방지할 수가 있고, 동작 재개시 및 개시시에 전압 제어 발진기를 정상적으로 발진시킬 수가 있다.
상기 위상 동기 루프 회로에 있어서, 상기 입력 클록 주파수 검출 수단은, 상기 PLL부의 동작을 제어하기 위해 외부로부터 입력되는 외부 제어 신호와 상기 주파수 검출 결과와의 논리 연산을 하는 논리 연산 회로를 구비하고, 상기 PLL 제어 신호는 상기 연산 회로의 출력 신호이고, 상기 지연 회로 출력 전압 고정 수단은, 상기 입력 클록의 주파수가 소정의 주파수 이하로 되거나 혹은 상기 외부 제어 신호가 PLL부를 정지시키는 제어 신호이면, 적어도 하나의 상기 가변 지연 회로의 출력 전압을 미리 정해진 소정의 전압에 고정하는 구성으로 할 수가 있다. 이 구성에 의해, 전압 제어 발진기의 출력이 부정 상태로 되는 것을 방지할 수가 있고, 또 전압 제어 발진기의 동작 재개시 등에 전압 제어 발진기를 정상적으로 발진시킬 수가 있다. 상기 위상 동기 루프 회로에 있어서, 상기 입력 클록 주파수 검출 수단은, 전원 전압이 저전압 상태로부터 상기 PLL부가 정상 발진을 할 수가 있는 전압인 PLL 온 전압보다 높은 전압인 기준 전압을 넘은 것을 검출하는 전원 전압 검출 수단을 구비하고, 상기 논리 연산 회로는, 상기 외부 제어 신호, 상기 주파수 검출 결과, 및 상기 전원 전압 검출 결과에 기초하는 논리 연산을 하고, 상기 지연 회로 출력 전압 고정 수단은, 상기 전원 전압이 상기 저전압 상태로부터 상기 PLL부가 정상 발진을 할 수가 있는 전압인 PLL 온 전압보다 높은 전압인 기준 전압을 넘을 때까지, 상기 PLL 제어 신호에 기초하여, 적어도 하나의 상기 가변 지연 회로의 출력 전압을 미리 정해진 소정의 전압에 고정하는 구성으로 할 수가 있다. 이 구성에 의해, 동작 개시시 및 재개시 등에 있어서 전압 제어 발진기를 높은 주파수로부터 안정되게 발진시킬 수가 있고, 입력 클록의 주파수에 동기할 때까지 걸리는 시간을 단축할 수가 있다. 상기 위상 동기 루프 회로에 있어서, 상기 지연 회로 출력 전압 고정 수단은, 일단이 상기 가변 지연 회로의 입력 단자에 접속되고, 타단이 적어도 전원 전압, 접지, 혹은 상기 게이트의 어느 하나에 접속되고, 게이트에 상기 PLL 제어 신호를 입력하는 트랜지스터이고, 상기 지연 회로 출력 전압 고정 수단은, 상기 PLL 제어 전압에 기초하여, 상기 가변 지연 회로의 출력 전압을 전원 전압, 접지 전위, 혹은 PLL 제어 신호 레벨에 고정하는 구성으로 할 수가 있다.
<발명의 효과>
본 발명에 의하면, 전원 투입 직후나 동작 정지 상태로부터의 복귀시 등의 동작 개시시 및 재개시에도 안정되게 동작할 수가 있는 PLL 회로를 제공할 수가 있다.
도 1은 제1 실시예의 직렬 링크 회로(1)의 구성을 나타내는 블록도이다.
도 2는 입력 클록 주파수 검지부(2)의 구성을 나타내는 블록도이다.
도 3은　직렬 링크 회로(1)의 동작 타이밍을 나타내는 타이밍도이다.
도 4는　PLL부(4)의 구성을 나타내는 블록도이다.
도 5는 변환 회로(12)의 구성을 나타내는 도이다.
도 6(A) 및 (B)은 각각 LPF 충전 회로(11)의 구성을 나타내는 도이다.
도 7은 절점 VC의 전위의 변화를 나타내는 도이다.
도 8은 전압 제어 발진기(8)의 구성을 나타내는 도이다.
도 9는　출력 고정부(31)의 구성을 나타내는 도이다.
도 10은 차동 증폭기로 이루어지는 가변 지연 회로(30)와 출력 고정부(31)로 구성되는 링 발진기의 구성을 나타내는 도이다.
도 11은 싱글 엔드(single end)의 인버터로 이루어지는 가변 지연 회로(60)와 출력 고정부(61)로 구성되는 링 발진기의 구성을 나타내는 도이다.
도 12(A), (B), (C) 및 (D)은 각각 출력 고정부(61)의 구성을 나타내는 도이다.
도 13은　본 발명의 제2 실시예의 구성을 나타내는 도이다.
도 14는 전원 전압과 파워온 리셋트(power-on reset) 신호의 관계를 나타낸 타이밍도(timing chart)이다.
도 15는 특허 문헌 1에 개시된 PLL 회로(1000)의 구성을 나타내는 도이다.
도 16은 동작 정지 기능을 구비한 PLL 회로(1000)의 구성을 나타내는 도이다.
도 17은 가변 지연 회로(1100)로 이루어지는 링 발진기의 구성을 나타내는 도이다.
다음에, 첨부 도면을 참조하면서 본 발명의 최선의 실시예를 설명한다.
<실시예 1>
우선, 도 1을 참조하면서 본 실시예의 직렬 링크 회로(1)의 구성을 설명한다. 도 1에 나타나듯이, 본 실시예는 클록 신호의 동작 상태를 모니터 하는 입력 클록 주파수 검지부(2)와 AND 게이트(3)와 PLL부(4)를 가지고 있다.
입력 클록 주파수 검지부(2)는, 도 1에 나타나듯이, 클록 신호와 클록 신호의 출력을 반전시킨 반전 클록 신호를 입력하여 클록 신호의 동작 상태를 모니터 한다. 입력 클록 주파수 검지부(2)는, 클록 신호의 주파수가 미리 정해진 소정의 주파수 이하로 되면, 검출 신호인 플래그(falg) 신호(FDTCn)를 AND 게이트(3)로 출력한다.
AND 게이트(3)는, PLL부(4)를 동작 정지 상태로 설정하기 위해 외부로부터 입력된 외부 제어 신호와 입력 클록 주파수 검지부(2)로부터의 플래그 신호(FDTCn)와의 논리곱을 취하고, PLL부(4)의 동작을 정지시키는 제어를 행하는 PLL 제어 신호인 PLL 파워다운 신호를 출력한다.
도 2에 입력 클록 주파수 검지부(2)의 상세 구성을 나타낸다. 입력 클록 주파수 검지부(2)는, 소스를 전원 전압에 접속하고, 게이트에 클록 신호를 입력하고, 드레인을 절점(212)에 접속한 제1 PMOS 트랜지스터(201)와, 마찬가지로 소스를 전원 전압에 접속하고, 게이트에 반전 클록 신호를 입력하고, 드레인을 절점(213)에 접속한 제2 PMOS 트랜지스터(206)와, 절점(212)과 접지(ground) 사이에 접속된 전류원(202)과, 절점(213)과 접지 사이에 접속된 전류원(207)을 가지고 있다. 또, 절점(212)에는 일단이 접지 된 콘덴서(203)의 타단과, 직렬로 접속된 2개의 인버터(204, 205) 중 인버터(204)의 입력 단자가 접속되고, 인버터(205)의 출력 단자가 제1 분기(branch)(214)에 접속되어 있다. 마찬가지로 절점(213)에도 일단이 접지 된 콘덴서(208)의 타단과, 직렬로 접속된 2개의 인버터(209, 210) 중 인버터(209)의 입력 단자가 접속되고, 인버터(210)의 출력 단자가 제2 분기(215)에 접속되어 있다. 제1 분기(214)와 제2 분기(215)와의 또 다른 한쪽의 단부는, AND 게이트(211)의 입력 단자에 각각 접속되어 있다. AND 게이트(211)의 출력이 입력 클록 주파수 검지부(2)의 출력으로 된다.
상기 구성의 입력 클록 주파수 검지부(2)의 동작을 설명한다. 입력된 클록 신호가 미리 정해진 소정의 주파수 이상이면, 전원 전압에 접속된 제1 PMOS 트랜지스터(201), 제2 PMOS 트랜지스터(206)를 통해 콘덴서(203, 208)에 전하가 축적된다. 콘덴서(203, 208)의 타단의 전위가 상승하고, 인버터(204와 205, 209와 210)의 임계치 전압을 넘으면, AND 게이트(211)에 제1 분기(214), 제2 분기(215)로부터 모두 하이레벨의 신호가 입력되고, 플래그(flag) 신호 FDTCn가 하이레벨로 천이한다.
또, 클록 신호가 정지 혹은 미리 정해진 소정의 주파수 이하로 되면, 콘덴서(203, 208)의 어느 한쪽, 또는 양쪽 모두의 전위가 저하한다. 이것은 제1 PMOS 트랜지스터(201)로부터 콘덴서(203)로 공급되는 전하 충전량보다 전류원(202)으로부터 접지로 빠져나가는 전류량의 쪽이 많아지고, 마찬가지로 제2 PMOS 트랜지스터(206)로부터 콘덴서(208)로 공급되는 전하 충전량보다 전류원(207)으로부터 접지로 빠져나가는 전류량의 쪽이 많아지기 때문이다. 콘덴서(203, 208)의 타단의 전위가 저하하고, 인버터(204와 205, 209와 210)의 임계치 전압을 하회하면, AND 게이 트(211)로부터 출력되는 플래그 신호 FDTCn가 하이레벨(high level)로부터 로레벨(low level)로 천이한다. 입력 클록 주파수 검지부(2)는, 플래그 신호 FDTCn를 로레벨로 함으로써, 클록 신호가 정지 혹은 동작 하한 주파수 이하로 된 것을 AND 게이트를 통해 PLL부(4)에 통지한다. 또, 본 실시예에서는, AND 게이트(211)로부터의 플래그 신호 FDCTn를 로레벨로 함으로써, 클록 신호의 정지 혹은 임의의 주파수 이하인 것을 나타내는 것으로 하고 있지만, 반대로 하이레벨로 되는 것으로 이러한 상태를 통지하는 것이라도 좋다.
여기서, 플래그 신호 FDCTn를 로레벨 혹은 하이레벨로 하는 상기 소정의 주파수는, 전원 전압, 트랜지스터 길이 및 폭, 전류원의 전류량, 콘덴서의 용량, 및 인버터의 임계치 전압에 의해 설정할 수가 있다.
도 3에 입력 클록 주파수 검지부(2)의 동작 타이밍도을 나타낸다. 클록 신호가 하이레벨인 채로 정지하면, 도 3에 나타내는 tFDTCn(=t2-t1) 후에, 플래그 신호 FDTCn가 하이레벨로부터 로레벨로 천이한다. 여기서, 클록 신호의 출력이 정지하고 나서 플래그 신호 FDTCn가 출력될 때까지의 시간, 즉 tFDTCn는 콘덴서(203, 208)의 용량이나 접지로 흘러드는 전류량을 바꿈으로써 임의의 시간으로 설정 가능하게 된다. tFDTCn의 시간은 검출하고 싶은 클록 신호의 주기에 맞춘다. 예를 들면, 클록 신호의 주파수를 5㎒로 하는 경우, tFDTCn를 200㎱ 부근에 설정한다.
AND 게이트(3)에 있어서, 플래그 신호 FDCTn와 외부 제어 신호와의 논리곱를 취함으로써, 클록 신호가 동작 하한 주파수 이하로 된 것, 또는 외부 제어 신호가 입력된 것에 의해, PLL부(4)를 동작 정지 상태로 설정할 수가 있다. 또, 실시예 1 에 있어서, 플래그 신호 FDCTn와 외부 제어 신호와의 논리곱를 취하는 AND 게이트를 구비하는 것으로 하였지만, PLL 파워다운(power down) 신호를 외부 제어 신호에 의하지 않고, 플래그 신호 FDCTn를 그대로 PLL부(4)로 입력하는 것으로 하여도 좋다. 플래그 신호 FDCTn를 그대로 PLL부(4)로 입력하는 구성으로 하여도, 클록 신호가 동작 하한 주파수 이하로 되면, PLL부(4)를 동작 정지 상태로 설정할 수가 있다.
다음에, PLL부(4)의 구성에 대해서 설명한다. 도 4에 나타내듯이, PLL부(4)는 위상 주파수 비교기(5)와, 충전 펌프(6)와, 저역통과 필터(이하, LPF(Low Pass Filter)라고 함)(7)와, 변환 회로(12)와, 전압 제어 발진기(8)와, PLL 파워다운 신호의 출력을 반전시키는 인버터(9)와, 1/N분주기(10)와, 발진기 입력 전압 고정 수단인 LPF 충전 회로(11)를 가지고 있다.
위상 주파수 비교기(5)는, 입력한 클록 신호와 1/N분주기(10)로부터의 피드백 신호와의 위상차를 검출하고, 전압 제어 발진기(8)의 발진 주파수를 올리거나 또는 내리기 위해, 이 위상차에 따른 오차 신호(UP, DOWN)를 출력한다. 클록 신호에 대해 피드백 신호의 위상이 늦어 있을 때는, 위상 주파수 비교기(5)로부터 전압 제어 발진기(8)의 발진 주파수를 상승시키는 오차 신호(UP)가 위상차에 상당하는 기간 출력된다. 반대로 클록 신호에 대해 피드백 신호가 진행되고 있을 때는, 위상 주파수 비교기(5)로부터 전압 제어 발진기(8)의 발진 주파수를 하강시키는 오차 신호(DOWN)가 위상차에 상당하는 기간 출력된다. 이와 같이 위상 주파수 비교기(5)는 입력된 2개의 신호의 위상차를 펄스폭 변조한 신호를 출력한다.
충전 펌프(6)는 위상 주파수 비교기(5)로부터의 오차 신호(UP, DOWN)를 아날로그 신호로 변환한다. 아날로그 신호로 변화된 출력 신호는, 저역통과 필터(7)를 통해 제어 전압(VC)으로서 변환 회로(12)로 입력되고, 이 변환 회로(12)로 전압 제어 발진기(8)를 제어하는 제어 신호로 변환된다. 저역통과 필터(7)는 저항(701)과 용량(702)으로 구성되고, 충전 펌프(6)로부터의 출력 신호에 포함되는 고주파 잡음 등을 저감함과 아울러, 피드백 루프(feedback loop)를 안정화시킨다. 변환 회로(12)는, 충전 펌프(6)로부터의 제어 전압(VC)을, 후술하는 가변 지연 회로에서 사용하는 제어 신호인, 바이어스 p신호, 바이어스 n신호로 변환하는 회로이다. 도 5에 나타내듯이, 바이어스 p신호는 변환 회로(12)에 포함하는 증폭기(13)의 출력 신호로서 출력되고, 바이어스 n신호는 충전 펌프(6)로부터의 제어 전압(VC)을 직접 사용한다. 또, 충전 펌프(6)로부터 출력되는 제어 전압(VC)에 의해 전압 제어 발진기(8)의 발진 주파수를 제어할 수가 있다. 이 제어 전압(VC)을 높게 함으로써 전압 제어 발진기(8)의 발진 주파수를 높게 할 수가 있다. 또, 전압 제어 발진기(8)를 구성하는 가변 지연 회로(30)가 후술하는 도 8의 차동 증폭기로 구성되는 경우에는, 제어 전압(VC)의 값을 높게 함으로써 차동 증폭기의 이득을 크게 설정하고, 전압 제어 발진기(8)의 발진 주파수를 높게 할 수가 있다.
전압 제어 발진기(8)의 출력 신호는, 이 PLL 회로(1)의 출력 신호(VCOout)로서 출력됨과 아울러, 1/N분주기(10)로 분주되어 피드백(feedback) 신호로서 위상 주파수 비교기(5)에 입력된다. 여기서, 1/N분주기(10)는 VCOout를 그 1/N의 주파수의 피드백 신호로 변환한다.
또, 위상 주파수 비교기(5), 충전 펌프(6)에는, 도 4에 나타내듯이, PLL 파워다운 신호가 각각 입력되고, 이 PLL 파워다운 신호가 액티브 하게 되면 위상 주파수 비교기(5), 충전 펌프(6)는 동작을 정지한다. 또, 전압 제어 발진기(8)에는, PLL 파워다운 신호의 출력을 그대로 사용한 세트(set) n신호와, PLL 파워다운 신호의 출력을 인버터(9)에 의해 반전시킨 세트 p신호가 입력된다. 전압 제어 발진기(8)는 세트 n신호가 액티브 하게 되면 동작을 정지한다.
전압 제어 발진기(8)의 동작 정지시에, 전압 제어 발진기(8)의 발진 주파수를 설정하는 발진기 입력 전압 고정 수단으로서의 LPF 충전 회로(11)의 상세한 구성을 도 6에 나타낸다. LPF 충전 회로(11)는, 도 6(A)에 나타내듯이, 드레인(drain)을 전원 전압에 접속하고, 소스(source)를 절점(16)에 접속하고, 게이트에 PLL 파워다운 신호를 입력하는 NMOS 트랜지스터(14)로 이루어진다. LPF 충전 회로(11)는, PLL 회로(1)가 동작 정지 상태, 즉 PLL 파워다운 신호가 액티브(하이레벨)로 되면, NMOS 트랜지스터(14)를 통해 충전 펌프(6)에 접속된 절점(16)의 전위 VC를, 전원 전위로부터 NMOS 트랜지스터(14)의 임계치 전압을 뺀 전위(이하, VCC-NMOS 트랜지스터(14) 임계치 전압이라 함)까지 충전한다. 또, NMOS 트랜지스터(14)의 접속처는, 도 6(A)에 나타내듯이, 충전 펌프(6)의 출력이라도 좋고, 도 6(B)에 나타내듯이, 저항(701)과 용량(702) 사이라도 좋다. 전술한 것처럼 절점(16)의 전압, 즉 제어 전압(VC)에 의해 전압 제어 발진기(8)의 발진 주파수를 제어할 수가 있다. 따라서, 동작 정지 상태에 들어갔을 때에, LPF 충전 회로(11)에 의해 제어 전압(VC)을 소정의 높은 전압으로 설정해 둠으로써, 동작 정지 상태가 해제되었을 때에 전압 제어 발진기(8)의 가변 지연 회로(30)는 높은 이득으로부터 동작을 개시하기 때문에, 전압 제어 발진기(8)는 높은 주파수로부터 안정되게 발진을 시작할 수가 있다.
도 7에 동작 정지 상태로 (VCC-NMOS 트랜지스터(14) 임계치 전압)까지 충전된 절점(16)의 전위의 동작 정지 상태 해제 후의 추이를 나타낸다. 도 7에 나타나듯이, 동작 정지 상태 때에 (VCC-NMOS 트랜지스터(14) 임계치 전압)까지 충전된 제어 전압(VC)은, 동작 정지 상태가 해제되면, 시간의 경과와 함께 변동하여 도 7에 나타내는 타겟(target) 전압으로 떨어진다. 또, 타겟 전압은 직렬 링크 회로(1)가 클록 신호를 락(lock)하고 있을 때의 절점(16)의 전위를 나타낸다. 또, 도 7에 나타내는 VCC는 고위측의 전원 전압을 나타내고, VSS는 저위측의 전원 전압을 나타낸다. 또, 본 실시예에서는, NMOS 트랜지스터(14)에 의해 절점(16)을 충전하고, 절점 VC의 전위를 도 7에 나타내는 (VCC-NMOS 트랜지스터(14) 임계치 전압)까지밖에 올리지 않는 것으로 하고 있다. PMOS 트랜지스터를 이용하여 절점(16)을 전원 전압까지 충전하면, 전압 제어 발진기(8)의 발진 주파수가 너무 높아져 위상 주파수 비교기(5)의 동작 주파수 범위를 넘어 버려, PLL로서 동작하지 않게 될 가능성이 있기 때문이다.
다음에, 도 8을 참조하면서 전압 제어 발진기(8)의 구성에 대해서 설명한다. 본 실시예의 전압 제어 발진기(8)는, 도 8에 나타내듯이 m＋1단의 가변 지연 회로(30)(0), 30(1), ···, 30(k), ···, 30(m-1), 30(m)을 링 형상으로 접속한 링 발진기로 구성된다. 각 가변 지연 회로(30)의 출력측에 당해 가변 지연 회로의 출력을 고정하는 출력 고정부(31)(0), 31(1), ···, 31(k), ···, 31(m-1), 31(m)을 설치하고 있다(또, k는 0으로부터 m까지의 임의의 값을 잡고, m는 1이상의 임의의 정수로 한다). 이 출력 고정부(31)에는 세트 n신호와 세트 p신호로 이루어지는 세트 신호가 입력된다.
링 발진기의 구성의 일례를 도 9에 나타낸다. 도 9에는 링 발진기를 구성하는 가변 지연 회로(30)(k)와 30(k＋1)의 구성이 나타나 있다. 가변 지연 회로(30)(k), 30(k＋1)으로서 2 입력, 2출력 단자를 구비한 차동 버퍼가 이용되고 있다. 링 발진기를 구성하는 모든 가변 지연 회로(30)에는 변환 회로(12)로 생성된 바이어스 p신호, 바이어스 n신호로 이루어지는 제어 신호가 입력되고 있다. 이 바이어스 p신호, 바이어스 n신호는, 상술한 것처럼 충전 펌프(6)로부터 출력되는 제어 전압 VC로부터 생성되는 것이고, 이 제어 전압 VC를 제어(즉, 도 6에 나타내는 절점(16)을 제어)함으로써 가변 지연 회로(30)의 이득을 제어할 수가 있다. 즉, 제어 전압(VC)을 소정의 높은 전압으로 설정함으로써, 전압 제어 발진기(8)의 가변 지연 회로(30)는 높은 이득으로부터 동작을 개시하기 때문에, 전압 제어 발진기(8)는 높은 주파수로부터 안정되게 발진을 시작할 수가 있다. 또, 가변 지연 회로(30)(k)의 출력 단자에는 출력 고정부(31)(k)가 설치되고, 가변 지연 회로(30)(k＋1)의 출력 단자에는 출력 고정부(31)(k＋1)가 설치되어 있다.
가변 지연 회로(30)(k)에 설치된 출력 고정부(31)(k)는, 세트 n신호 및 세트 p신호에 따라 가변 지연 회로(30)(k)의 제1 출력단(32)을 하이레벨에 고정하고, 제2 출력단(33)을 로레벨에 고정한다. 또, 가변 지연 회로(30)(k＋1)에 설치된 출력 고정부(31)(k＋1)는 가변 지연 회로(30)(k＋1)의 제1 출력단(32)을 로레벨에 고정하고, 제2 출력단(33)을 하이레벨에 고정한다.
가변 지연 회로(30)(k)의 제1 출력단(32)에는, 소스를 전원 전압에 접속하고, 게이트에 세트 n신호를 입력하는 PMOS 트랜지스터(35)의 드레인과, 소스를 접지하고, 소스와 게이트를 접속한 NMOS 트랜지스터(36)의 드레인이 접속되어 있다. 또, 가변 지연 회로(30)(k)의 제2 출력단(33)에는, 소스를 전원 전압에 접속하고, 게이트와 소스를 접속한 PMOS 트랜지스터(37)의 드레인과 소스를 접지하고, 게이트에 세트 p신호를 입력한 NMOS 트랜지스터(38)의 드레인이 접속되어 있다.
또, 가변 지연 회로(30)(k＋1)의 제1 출력단(32)에는, 소스를 전원 전압에 접속하고, 게이트와 소스를 접속한 PMOS 트란지스터(39)의 드레인과 소스를 접지하고, 게이트에 세트 p신호를 입력하는 NMOS 트랜지스터(40)의 드레인이 접속되어 있다. 또, 하이(high) 고정되는 제2 출력단(33)에는, 소스를 전원 전압에 접속하고, 게이트에 세트 n신호를 입력하는 PMOS 트랜지스터(41)의 드레인과 소스를 접지하고, 게이트와 소스를 접속한 NMOS 트랜지스터(42)의 드레인이 접속되어 있다.
여기서, 도 3에 나타내는 타이밍도을 참조하면서 가변 지연 회로(30)의 출력단을 고정하는 타이밍을 설명한다. 도 3에 나타내듯이, 클록 신호가 하이레벨인 채로 정지하면, 도 3에 나타내는 tFDTCn(=t2-t1) 후에, 플래그 신호 FDTCn가 하이레벨로부터 로레벨로 천이한다. 따라서, AND 게이트(3)로부터 출력되는 PLL 파워다운 신호가 로액티브(low active)로 되고, 도 4에 나타내듯이, 가변 지연 회로(30)의 출력 고정부(31)로 입력되는 세트 n신호가 로액티브로 천이하고, 인버터(9)를 통해 입력되는 세트 p신호가 하이액티브(high active)로 천이한다. 도 9에 나타내는 가변 지연 회로(30)(k)의 제1 출력단(32)에 설치된 PMOS 트랜지스터(35), 및 가변 지연 회로(30)(k＋1)의 제2 출력단(33)에 설치된 PMOS 트랜지스터(41)는, 세트 n신호가 로레벨로 천이함으로써 각각의 출력단을 하이레벨에 고정한다. 또, 가변 지연 회로(30)(k)의 제2 출력단(33)에 설치된 NMOS 트랜지스터(38), 및 가변 지연 회로(30)(k＋1)의 제1 출력단(32)에 설치된 NMOS 트랜지스터(40)는, 세트 p신호가 하이레벨로 천이함으로써 각각의 출력단을 로레벨에 고정한다. 그 결과, 전압 제어 발진기(8)가 동작 정지 상태로 된다.
이와 같이 본 실시예는 입력 클록 신호의 주파수에 추종하여 동작하는 전압 제어 발진기(8)가 동작 정지 상태로 되어도, 가변 지연 회로(30)의 출력을 출력 고정부(31)로 고정하여 부정 상태로 하지 않는다. 이 때문에 전원 투입 직후나 동작 정지 상태로부터의 복귀시 등의 동작 개시시 및 재개시에도 PLL이 안정되게 동작할 수가 있다.
도 9에 나타나는 출력 고정부(31)(k)는, 제1 출력단(32)과 제2 출력단(33)에서 동일한 부하가 되도록 각 출력단(32, 33)에 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 설치하고 있다. 그렇지만 보다 구성을 간략화한 도 10(A), (B), (C), (D)에 나타내는 구성의 출력 고정부(31)(k)이라도 좋다.
도 10(A)에는, 제1 출력단(32)을 하이레벨에 고정하고, 제2 출력단(33)을 로레벨에 고정하는 다른 출력 고정부(31)(k)의 구성이 나타나 있다. 제1 출력단(32)에는, 게이트에 세트 p신호를 입력하고, 게이트와 드레인을 접속한 NMOS 트랜지스터(43)의 소스가 접속되어 있다. 또 제2 출력단(33)에는, 소스를 접지하고, 게이트 에 세트 p신호를 입력하는 NMOS 트랜지스터(44)의 드레인이 접속되어 있다. 이러한 구성이라도 세트 p신호가 하이레벨로 됨으로써, 제1 출력단(32)이 하이레벨에, 제2 출력단(33)이 로레벨에 고정된다.
또, 도 10(A)과 같은 구성으로 제1 출력단(32)을 로(low) 고정하고, 제2 출력단(33)을 하이(high) 고정하는 구성이 도 10(B)에 나타나 있다. 로 고정되는 제1 출력단(32)에는, 소스를 접지하고, 게이트에 세트 p신호를 입력하는 NMOS 트랜지스터(45)의 소스가 접속되어 있다. 또, 하이 고정되는 제2 출력단(33)에는, 게이트에 세트 p신호를 입력하고, 게이트와 드레인을 접속한 NMOS 트랜지스터(46)의 소스가 접속되어 있다.
또, 도 10(C)에는, 제1 출력단(32)을 하이레벨에 고정하고, 제2 출력단(33)을 로레벨에 고정하는 다른 출력 고정부(31)(k)의 구성이 나타나 있다. 제1 출력단(32)에는, 소스를 전원 전압에 접속하고, 게이트에 세트 n신호를 입력하는 PMOS 트랜지스터(47)의 드레인이 접속되어 있다. 또 제2 출력단(33)에는, 소스를 접지하고, 게이트에 세트 p신호를 입력하는 NMOS 트랜지스터(48)의 드레인이 접속되어 있다.
또, 도 10(C)과 같은 구성으로 제1 출력단(32)을 로 고정하고, 제2 출력단(33)을 하이 고정하는 구성이 도 10(D)에 나타나 있다. 로 고정되는 제1 출력단(32)에는, 소스를 접지하고, 게이트에 세트 p신호를 입력하는 NMOS 트랜지스터(49)의 드레인이 접속되어 있다. 또, 하이 고정되는 제2 출력단(33)에는, 소스를 전원 전압에 접속하고, 게이트에 세트 n신호를 입력하는 PMOS 트랜지스터(50)의 드레인이 접속되어 있다.
또, 전압 제어 발진기(8)에는 싱글 엔드(single end)의 가변 지연 회로(인버터)를 적용할 수도 있다. 이 경우는 가변 지연 회로의 단수가 홀수단으로 된다. 차동형의 링 발진기와 마찬가지로 제어 신호 세트 n를 로레벨로 하고, 세트 p를 하이레벨로 함으로써, 가변 지연 회로의 출력을 로레벨 또는 하이레벨에 고정할 수가 있다.
전압 제어 발진기(8)에 싱글 엔드의 가변 지연 회로(인버터)(60)를 이용한 구성을 도 11에 나타낸다. 도 11에 나타내듯이, 가변 지연 회로(60)(k), 60(k＋2)의 출력단에는 가변 지연 회로의 출력을 하이레벨에 고정하는 출력 고정부(61)(k), 61(k＋2)이 설치되고, 가변 지연 회로(60)(k＋1)의 출력단에는 가변 지연 회로의 출력을 로레벨에 고정하는 출력 고정부(61)(k＋1)이 설치되어 있다.
가변 지연 회로(60)(k)의 출력을 하이레벨에 고정하는 출력 고정부(61)(k)는, 소스를 전원 전압에 접속하고, 드레인을 출력단에 접속하고, 게이트에 세트 n신호를 입력하는 PMOS 트랜지스터(62)와 드레인을 출력단에 접속하고, 소스를 접지하고, 게이트와 소스를 접속한 NMOS 트랜지스터(63)을 구비하고 있다. 또, 가변 지연 회로(60)(k＋2)의 출력을 하이레벨에 고정하는 출력 고정부(61)(k＋2)의 구성도 출력 고정부(61)(k)와 동일하므로 설명을 생략한다.
또, 가변 지연 회로(60)(k＋1)의 출력을 로레벨에 고정하는 출력 고정부(61)(k＋1)는, 소스를 전원 전압에 접속하고, 드레인을 출력단에 접속하고, 게이트와 소스를 접속한 PMOS 트랜지스터(64)와 드레인을 출력단에 접속하고, 소스를 접지하고, 게이트에 세트 p신호를 입력하는 NMOS 트랜지스터(65)를 구비하고 있다.
세트 n신호를 로레벨로 함으로써, PMOS 트랜지스터(62)가 온 하고, 출력단을 하이레벨에 고정한다. 또, 세트 p신호를 하이레벨로 함으로써, NMOS 트랜지스터(65가 온 하고, 출력단을 로레벨에 고정한다.
싱글 엔드의 가변 지연 회로(60)(k)의 출력단을 하이레벨 또는 로레벨에 고정하는 출력 고정부(61)(k)의 다른 구성을 도 12에 나타낸다. 도 12(A)에 나타내는 출력 고정부(61)(k)는 가변 지연 회로(60)(k)의 출력단을 하이레벨에 고정하는 것이다. 이 출력 고정부(61)(k)는, 소스를 출력단에 접속하고, 세트 p신호를 게이트 입력하고, 드레인과 게이트를 접속한 NMOS 트랜지스터(66)가 설치되어 있다. 또, 도 12(B)에는, 도 12(A)에 나타내는 출력 고정부(61)(k)와 쌍을 이루는 구성으로, 가변 지연 회로(60)(k)의 출력단을 로레벨에 고정하는 출력 고정부(61)(k)의 구성이 나타나 있다. 이 출력 고정부(61)(k)는, 소스를 접지하고, 드레인을 출력단에 접속하고, 게이트에 세트 p신호를 입력하는 NMOS 트랜지스터(67)이 설치되어 있다.
또, 도 12(C)에 나타내는 출력 고정부(61)(k)도, 가변 지연 회로(60)(k)의 출력단을 하이레벨에 고정하는 것이다. 이 출력 고정부(61)(k)는, 소스를 전원 전압에 접속하고, 세트 n신호를 게이트 입력하고, 드레인을 출력단에 접속한 PMOS 트랜지스터(68)가 설치되어 있다. 또, 도 12(D)에는, (C)에 나타내는 출력 고정부(61)(k)와 쌍을 이루는 구성으로서, 가변 지연 회로(60)(k)의 출력단을 로레벨에 고정하는 출력 고정부(61)(k)의 구성이 나타나 있다. 이 출력 고정부(61)(k)는, 소스를 접지하고, 드레인을 출력단에 접속하고, 게이트에 세트 p신호를 입력하는 NMOS 트랜지스터(69)가 설치되어 있다.
또, 상술한 실시예 1에서는, 가변 지연 회로(30, 60)의 모두에 출력 고정부(31, 61)를 설치한 구성을 나타내고 있지만, 반드시 모든 가변 지연 회로(30, 60)에 출력 고정부(31, 61)를 설치할 필요는 없다. 적어도 하나의 가변 지연 회로(30, 60)에 있어서 출력 고정부(31, 61)가 배치되어 있으면 좋다. 적어도 하나의 가변 지연 회로가 출력을 고정하여 부정 상태로 하지 않음으로써, 전원 투입 직후나 동작 정지 상태로부터의 복귀시 등의 동작 개시시 및 재개시에, 이 출력이 고정된 가변 지연 회로의 출력 전압이 트리거(trigger)로 되어, PLL이 안정되게 동작할 수가 있다.　
또, 실시예 1에서는 도 6을 이용하여 설명한 것처럼 변환 회로(12)의 입력 전압을 PLL 파워다운 신호에 의해 소정의 높은 전압에 고정하여 전원 투입 직후 등에 전압 제어 발진기를 높은 주파수로부터 안정되게 발진시키는 구성과, 가변 지연 회로에 출력 고정부를 설치하고, 가변 지연 회로의 출력 전압을 PLL 파워다운 신호에 기초한 세트 신호에 의해 고정하여 전원 투입 직후 등에 안정되게 발진시키는 구성의 양쪽 모두의 구성을 구비하는 것으로 하였지만, 이러한 구성 중 어느 한쪽의 구성만을 구비하는 구성으로 하여도 전원 투입 직후 등에 안정되게 발진을 개시할 수가 있다.
<실시예 2>
다음에, 본 발명의 제2 실시예에 대해서 설명한다. 본 실시예는, 도 13에 나타내듯이, 전원 전압 검출 수단인 파워온 리셋트 회로(15)를 더 설치하고 있다. 파 워온 리셋트 회로(15)는, 전원 전압에 기초한 전압을 취득하고, 전원 전압이 미리 설정된 전위까지 상승하면 출력 신호 PORn로서 하이레벨을 출력한다. 이 파워온 리셋트 회로(15)는, 전원 전압이 미리 설정된 전위까지 상승하면 출력 신호 PORn로서 하이레벨을 출력하는 회로이면, 어떠한 구성이라도 좋고, 예를 들면, 랫치(latch) 회로와 트랜지스터 등에 의해 구성할 수가 있다. 이 실시예 2에 있어서, 출력 신호 PORn는 전원 투입시에는 로레벨로 하고 있다.
도 14에 전원 전압과 파워온 리셋트 회로(15)의 출력 신호 PORn와의 관계를 나타낸다. 도 14에 나타내는 PLL 온(ON) 전압은 PLL 회로(1)가 동작을 개시하는 전압을 나타낸다. 또, 도 14에 나타내는 기준 전압은 파워온 리셋트 회로(15)가 PORn를 하이레벨에 변화시켜 PLL 회로(1)의 리셋트 상태를 해제하는 전압이다. 또, t1은 PLL 온(ON) 전압에 도달한 시간, t2는, 기준 전압에 도달한 시간으로 한다.
파워온 리셋트 회로(15)는, 도 14에 나타나듯이, PLL부(4)가 동작 가능한 전압(PLL 온(ON) 전압)으로 되어도, PORn 신호를 로레벨인 채로 고정하여 PLL부(4)의 동작을 리셋트(동작 정지) 상태로 한다. 또한, 전원 전압이 상승하여 기준 전압으로 되면, 파워온 리셋트 회로(15)는 PORn 신호를 하이레벨로 하여 리셋트를 해제한다. 따라, 도 14에 나타내는 t1로부터 t2까지의 기간, PLL부(4)는 파워다운 상태로 된다.
이러한 파워온 리셋트 회로(15)를 설치하고, 이 회로로부터의 출력 신호 PORn와, 입력 클록 주파수 검지부(2)로부터의 플래그 신호(FDTCn)와, 외부 제어 신호와의 논리곱을 취하고, PLL 파워다운 신호로서 출력한다. 이러한 PLL 파워다운 신호에 의해 PLL부를 제어함으로써, 전원 투입 직후의 불안정한 상태에서는 PLL부(4)를 리셋트 상태로 하여 동작 정지 상태로 설정하는 것이 가능하게 된다.
또, 상술한 실시예는 본 발명의 매우 적합한 실시예이다. 단, 이것에 한정되는 것은 아니고 본 발명의 요지를 일탈하지 않는 범위 내에 있어서 여러 가지 변형 실시 가능하다.

Claims (11)

  1. 삭제
  2. 입력 클록 신호를 취득하고, 이 클록 신호가 미리 정해진 소정의 주파수 이하로 되면 검출 신호인 플래그 신호를 출력하는 입력 클록 주파수 검지부와,
    상기 입력 클록 신호와 전압 제어 발진기의 출력 신호에 기초하는 피드백 신호와의 위상차를 검출하고, 이 위상차에 따른 오차 신호를 출력하는 위상 주파수 비교기와, 상기 오차 신호를 아날로그 신호로 변환하는 충전 펌프와, 상기 아날로그 신호의 고주파 성분을 제거하여 제어 전압으로서 출력하는 저역통과 필터와, 상기 제어 전압을 제어 신호로 변환하는 변환 회로와, 상기 제어 신호에 기초하여 소정 주파수의 발진 신호를 출력하는 상기 전압 제어 발진기를 가지는 PLL부와,
    상기 PLL부의 동작을 제어하기 위해 외부로부터 입력되는 외부 제어 신호와 상기 플래그 신호의 논리 연산을 하고, 이 논리 연산 결과에 기초한 PLL 제어 신호를 출력하는 논리 연산 회로와,
    상기 PLL 제어 신호에 기초하여, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압으로 설정하는 발진기 입력 전압 고정 수단과,
    전원 전압이, 상기 PLL부가 정상 발진을 할 수가 있는 전압인 PLL 온 전압보다 높은 전압인 기준 전압 이상인지를 검출하는 전원 전압 검출 수단을 구비하고,
    상기 논리 연산 회로는, 상기 외부 제어 신호, 상기 플래그 신호, 및 상기 전원 전압 검출 결과에 기초하는 논리 연산을 하고,
    상기 발진기 입력 전압 고정 수단은, 상기 전원 전압이 상기 기준 전압 이상이 아닌 경우, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압으로 설정하는 것을 특징으로 하는 위상 동기 루프 회로.
  3. 입력 클록 신호를 취득하고, 이 클록 신호가 미리 정해진 소정의 주파수 이하로 되면 검출 신호인 플래그 신호를 출력하는 입력 클록 주파수 검지부와,
    상기 입력 클록 신호와 전압 제어 발진기의 출력 신호에 기초하는 피드백 신호와의 위상차를 검출하고, 이 위상차에 따른 오차 신호를 출력하는 위상 주파수 비교기와, 상기 오차 신호를 아날로그 신호로 변환하는 충전 펌프와, 상기 아날로그 신호의 고주파 성분을 제거하여 제어 전압으로서 출력하는 저역통과 필터와, 상기 제어 전압을 제어 신호로 변환하는 변환 회로와, 상기 제어 신호에 기초하여 소정 주파수의 발진 신호를 출력하는 상기 전압 제어 발진기를 가지는 PLL부와,
    상기 PLL부의 동작을 제어하기 위해 외부로부터 입력되는 외부 제어 신호와 상기 플래그 신호의 논리 연산을 하고, 이 논리 연산 결과에 기초한 PLL 제어 신호를 출력하는 논리 연산 회로와,
    상기 PLL 제어 신호에 기초하여, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압으로 설정하는 발진기 입력 전압 고정 수단을 구비하고,
    상기 발진기 입력 전압 고정 수단은, 드레인을 전원 전압에 접속하고, 소스를 상기 오차 신호의 배선과 접지 전위와의 사이에 접속된 저항과 용량에 의해 구성된 상기 저역통과 필터에 있어서의 상기 저항과 상기 용량과의 사이 혹은 상기 충전 펌프의 출력에 접속하고, 게이트에 상기 PLL 제어 신호를 입력하는 NMOS 트랜지스터이고,
    상기 소정의 고전압은, 상기 전원 전압보다 상기 NMOS 트랜지스터의 임계치 전압만큼 낮은 전압인 것을 특징으로 하는 위상 동기 루프 회로.
  4. 입력 클록 신호를 취득하고, 이 클록 신호가 미리 정해진 소정의 주파수 이하로 되면 검출 신호인 플래그 신호를 출력하는 입력 클록 주파수 검지부와,
    상기 입력 클록 신호와 전압 제어 발진기의 출력 신호에 기초하는 피드백 신호와의 위상차를 검출하고, 이 위상차에 따른 오차 신호를 출력하는 위상 주파수 비교기와, 상기 오차 신호를 아날로그 신호로 변환하는 충전 펌프와, 상기 아날로그 신호의 고주파 성분을 제거하여 제어 전압으로서 출력하는 저역통과 필터와, 상기 제어 전압을 제어 신호로 변환하는 변환 회로와, 복수의 가변 지연 회로를 링 형상으로 접속한 링 발진기로 구성되고, 상기 제어 신호에 기초하여 소정 주파수의 발진 신호를 출력하는 상기 전압 제어 발진기를 가지는 PLL부와,
    상기 플래그 신호에 기초하여, 적어도 하나의 상기 가변 지연 회로의 출력을 미리 정해진 소정의 전압에 고정하는 것에 의해 전압 제어 발진기를 동작 정지 상태로 되게 하는 출력 고정부를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
  5. 제4항에 있어서,
    상기 플래그 신호에 기초하여, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압으로 설정하는 발진기 입력 전압 고정 수단을 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
  6. 제4항에 있어서,
    상기 출력 고정부는, 게이트에 상기 PLL 제어 신호에 기초한 세트 신호를 입력하고, 일단이 상기 가변 지연 회로의 출력 단자에 접속되고, 타단이 전원 전압, 접지, 혹은 상기 게이트의 어느 쪽에 접속된 트랜지스터를 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  7. 제6항에 있어서,
    상기 플래그 신호에 기초하여, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압으로 설정하는 발진기 입력 전압 고정 수단을 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
  8. 제4항에 있어서,
    상기 PLL부의 동작을 제어하기 위해 외부로부터 입력되는 외부 제어 신호와 상기 플래그 신호의 논리 연산을 하고, 이 논리 연산 결과에 기초한 PLL 제어 신호를 출력하는 논리 연산 회로를 구비하고,
    상기 출력 고정부는, 상기 PLL 제어 신호에 기초하여, 적어도 하나의 상기 가변 지연 회로의 출력을 미리 정해진 소정의 전압에 고정하는 것을 특징으로 하는 위상 동기 루프 회로.
  9. 제8항에 있어서,
    상기 PLL 제어 신호에 기초하여, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압으로 설정하는 발진기 입력 전압 고정 수단을 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
  10. 제8항에 있어서,
    전원 전압이, 상기 PLL부가 정상 발진을 할 수가 있는 전압인 PLL 온 전압보다 높은 전압인 기준 전압 이상인 것을 검출하는 전원 전압 검출 수단을 구비하고,
    상기 논리 연산 회로는, 상기 외부 제어 신호, 상기 플래그 신호, 및 상기 전원 전압 검출 결과에 기초하는 논리 연산을 하고,
    상기 출력 고정부는, 상기 전원 전압이 상기 기준 전압 이상이 아닌 경우, 상기 가변 지연 회로의 적어도 하나의 출력을 미리 정해진 소정의 전압에 고정하는 것을 특징으로 하는 위상 동기 루프 회로.
  11. 제10항에 있어서,
    상기 PLL 제어 신호에 기초하여, 상기 전압 제어 발진기의 입력 전압을 미리 정해진 소정의 고전압으로 설정하는 발진기 입력 전압 고정 수단을 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
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