JP4162140B2

JP4162140B2 - シリアルリンク回路

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Publication number: JP4162140B2
Application number: JP2003418312A
Authority: JP
Inventors: 一幸面
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2003-12-16
Filing date: 2003-12-16
Publication date: 2008-10-08
Anticipated expiration: 2023-12-16
Also published as: JP2005184113A

Description

本発明は、ＬＶＤＳ等に適用されるＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏｐ）を備えたシリアルリンク回路に関する。特に、ＰＬＬの動作を停止可能なシリアルリンク回路に関する。

ＰＬＬ回路を使用して多相のクロック信号を生成する技術の一例が特許文献１に開示されている。特許文献１に開示されたＰＬＬ回路の構成を図１５を参照しながら説明する。図１５に示すように特許文献１に開示されたＰＬＬ回路１０００は、位相周波数比較器１００１と、チャージポンプ１００２と、ローパスフィルタ１００３と、電圧制御発振器１００４と、ディレイ回路１００５とを備えている。

電圧制御発振器１００４は、制御電圧に従った周波数で発振し、出力クロック信号を生成する。位相周波数比較器１００１は、電圧制御発振器１００４が生成した出力クロック信号の位相を入力クロック信号の位相と比較し、その位相差に応じた誤差信号を発生する。この誤差信号は、チャージポンプ１００２とローパスフィルタ１００３とで積分され、制御電圧として電圧制御発振器１００４に印加される。

ディレイ回路１００５は、複数の差動バッファからなり、制御電圧に従って入力クロック信号を遅延させることで多相の出力クロック信号を出力している。

上述のようにＰＬＬ回路は、入力クロック信号の周波数と位相に一致するように電圧制御発振器を発振させる。この状態において、ＰＬＬ回路の動作周波数範囲よりも低い周波数のクロックが入力されたり、あるいはクロック信号が停止、すなわちハイ固定又はロー固定になると、ＰＬＬ回路はクロック信号の周波数に追従しようとするので電圧制御発振器の発振は止まる。しかしながら、電圧制御発振器が停止している状態であっても、ＰＬＬ回路に含まれているアナログ回路では一般的に電流を定常的に流しているため無駄な電力を消費することになる。

このためＰＬＬ回路では、ＰＬＬ回路を間欠的に動作させ、ＰＬＬ回路自体の消費電力を抑える工夫がなされている。すなわち、ＰＬＬ回路を使用しない時にはＰＬＬ回路をスリープ（オフ）状態にして、その間電流が流れないようにし、ＰＬＬ回路を使う時のみＰＬＬ回路をスリープ状態から動作（オン）状態にする。

図１６に示すＰＬＬ回路１０００では、外部からＰＬＬ回路１０００をスリープ状態に設定するＰＬＬパワーダウン信号を入力して、位相周波数比較器１００１と、チャージポンプ１００２と、電圧制御発振器１００４とに入力している。位相周波数比較器１００１とチャージポンプ１００２と電圧制御発振器１００４とはＰＬＬパワーダウン信号がアクティブになると、動作を停止する。

国際公開ＷＯ００／６５７１７号公報

しかしながら、ＰＬＬ回路をスリープ状態や電源ＯＦＦの状態から動作させると、電圧制御発振器が正常に発振しない問題が生じることがある。

図１７に、電圧制御発振器の一例として、差動型の可変遅延回路１１００（ｍ）を使用したリングオシレータの構成を示す。図１７に示すＳ０ｐ／Ｓ０ｎ，Ｓ１ｐ／Ｓ１ｎ，・・・，Ｓ（ｍ−１）ｐ／Ｓ（ｍ−１）ｎ，Ｓｍｐ／Ｓｍｎは可変遅延回路１１００（０），１１００（１），・・・，１１００（ｍ−１），１１００（ｍ）それぞれの出力とする。ここでｍは０以上の整数である。

電圧制御発振器１００４が発振していない状態では、各々の可変遅延回路１１００（ｍ）のゲインが極めて低い状態にあるため、出力Ｓ０ｐ／Ｓ０ｎ，Ｓ１ｐ／Ｓ１ｎ，・・・，Ｓ（ｍ−１）ｐ／Ｓ（ｍ−１）ｎ，Ｓｍｐ／Ｓｍｎは不定の状態にある。この状態から電圧制御発振器１００４が動作状態となると、各々の可変遅延回路１１００（ｍ）のゲインを上昇させて発振状態に導くが、可変遅延回路１１００（ｍ）のゲインが上昇しても可変遅延回路１１００（ｍ）の出力は不定状態にあったため、可変遅延回路１１００（ｍ）の２出力に電位差が生じず、電圧制御発振器が発振しない、または正常に発振しないという問題が生じる。

本発明は上記事情に鑑みてなされたものであり、電源投入直後や動作停止状態からの復帰時などの動作開始時及び再開時にも安定して動作することができるＰＬＬ回路を提供することを目的とする。

かかる目的を達成するために請求項１記載のシリアルリンク回路は、入力クロックの周波数が所定の周波数以下になったことを検出する入力クロック周波数検出手段と、ＰＬＬをスリープ状態にするための入力信号と、前記入力クロック周波数検出手段から出力される前記入力クロックの周波数が任意の周波数以下になったことを示すフラグ信号と、の論理積をとることにより生成されるパワーダウン信号を出力する出力手段と、前記入力クロックと電圧制御発振器の出力信号との位相差を検出する位相周波数比較手段と、前記検出された位相差に応じた制御信号を生成する制御信号生成手段と、前記制御信号に従って所定周波数の出力信号を発振する前記電圧制御発振器と、を有し、前記パワーダウン信号に応じてスリープ状態になる前記ＰＬＬと、を備え、前記電圧制御発振器は、リング状に連結され２入力端子及び２出力端子を含む複数の可変遅延回路と、前記パワーダウン信号に応じて前記可変遅延回路からの出力を固定する出力固定手段であって、一方の出力端子にその出力を電源電位に固定するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの少なくとも一方を接続し、他方の端子にその出力を接地電位に固定するＮＭＯＳトランジスタを接続した前記出力固定手段と、を有することを特徴としている。

請求項１記載の発明は、電圧制御発振器がリング状に連結された複数の可変遅延回路と、該可変遅延回路からの出力を固定する出力固定手段とを備えている。従って、入力クロックの周波数に追従して動作する電圧制御発振器が動作停止状態になっても、出力固定手段で可変遅延回路からの出力を固定するので、電圧制御発振器の出力が不定状態になることがない。このため電圧制御発振器の動作再開時及び開始時に、電圧制御発振器を正常に発振させることができる。
また、電圧制御発振器を複数の可変遅延回路をリング状に接続して構成し、可変遅延回路の一方の出力端子に、その出力を電源電位に固定するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの少なくとも一方を接続し、他方の出力端子にその出力を接地電位に固定するＮＭＯＳトランジスタとを設けている。従って、入力クロックの周波数に追従して動作する電圧制御発振器が動作停止状態になっても、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによって可変遅延回路の出力を固定するため、電圧制御発振器の出力が不定状態になることがない。このため電圧制御発振器の動作再開時及び開始時に、電圧制御発振器を正常に発振させることができる。

請求項２記載のシリアルリンク回路は、入力クロックの周波数が所定の周波数以下になったことを検出する入力クロック周波数検出手段と、ＰＬＬをスリープ状態にするための入力信号と、前記入力クロック周波数検出手段から出力される前記入力クロックの周波数が任意の周波数以下になったことを示すフラグ信号と、の論理積をとることにより生成されるパワーダウン信号を出力する出力手段と、前記入力クロックと電圧制御発振器の出力信号との位相差を検出する位相周波数比較手段と、前記検出された位相差に応じた制御信号を生成する制御信号生成手段と、前記制御信号に従って所定周波数の出力信号を発振する前記電圧制御発振器と、を有し、前記パワーダウン信号に応じてスリープ状態になる前記ＰＬＬと、前記パワーダウン信号を入力して、前記電圧制御発振器の動作開始時と再開始時との少なくとも一方において前記電圧制御発振器の発振周波数が所定値以上となるように、前記電圧制御発振器に出力される前記制御信号の電圧レベルを調整する調整手段と、電源投入時に、電源電圧が所定電圧となるまで前記電圧制御発振器の動作を停止させるリセット手段と、を備え、前記電圧制御発振器は、リング状に連結され２入力端子及び２出力端子を含む複数の可変遅延回路と、前記パワーダウン信号に応じて前記可変遅延回路からの出力を固定する出力固定手段であって、一方の出力端子にその出力を電源電位に固定するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの少なくとも一方を接続し、他方の端子にその出力を接地電位に固定するＮＭＯＳトランジスタを接続した前記出力固定手段と、を有することを特徴としている。

請求項２記載の発明は、電圧制御発振器がリング状に連結された複数の可変遅延回路と、該可変遅延回路からの出力を固定する出力固定手段とを備えている。従って、入力クロックの周波数に追従して動作する電圧制御発振器が動作停止状態になっても、出力固定手段で可変遅延回路からの出力を固定するので、電圧制御発振器の出力が不定状態になることがない。このため電圧制御発振器の動作再開時及び開始時に、電圧制御発振器を正常に発振させることができる。また、電圧制御発振器の動作開始時と再開始時との少なくとも一方において、電圧制御発振器の発振周波数を所定値以上とする信号を発生する信号発生器を設けたことにより、従って、動作開始時及び再開時に電圧制御発振器を高い周波数から安定して発振させることができ、入力クロックの周波数に同期するまでにかかる時間を短縮することができる。また、電源投入時に、電源電圧が所定電圧となるまで電圧制御発振器の動作を停止させるリセット手段を設けたている。従って、電源電圧が所定電圧となるまでは、電圧制御発振器の動作を停止させることで、電源投入直後に電圧制御発振器を不安定な状態で動作させることがない。
また、電圧制御発振器を複数の可変遅延回路をリング状に接続して構成し、可変遅延回路の一方の出力端子に、その出力を電源電位に固定するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの少なくとも一方を接続し、他方の出力端子にその出力を接地電位に固定するＮＭＯＳトランジスタとを設けている。従って、入力クロックの周波数に追従して動作する電圧制御発振器が動作停止状態になっても、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによって可変遅延回路の出力を固定するため、電圧制御発振器の出力が不定状態になることがない。このため電圧制御発振器の動作再開時及び開始時に、電圧制御発振器を正常に発振させることができる。

請求項３記載のシリアルリンク回路は、請求項１又は２記載のシリアルリンク回路において、前記出力固定手段は、前記他方の出力端子にさらにＰＭＯＳトランジスタを接続したことを特徴としている。

本発明は、電源投入直後や動作停止状態からの復帰時などの動作開始時及び再開時にも安定して動作することができるシリアルリンク回路を提供することができる。

次に、添付図面を参照しながら本発明の最良の実施例を説明する。

まず、図１を参照しながら本実施例のシリアルリンク回路１の構成を説明する。図１に示されるように本実施例は、クロック信号の動作状態をモニタする入力クロック周波数検知部２と、ＡＮＤゲート３と、ＰＬＬ４とを有している。

入力クロック周波数検知部２は、図１に示されるようにクロック信号と、クロック信号の出力を反転させた反転クロック信号とを入力してクロック信号の動作状態をモニタする。クロック信号の周波数が任意の周波数以下となると、フラグ信号（ＦＤＴＣｎ）をＡＮＤゲート３に出力する。

ＡＮＤゲート３は、ＰＬＬ４を動作停止状態に設定する入力信号と、入力クロック周波数検知部２からのフラグ信号（ＦＤＴＣｎ）との論理積を取り、ＰＬＬ４の動作を停止させるパワーダウン信号を出力する。

図２に入力クロック周波数検知部２の詳細構成を示す。図２に示すように入力クロック周波数検知部２は、ソースを電源電圧に接続し、ゲートにクロック信号を入力し、ドレインを節点２１２に接続した第１ＰＭＯＳトランジスタ２０１と、同じくソースを電源電圧に接続し、ゲートに反転クロック信号を入力し、ドレインを節点２１３に接続した第２ＰＭＯＳトランジスタ２０６と、節点２１２とグランド間に接続された電流源２０２と、節点２１３とグランド間に接続された電流源２０７とを有している。また、節点２１２にはコンデンサ２０３と、２つのインバータ２０４、２０５とが接続された第１ブランチ２１４が接続されている。同様に節点２１３にも、コンデンサ２０８と、２つのインバータ２０９、２０５とが接続された第２ブランチ２１５が接続されている。第１ブランチ２１４と第２ブランチ２１５とのもう一方の端部は、ＡＮＤゲート２１１に接続されている。ＡＮＤゲート２１１の出力が入力クロック周波数検知部２の出力となる。

上記構成の入力クロック周波数検知部２の動作を説明する。入力したクロック信号が任意の周波数以上であると、電源電圧に接続された第１ＰＭＯＳトランジスタ２０１、第２ＰＭＯＳトランジスタ２０６を介してコンデンサ２０３、２０８に電荷が蓄えられる。コンデンサ２０３、２０８の電位が上昇し、インバータ２０４と２０５、２０９と２１０のしきい値電圧を超えると、ＡＮＤゲート２１１に第１ブランチ２１４、第２ブランチ２１５から共にハイレベルの信号が入力され、フラグ信号ＦＤＴＣｎがハイレベルに遷移する。

また、クロック信号が停止、あるいは任意の周波数以下になると、コンデンサ２０３、２０８のいずれか一方、または両方の電位が低下する。これは、第１ＰＭＯＳトランジスタ２０１からコンデンサ２０３に供給される電荷チャージ量よりも電流源２０２からグランドに抜ける電流量の方が多くなる。同様に第２ＰＭＯＳトランジスタ２０６からコンデンサ２０８に供給される電荷チャージ量よりも電流源２０７からグランドに抜ける電流量の方が多くなる。コンデンサ２０３、２０８の電位が低下し、インバータ２０４と２０５、２０９と２１０のしきい値電圧を下回ると、ＡＮＤゲート２１１から出力されるフラグ信号ＦＤＴＣｎがハイレベルからローレベルに遷移する。フラグ信号ＦＤＴＣｎがローレベルとなることで、クロック信号が停止、或いは動作下限周波数以下になったことをＰＬＬ４に通知する。なお、本実施例では、ＡＮＤゲート２１１からのフラグ信号ＦＤＣＴｎがローレベルとなることで、クロック信号の停止、或いは任意の周波数以下であることを示しているが、逆にハイレベルとなることでこれらの状態を通知するものであってもよい。

図３に入力クロック周波数検知回路２の動作タイミング図を示す。図３に示すようにクロック信号がハイレベルのままで停止すると、図３に示すｔＦＤＴＣｎ（＝ｔ２−ｔ１）後に、フラグ信号ＦＤＴＣｎがハイレベルからローレベルに遷移する。ここで、クロック信号の出力が停止してからフラグ信号ＦＤＴＣｎが出力されるまでの時間、すなわちｔＦＤＴＣｎは、コンデンサ２０３、２０８の容量やグランドに流れ込む電流量を変えることによって任意の時間に設定可能となる。ｔＦＤＴＣｎの時間は検出したいクロック信号の周期に合わせる。例えば、クロック信号の周波数を５ＭＨｚとした場合、ｔＦＤＴＣｎを２００ｎｓ付近に設定する。

フラグ信号ＦＤＣＴｎと入力信号との論理積を取ることで、クロック信号が動作下限周波数以下となったこと、または入力信号が入力されたことを検知し、ＰＬＬ４を動作停止状態に設定することができる。

次に、ＰＬＬ４内の構成について説明する。図４に示すようにＰＬＬ４には、位相周波数比較器５と、チャージポンプ６と、ローパスフィルタ（以下、ＬＰＦとも略記する）７と、変換回路１２と、電圧制御発振器８と、ＰＬＬパワーダウン信号の出力を反転させるインバータ９と、１／Ｎ分周器１０と、ＬＰＦチャージ回路１１とを有している。

位相周波数比較器５は、入力したクロック信号と１／Ｎ分周器１０からの帰還信号との位相差を検出し、電圧制御発振器８の発振周波数を上げる、または下げる制御信号（ＵＰ，ＤＯＷＮ）を出力する。クロック信号に対して帰還信号の位相が遅れている時は、位相周波数比較器５から電圧制御発振器８の発振周波数を上昇させる制御信号（ＵＰ）が位相差に相当する期間出力される。逆にクロック信号に対して帰還信号が進んでいるときは、位相周波数比較器５から電圧制御発振器８の発振周波数を下降させる制御信号（ＤＯＷＮ）が位相差に相当する期間出力される。このように位相周波数比較器５は、入力された２つの信号の位相差をパルス幅変調した信号を出力する。

チャージポンプ６は、位相周波数比較器５からの制御信号（ＵＰ，ＤＯＷＮ）をアナログ信号に変換する。アナログ信号に変化された出力信号は、ローパスフィルタ７を通してコントロール電圧（ＶＣ）として変換回路１２に入力され、この変換回路１２で電圧制御発振器８を制御する制御信号に変換される。ローパスフィルタ７は抵抗７０１と容量７０２とで構成され、チャージポンプ６からの出力信号に含まれる高周波ノイズ等を低減するとともに、フィードバックループを安定化させる。変換回路１２は、チャージポンプ６からのコントロール電圧（ＶＣ）を、後述する可変遅延回路で使用する制御信号、バイアスｐ、バイアスｎの信号に変換する回路である。図５に示すようにバイアスｐは、アンプ１３の出力として出力され、バイアスｎはチャージポンプ６からのコントロール電圧（ＶＣ）を直接使用する。なお、チャージポンプ６から出力されるコントロール電圧（ＶＣ）を調整することによって電圧制御発振器８の発振周波数を制御することができる。このコントロール電圧（ＶＣ）を高く設定することによって電圧制御発振器８の発振周波数を高く設定することができる。また、電圧制御発振器８を構成する可変遅延回路３０が後述する図８の差動増幅器から構成される場合には、コントロール電圧（ＶＣ）の値を高く設定することによって差動増幅器の利得を大きく設定して、電圧制御発振器８の発振周波数を高く設定することができる。

電圧制御発振器８の出力信号は、このシリアルリンク回路１の出力信号（ＶＣＯｏｕｔ）として出力されるとともに、１／Ｎ分周器１０で分周されて帰還信号として位相周波数比較器５へ入力される。その際、出力信号は、１／Ｎ分周器１０で１／Ｎの周波数に変換される。

また、位相周波数比較器５、チャージポンプ６には、図４に示すようにＰＬＬパワーダウン信号がそれぞれ入力され、このＰＬＬパワーダウン信号がアクティブになると位相周波数比較器５、チャージポンプ６は動作を停止する。また、電圧制御発振器８には、ＰＬＬパワーダウン信号の出力をそのまま使用したセットｎ信号と、ＰＬＬパワーダウン信号の出力をインバータ９によって反転させたセットｐ信号とが入力される。電圧制御発振器８は、セットｎ信号がアクティブになると動作を停止する。

電圧制御発振器８の動作停止時に、電圧制御発振器８の発振周波数を設定する周波数設定手段としてのＬＰＦチャージ回路１１の詳細な構成を図６に示す。ＬＰＦチャージ回路１１は、図６（Ａ）に示すようにドレインを電源電圧に接続し、ゲートにＰＬＬパワーダウン信号を接続し、ソースを節点１６に接続したＮＭＯＳトランジスタ１４からなる。ＬＰＦチャージ回路１１は、シリアルリンク回路１が動作停止状態、すなわちＰＬＬパワーダウン信号がアクティブ（ローレベル）になると、ＮＭＯＳトランジスタ１４を介しチャージポンプ６に接続された節点１６の電位ＶＣを、電源電位からＮＭＯＳトランジスタ１４のしきい値電圧を引いた電位（以下、ＶＣＣ−ＮＭＯＳトランジスタ１４しきい値電圧と略記する）までチャージする。なお、ＮＭＯＳトランジスタ１４の接続先は、図６（Ａ）に示すようにチャージポンプ６の出力であってもよいし、図６（Ｂ）に示すように抵抗７０１と容量７０２間でもよい。前述したように節点１６の電圧、すなわちコントロール電圧（ＶＣ）によって電圧制御発振器８の発振周波数を制御することができる。従って、動作停止状態に入った時に、ＬＰＦチャージ回路１１によってコントルール電圧（ＶＣ）を高い電圧に設定しておくことで、動作停止状態が解除された時に電圧制御発振器８の可変遅延回路３０は高いゲインから動作を開始し、電圧制御発振器８は高い周波数から発振を始める。

図７に動作停止状態で、（ＶＣＣ−ＮＭＯＳトランジスタ１４しきい値電圧）までチャージされた節点１６の電位の、動作停止状態解除後の推移を示す。図７に示されるように、動作停止状態の時に（ＶＣＣ−ＮＭＯＳトランジスタ１４しきい値電圧）までチャージされたコントロール電圧（ＶＣ）は、動作停止状態が解除されると、時間の経過と共に変動して図７に示すターゲット電圧に落ち着く。なお、ターゲット電圧は、シリアルリンク１がクロック信号をロックしている時の節点１６の電位を示す。また、図７に示すＶＣＣは、高位側の電源電圧を示し、ＶＳＳは低位側の電源電圧を示す。なお、本実施例では、節点ＶＣの電位を図７に示す（ＶＣＣ−ＮＭＯＳトランジスタ１４しきい値電圧）までしか上げない。このためＮＭＯＳトランジスタ１４によって節点１６をチャージしている。ＰＭＯＳトランジスタを用いて節点１６を電源電圧までチャージすると、電圧制御発振器８の発振周波数が高くなり過ぎて、位相周波数比較器５の動作周波数レンジを超えてしまい、ＰＬＬとして動作しなくなる可能性があるためである。

次に、図８を参照しながら電圧制御発振器８の構成について説明する。本実施例の電圧制御発振器８は、図８に示すようにｍ段の可変遅延回路３０（０）、３０（１）、・・・、３０（ｋ）、・・・、３０（ｍ−１）、３０（ｍ）をリング状に接続したリングオシレータから構成される。各可変遅延回路３０の出力側に当該可変遅延回路の出力を固定する出力固定部３１（０）、３１（１）、・・・、３１（ｋ）、・・・、３１（ｍ−１）、３１（ｍ）を設けている（なお、ｋは０からｍまでの任意の値をとり、ｍは０以上の任意の整数とする）。この出力固定部３１には、セットｎ信号とセットｐ信号とからなるセット信号が入力される。

リングオシレータの構成の一例を図９に示す。図９には、リングオシレータを構成する可変遅延回路３０（ｋ）と３０（ｋ＋１）との構成が示されている。可変遅延回路３０（ｋ）、３０（ｋ＋１）として２入力、２出力端子を備えた差動バッファが用いられている。リングオシレータを構成するすべての可変遅延回路３０には、変換回路１２で生成されたバイアスｐ，バイアスｎからなる制御信号が入力されている。このバイアスｐ，バイアスｎは、上述したようにチャージポンプ６から出力されるコントロール電圧ＶＣから生成されるものであり、このコントロール電圧ＶＣを制御（すなわち、図６に示す節点１６を制御）することによって可変遅延回路３０の利得を制御することができる。すなわち、コントルール電圧（ＶＣ）を高い電圧に設定することで、電圧制御発振器８の可変遅延回路３０は高いゲインから動作を開始し、電圧制御発振器８は高い周波数から発振を始める。また、可変遅延回路３０（ｋ）の出力端子には出力固定部３１（ｋ）が設けられ、可変遅延回路３０（ｋ＋１）の出力端子には出力固定部３１（ｋ＋１）が設けられている。

可変遅延回路３０（ｋ）に設けられた出力固定部３１（ｋ）は、可変遅延回路３０（ｋ）の第１出力端３２をハイレベルに固定し、第２出力端３３をローレベルに固定する。また、可変遅延回路３０（ｋ＋１）に設けられた出力固定部３１（ｋ＋１）は、可変遅延回路３０（ｋ＋１）の第１出力端３２をローレベルに固定し、第２出力端３３をハイレベルに固定する。

可変遅延回路３０（ｋ）の第１出力端３２には、ソースを電源電圧に接続し、ゲートにセットｎ信号を、ドレインを第１出力端３２に接続したＰＭＯＳトランジスタ３５と、ドレインを第１出力端３２に接続し、ソースを接地し、ソースとゲートとを接続したＮＭＯＳトランジスタ３６とが接続されている。また、可変遅延回路３０（ｋ）の第２出力端３３には、ソースを電源電圧に接続し、ドレインを第２出力端３３に接続し、ゲートとソースとを接続したＰＭＯＳトランジスタ３７と、ドレインを第２出力端３３に接続し、ソースを接地し、ゲートにセットｐ信号を入力したＮＭＯＳトランジスタ３８とが接続されている。

また、可変遅延回路３０（ｋ＋１）の第１出力端３２には、ソースを電源電圧に接続し、ドレインを第１出力端３２に接続し、ゲートとソースとを接続したＰＭＯＳトランジス３９と、ドレインを第１出力端３２に接続し、ソースを接地し、ゲートにセットｐ信号を入力するＮＭＯＳトランジスタ４０とが設けられている。また、ハイ固定される第２出力端３３には、ソースを電源電圧に接続し、ドレインを第２出力端３３に接続し、ゲートにセットｎ信号を入力するＰＭＯＳトランジスタ４１と、ソースを接地し、ドレインを第２出力端３３に接続し、ゲートとソースとを接続したＮＭＯＳトランジスタ４２とを設けている。

ここで、図３に示すタイミング図を参照しながら可変遅延回路３０の出力端を固定するタイミングを説明する。図３に示すようにクロック信号がハイレベルのままで停止すると、図３に示すｔＦＤＴＣｎ（＝ｔ２−ｔ１）後に、フラグ信号ＦＤＴＣｎがハイレベルからローレベルに遷移する。従って、ＡＮＤゲート３から出力されるＰＬＬパワーダウン信号がローアクティブとなり、図４に示すように可変遅延回路３０の出力固定部３１に入力されるセットｎ信号がローアクティブに、インバータ９を介して入力されるセットｐ信号がハイアクティブに遷移する。図９に示す可変遅延回路３０（ｋ）の第１出力端３２に設けられたＰＭＯＳトランジスタ３５、及び可変遅延回路３０（ｋ＋１）の第２出力端３３に設けられたＰＭＯＳトランジスタ４１は、セットｎ信号がローレベルに遷移することでそれぞれの出力端をハイレベルに固定する。また、可変遅延回路３０（ｋ）の第２出力端３３に設けられたＮＭＯＳトランジスタ３８、及び可変遅延回路３０（ｋ＋１）の第１出力端３２に設けられたＮＭＯＳトランジスタ４０は、セットｐ信号がハイレベルに遷移することでそれぞれの出力端をローレベルに固定する。

このように本実施例は、入力クロック信号の周波数に追従して動作する電圧制御発振器８が動作停止状態になっても、電圧制御発振器８の出力を出力固定部３１で固定して不定状態にしない。このため電源投入直後や動作停止状態からの復帰時などの動作開始時及び再開時にもＰＬＬが安定して動作することができる。

図９に示される出力固定部３１（ｋ）は、第１出力端３２と第２出力端３３とで同じ負荷となるように各出力端３２，３３にそれぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタとを設けている。しかしながらより構成を簡略化した図１０（Ａ）と（Ｂ）、及び（Ｃ）と（Ｄ）に示す構成の出力固定部３１（ｋ）であってもよい。

図１０（Ａ）には、第１出力端３２をハイレベルに固定し、第２出力端３３をローレベルに固定する他の出力固定部３１（ｋ）の構成が示されている。図１０（Ａ）に示されるように第１出力端３２には、ソースを第１出力端３２に接続し、ゲートにセットｐ信号を入力し、ゲートとドレインとを接続したＮＭＯＳトランジスタ４３が設けられている。また第２出力端３３には、ソースを接地し、ドレインを第２出力端３３に接続し、ゲートにセットｐ信号を入力したＮＭＯＳトランジスタ４４が設けられている。このような構成であっても、セットｐ信号がハイレベルとなることで、第１出力端３２がハイレベルに、第２出力端３３がローレベルに固定される。

また、図１０（Ａ）と同様な構成で第１出力端３２をロー固定し、第２出力端３３をハイ固定する構成が図１０（Ｂ）に示されている。図１０（Ｂ）に示されるように、ロー固定される第１出力端３２には、ソースを接地し、ドレインを第１出力端３２に接続し、ゲートにセットｐ信号を入力するＮＭＯＳトランジスタ４５を設けている。また、ハイ固定される第２出力端３３には、ソースを第２出力端３３に接続し、ゲートにセットｐ信号を入力し、ゲートとドレインを接続したＮＭＯＳトランジスタ４６が設けられている。

また図１０（Ｃ）には、第１出力端３２をハイレベルに固定し、第２出力端３３をローレベルに固定する他の出力固定部３１（ｋ）の構成が示されている。図１０（Ｃ）に示されるように第１出力端３２には、ソースを電源電圧に接続し、ゲートにセットｎ信号を入力し、ドレインを第１出力端３２に接続したＰＭＯＳトランジスタ４７が設けられている。また第２出力端３３には、ソースを接地し、ドレインを第２出力端３３に接続し、ゲートにセットｐ信号を入力したＮＭＯＳトランジスタ４８が設けられている。

また、図１０（Ｃ）と同様な構成で第１出力端３２をロー固定し、第２出力端３３をハイ固定する構成が図１０（Ｄ）に示されている。図１０（Ｄ）に示されるように、ロー固定される第１出力端３２には、ソースを接地し、ドレインを第１出力端３２に接続し、ゲートにセットｐ信号を入力するＮＭＯＳトランジスタ４９を設けている。また、ハイ固定される第２出力端３３には、ソースを電源電圧に接続し、ゲートにセットｎ信号を入力し、ドレインを第２出力端３３に接続したＰＭＯＳトランジスタ５０が設けられている。

また、電圧制御発振器８にはシングルエンドの可変遅延回路（インバータ）を適用することもできる。この場合は、可変遅延回路の段数が奇数段となる。差動型のリングオシレータと同様に制御信号セットｎをローレベルに、セットｐをハイレベルに設定することで、出力をローレベルまたはハイレベルに固定することができる。

電圧制御発振器８にシングルエンドの可変遅延回路（インバータ）６０を用いた構成を図１１に示す。図１１に示すように可変遅延回路６０（ｋ）、６０（ｋ＋２）の出力端には、可変遅延回路の出力をハイレベルに固定する出力固定部６１（ｋ）、６１（ｋ＋２）が設けられ、可変遅延回路６０（ｋ＋１）の出力端には、可変遅延回路の出力をローレベルに固定する出力固定部６１（ｋ＋１）が設けられている。

可変遅延回路６０（ｋ）の出力をハイレベルに固定する出力固定部６１（ｋ）は、ソースを電源電圧に接続し、ドレインを出力端に接続し、ゲートにセットｎ信号を入力するＰＭＯＳトランジスタ６２と、ドレインを出力端に接続し、ソースを接地し、ゲートとソースを接続したＮＭＯＳトランジスタ６３とが設けられている。なお、可変遅延回路６０（ｋ＋２）の出力をハイレベルに固定する出力固定部６１（ｋ＋２）の構成も出力固定部６１（ｋ）と同一であるため説明を省略する。

また、可変遅延回路６０（ｋ＋１）の出力をローレベルに固定する出力固定部６１（ｋ＋１）は、ソースを電源電圧に接続し、ドレインを出力端に接続し、ゲートとソースを接続したＰＭＯＳトランジスタ６４と、ドレインを出力端に接続し、ソースを接地し、ゲートにセットｐ信号を入力するＮＭＯＳトランジスタ６５とが設けられている。

セットｎ信号をローレベルに設定することで、ＰＭＯＳトランジスタ６２がオンし、出力端をハイレベルに固定する。また、セットｐ信号をハイレベルに設定することで、ＮＭＯＳトランジスタ６５がオンし、出力端をローレベルに固定する。

シングルエンドの可変遅延回路６０（ｋ）の出力端を、ハイレベルまたはローレベルに固定する出力固定部６１（ｋ）の他の構成を図１２に示す。図１２（Ａ）に示す出力固定部６１（ｋ）は、可変遅延回路６０（ｋ）の出力端をハイレベルに固定するものである。この出力固定部６１（ｋ）は、ソースを出力端に接続し、セットｐ信号をゲート入力し、ドレインとゲートを接続したＮＭＯＳトランジスタ６６が設けられている。また、図１２（Ｂ）には、図１２（Ａ）に示す出力固定部６１（ｋ）と対をなす構成であって、可変遅延回路６０（ｋ）の出力端をローレベルに固定する出力固定部６１（ｋ）の構成が示されている。この出力固定部６１（ｋ）は、ソースを接地し、ドレインを出力端に接続し、ゲートにセットｐ信号を入力するＮＭＯＳトランジスタ６７が設けられている。

また、図１２（Ｃ）に示す出力固定部６１（ｋ）も、可変遅延回路６０（ｋ）の出力端をハイレベルに固定するものである。この出力固定部６１（ｋ）は、ソースを電源電圧に接続し、セットｎ信号をゲート入力し、ドレインを出力端に接続したＰＭＯＳトランジスタ６８が設けられている。また、図１２（Ｄ）には、（Ｃ）に示す出力固定部６１（ｋ）と対をなす構成であって、可変遅延回路６０（ｋ）の出力端をローレベルに固定する出力固定部６１（ｋ）の構成が示されている。この出力固定部６１（ｋ）は、ソースを接地し、ドレインを出力端に接続し、ゲートにセットｐ信号を入力するＮＭＯＳトランジスタ６９が設けられている。

なお、上述した実施例では、可変遅延回路３０、６０のすべてに出力固定部３１、６１を設けた構成を示しているが、必ずしもすべての可変遅延回路３０、６０に出力固定部３１、６１を設ける必要はない。少なくとも１つ以上の可変遅延回路３０、６０において出力固定部３１、６１が配置されていればよい。

次に、本発明の第２実施例について説明する。本実施例は、図１３に示すようにパワーオンリセット回路１５をさらに設けている。パワーオンリセット回路１５からの出力信号ＰＯＲｎは、電源投入時にはローレベルであり、電源が予め設定された電位まで上昇するとハイレベルに変化する。

図１４に電源電圧とパワーオンリセット回路１５の出力信号ＰＯＲｎとの関係を示す。図１４に示すＰＬＬＯＮ電圧は、シリアルリンク１が動作を開始する電圧を示す。また図１４に示す基準電圧は、パワーオンリセット回路１５がＰＯＲｎをハイレベルに変化させ、シリアルリンク回路１のリセット状態を解除する電圧である。またｔ１は、ＰＬＬＯＮ電圧に達した時間、ｔ２は、基準電圧に達した時間とする。

パワーオンリセット回路１５は、図１４に示されるようにＰＬＬ４が動作可能な電圧（ＰＬＬＯＮ電圧）となっても、ＰＯＲｎ信号をローレベルのままで固定してＰＬＬ４の動作をリセット（動作停止）状態にする。さらに電源電圧が上昇して基準電圧になると、パワーオンリセット回路１５はＰＯＲｎ信号をハイレベルにしてリセットを解除する。したがって、図１４に示すｔ１からｔ２までの期間、ＰＬＬ４をパワーダウン状態とする。

このようなパワーオンリセット回路１５を設け、この回路からの出力信号ＰＯＲｎと、入力クロック周波数検知部２からのフラグ信号（ＦＤＴＣｎ）と、入力信号との論理積を取る。したがって、電源投入直後の不安定な状態ではＰＬＬ４をリセット状態にして動作停止状態に設定することが可能となる。

なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

第１実施例のシリアルリンク回路１の構成を示すブロック図である。入力クロック周波数検知部２の構成を示すブロック図である。シリアルリンク回路１の動作タイミングを示すタイミング図である。ＰＬＬ４の構成を示すブロック図である。変換回路１２の構成を示す図である。ＬＰＦチャージ回路１１の構成を示す図である。節点ＶＣの電位の変化を示す図である。電圧制御発振器８の構成を示す図である。出力固定部３１の構成を示す図である。差動増幅器からなる可変遅延回路３０と出力固定部３１とから構成されるリングオシレータの構成を示す図である。シングルエンドのインバータからなる可変遅延回路６０と出力固定部６１とから構成されるリングオシレータの構成を示す図である。出力固定部６１の構成を示す図である。本発明の第２実施例の構成を示す図である。電源電圧とパワーオンリセット信号との関係を示したタイミング図である。特許文献１に開示されたＰＬＬ回路１０００の構成を示す図である。動作停止機能を備えたＰＬＬ回路１０００の構成を示す図である。可変遅延回路１１００からなるリングオシレータの構成を示す図である。

符号の説明

１シリアルリンク回路２入力クロック周波数検知部
３ＡＮＤゲート４ＰＬＬ
５位相周波数比較器６チャージポンプ
７ローパスフィルタ８電圧制御発振器
９インバータ１０１／Ｎ分周器
１１ＬＰＦチャージ回路１２変換回路
１３Ｐチャネルアクティブロードバッファ
１４ＮＭＯＳ１５パワーオンリセット回路
１６節点３０、６０可変遅延回路
３１、６１出力固定部
３２第１出力端３３第２出力端
３５、３７、３９、４１、４７、５０、６２、６４、６８、２０１、２０６ＰＭＯＳトランジスタ
３６、３８、４０、４２、４３、４４、４５、４６、４８、４９、６３、６５、６６、６７、６９ＮＭＯＳトランジスタ
２０２、２０７電流源２０３、２０８コンデンサ
２０４、２０５、２０９、２１０インバータ
２１１ＡＮＤゲート２１２、２１３節点
２１４、２１５ブランチ
７０１抵抗７０２コンデンサ

Claims

入力クロックの周波数が所定の周波数以下になったことを検出する入力クロック周波数検出手段と、
ＰＬＬをスリープ状態にするための入力信号と、前記入力クロック周波数検出手段から出力される前記入力クロックの周波数が任意の周波数以下になったことを示すフラグ信号と、の論理積をとることにより生成されるパワーダウン信号を出力する出力手段と、
前記入力クロックと電圧制御発振器の出力信号との位相差を検出する位相周波数比較手段と、前記検出された位相差に応じた制御信号を生成する制御信号生成手段と、前記制御信号に従って所定周波数の出力信号を発振する前記電圧制御発振器と、を有し、前記パワーダウン信号に応じてスリープ状態になる前記ＰＬＬと、
を備え、
前記電圧制御発振器は、
リング状に連結され２入力端子及び２出力端子を含む複数の可変遅延回路と、
前記パワーダウン信号に応じて前記可変遅延回路からの出力を固定する出力固定手段であって、一方の出力端子にその出力を電源電位に固定するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの少なくとも一方を接続し、他方の端子にその出力を接地電位に固定するＮＭＯＳトランジスタを接続した前記出力固定手段と、
を有することを特徴とするシリアルリンク回路。
入力クロックの周波数が所定の周波数以下になったことを検出する入力クロック周波数検出手段と、
ＰＬＬをスリープ状態にするための入力信号と、前記入力クロック周波数検出手段から出力される前記入力クロックの周波数が任意の周波数以下になったことを示すフラグ信号と、の論理積をとることにより生成されるパワーダウン信号を出力する出力手段と、
前記入力クロックと電圧制御発振器の出力信号との位相差を検出する位相周波数比較手段と、前記検出された位相差に応じた制御信号を生成する制御信号生成手段と、前記制御信号に従って所定周波数の出力信号を発振する前記電圧制御発振器と、を有し、前記パワーダウン信号に応じてスリープ状態になる前記ＰＬＬと、
前記パワーダウン信号を入力して、前記電圧制御発振器の動作開始時と再開始時との少なくとも一方において前記電圧制御発振器の発振周波数が所定値以上となるように、前記電圧制御発振器に出力される前記制御信号の電圧レベルを調整する調整手段と、
電源投入時に、電源電圧が所定電圧となるまで前記電圧制御発振器の動作を停止させるリセット手段と、
を備え、
前記電圧制御発振器は、
リング状に連結され２入力端子及び２出力端子を含む複数の可変遅延回路と、
前記パワーダウン信号に応じて前記可変遅延回路からの出力を固定する出力固定手段であって、一方の出力端子にその出力を電源電位に固定するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの少なくとも一方を接続し、他方の端子にその出力を接地電位に固定するＮＭＯＳトランジスタを接続した前記出力固定手段と、
を有することを特徴とするシリアルリンク回路。
前記出力固定手段は、前記他方の出力端子にさらにＰＭＯＳトランジスタを接続したことを特徴とする請求項１又は２記載のシリアルリンク回路。