JP2010130594A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】電圧制御発振器が発振信号出力動作を停止した場合、自動的に最適消費電流で電圧制御発振器の発振信号出力動作を復帰させることができるＰＬＬ回路を提供する。
【解決手段】リセット制御回路７は、電圧制御発振器５の発振信号出力動作の停止を検出し、電圧制御発振器５の発振信号出力動作の停止を検出している間、基準信号Ref_CKを分周してなるリセット信号RESETを生成する。カウンタ８は、リセット信号RESETの立ち上がり変化の回数をカウントする。ローパスフィルタ４は、前記リセット信号RESETがＬレベルの間に周波数制御電圧Vcntを初期化する。電圧制御発振器５が有する出力アンプは、前記カウンタ８が出力するカウント値Cnt[1:0]が増加する毎に駆動電流を段階的に増加させることにより出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。
【選択図】図１

Description

本発明は、ＰＬＬ（Phase-locked loop：位相同期ループ）回路に関する。

ＰＬＬ回路において、電圧制御発振器が発振を停止した場合、発振を復帰させる手法が種々提案されている。
特開平７−７４６２５号公報 特開２０００−６８８２５号公報 特開２００４−６４２８７号公報 特開２００６−１５７６３０号公報 特開２００６−２５４１２２号公報

本発明は、電圧制御発振器が発振信号出力動作を停止した場合、自動的に最適消費電流で電圧制御発振器の発振信号出力動作を復帰させることができるＰＬＬ回路を提供することを目的とする。

本出願で開示するＰＬＬ回路は、電圧制御発振器と、前記電圧制御発振器が発振信号出力動作を停止したときは、前記電圧制御発振器の出力駆動能力を段階的に増加させ、前記電圧制御発振器が発振信号出力動作に復帰するように前記電圧制御発振器を制御する制御回路とを有するものである。

開示したＰＬＬ回路によれば、前記制御回路は、前記電圧制御発振器が発振信号出力動作を停止したときは、前記電圧制御発振器の出力駆動能力を段階的に増加させ、前記電圧制御発振器が発振信号出力動作に復帰するように前記電圧制御発振器を制御する。したがって、自動的に最適消費電流で前記電圧制御発振器の発振信号出力動作を復帰させることができる。

以下、図１〜図２２を参照して、本発明の第１実施形態及び第２実施形態について説明する。本発明は、これら第１実施形態及び第２実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。

（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、基準信号Ref_CKが与えられる基準信号入力端子１と、パワーオンリセット信号PWR_RSTが与えられるパワーオンリセット信号入力端子２と、位相比較器３と、ローパスフィルタ４と、電圧制御発振器５と、分周器６と、リセット制御回路７と、カウンタ８とを有している。リセット制御回路７と、カウンタ８とで、電圧制御発振器５の出力駆動能力を制御する制御回路が構成されている。

位相比較器３は、基準信号Ref_CKと分周器６が出力する分周信号VCO_CKとを比較し、基準信号Ref_CKと分周信号VCO_CKとの位相差を検出して位相差検出信号Ｓ３を出力するものであり、従来周知のように構成される。ローパスフィルタ４は、位相比較器３が出力する位相差検出信号Ｓ３を入力し、電圧制御発振器５に与える周波数制御電圧Vcntを生成するものである。電圧制御発振器５は、ローパスフィルタ４から与えられる周波数制御電圧Vcntに対応する周波数の発振信号VCO_OUTを出力するものである。分周器６は、電圧制御発振器５が出力する発振信号VCO_OUTを分周し、分周信号VCO_CKを生成するものであり、従来周知のように構成される。

リセット制御回路７は、基準信号Ref_CKと分周信号VCO_CKとを入力し、リセット信号RESETを生成するものである。リセット信号RESETは、ローパスフィルタ４及びカウンタ８に与えられる。ローパスフィルタ４は、リセット信号RESETが与えられると、周波数制御電圧Vcntを初期値にリセットする。カウンタ８は、パワーオンリセット信号PWR_RSTとリセット信号RESETとを入力し、リセット信号RESETの立ち上がり回数をカウントし、そのカウント値Cnt[1:0]を出力するものである。カウント値Cnt[1:0]は、電圧制御発振器５に出力駆動能力制御信号として与えられる。

図２はリセット制御回路７の構成を示す回路図である。リセット制御回路７は、基準信号Ref_CKが与えられる基準信号入力端子１１と、分周信号VCO_CKが与えられる分周信号入力端子１２と、リセット信号RESETが出力されるリセット信号出力端子１３と、Ｔ（トグル）フリップフロップ１４、１５−１〜１５−ｎとを有している。Ｔフリップフロップ１５−２、１５−ｎ間に接続されているＴフリップフロップ１５−３〜１５−（ｎ−１）は図示を省略している。Ｔフリップフロップ１４、１５−１〜１５−ｎは、Ｄフリップフロップの逆相出力端子ＸＱをデータ入力端子Ｄに接続して構成されている。

Ｔフリップフロップ１４は、クロック端子ＣＫを分周信号入力端子１２に接続し、クリア端子ＣＬＲを基準信号入力端子１１に接続し、正相出力端子ＱをＴフリップフロップ１５−１〜１５−ｎのクリア端子ＣＬＲに接続している。Ｔフリップフロップ１４の正相出力端子Ｑには、Ｔフリップフロップ１５−１〜１５−ｎをリセットするフリップフロップ・リセット信号FFresetが出力される。

Ｔフリップフロップ１５−１は、クロック端子ＣＫを基準信号入力端子１１に接続している。Ｔフリップフロップ１５−ｋ（但し、ｋ＝２、３、…、ｎ−１であり、以下、同様である。）は、クロック端子ＣＫをＴフリップフロップ１５−（ｋ−１）の逆相出力端子ＸＱに接続している。Ｔフリップフロップ１５−ｎは、クロック端子ＣＫをＴフリップフロップ１５−（ｎ−１）の逆相出力端子ＸＱに接続し、自己の逆相出力端子ＸＱをリセット信号出力端子１３に接続している。

図３はリセット制御回路７の動作を示す波形図であり、基準信号Ref_CKと、分周信号VCO_CKと、フリップフロップ・リセット信号FFresetと、リセット信号RESETとを示している。図３（Ａ）は電圧制御発振器５が正常動作をしている場合（電圧制御発振器５が周波数制御電圧Vcntに対応した周波数の発振信号VCO_OUTを出力し、分周器６が発振信号VCO_OUTを分周してなる分周信号VCO_CKを出力している場合）、図３（Ｂ）は電圧制御発振器５が発振信号出力動作を停止し、分周信号VCO_CKがＨ（高）レベルに固定された場合、図３（Ｃ）は電圧制御発振器５が発振信号出力動作を停止し、分周信号VCO_CKがＬ（低）レベルに固定された場合である。

電圧制御発振器５が正常動作をしている場合には、Ｔフリップフロップ１４は、分周信号VCO_CKの立ち上がりタイミングで、フリップフロップ・リセット信号FFresetを立ち上げ、基準信号Ref_CKの立ち上がりタイミングでリセットされる。この結果、Ｔフリップフロップ１５−１〜１５−ｎは、フリップフロップ・リセット信号FFresetの立ち上がりタイミングに同期してリセットされ、リセット信号RESETは、図３（Ａ）に示すように、Ｈレベルを維持する。

ここで、例えば、電圧制御発振器５が発振信号出力動作を停止し、図３（Ｂ）に示すように、分周信号VCO_CKがＨレベルに固定された場合には、フリップフロップ・リセット信号FFresetは、分周信号VCO_CKの立ち上がりタイミングに同期してＨレベルに立ち上がるが、その後、Ｔフリップフロップ１４は、基準信号Ref_CKの立ち下がりタイミングに同期してリセットが繰り返されるので、フリップフロップ・リセット信号FFresetはＬレベルに固定される。この結果、フリップフロップ１５−１〜１５−ｎは、基準信号Ref_CKに対して分周動作を行い、リセット信号RESETは、基準信号Ref_CKを分周してなる一定周波数の信号となる。

これに対して、電圧制御発振器５が発振信号出力動作を停止し、図３（Ｃ）に示すように、分周信号VCO_CKがＬレベルに固定された場合には、Ｔフリップフロップ１４は、基準信号Ref_CKの立ち下がりタイミングに同期してリセットが繰り返されるので、フリップフロップ・リセット信号FFresetはＬレベルに固定される。この結果、フリップフロップ１５−１〜１５−ｎは、基準信号Ref_CKに対して分周動作を行い、リセット信号RESETは、基準信号Ref_CKを分周してなる一定周波数の信号となる。

図４はカウンタ８の構成を示す回路図である。カウンタ８は、リセット信号RESETが与えられるリセット信号入力端子１８と、パワーオンリセット信号PWR_RSTが与えられるパワーオンリセット信号入力端子１９と、カウント値Cnt[0]が出力されるカウント値出力端子２０と、カウント値Cnt[1]が出力されるカウント値出力端子２１と、Ｄフリップフロップ２２、２３と、排他的ＯＲ回路２４とを有している。

Ｄフリップフロップ２２は、クロック端子ＣＫをリセット信号入力端子１８に接続し、逆相出力端子ＸＱをデータ入力端子Ｄ及びカウント値出力端子２０に接続し、正相出力端子Ｑを排他的ＯＲ回路２４の第１の入力端子及びカウント値出力端子２０に接続し、クリア端子ＣＬＲをパワーオンリセット信号入力端子１９に接続している。Ｄフリップフロップ２２は、Ｔフリップフロップとして動作する。

Ｄフリップフロップ２３は、クロック端子ＣＫをリセット信号入力端子１８に接続し、データ入力端子Ｄを排他的ＯＲ回路２４の出力端子に接続し、正相出力端子Ｑを排他的ＯＲ回路２４の第２の入力端子及びカウント値出力端子２１に接続し、クリア端子ＣＬＲをパワーオンリセット信号入力端子１９に接続している。

図５はカウンタ８の動作を示す波形図であり、パワーオンリセット信号PWR_RSTと、リセット信号RESETと、カウント値Cnt[0]、Cnt[1]とを示している。即ち、カウンタ８は、パワーオンリセット信号PWR_RSTがＬレベルに立ち下がるとリセットされ、カウント値Cnt[1:0]の初期値を“００”（２桁目がＬレベル、１桁目がＬレベル）とし、リセット信号RESETの立ち上がり変化数をカウントする。リセット信号RESETの立ち上がり変化が１回目のときは、Cnt[1:0]＝“０１”（２桁目がＬレベル、１桁目がＨレベル）、リセット信号RESETの立ち上がり変化が２回目のときは、Cnt[1:0]＝“１０”（２桁目がＨレベル、１桁目がＬレベル）、リセット信号RESETの立ち上がり変化が３回目の場合は、Cnt[1:0]＝“１１”（２桁目がＨレベル、１桁目がＨレベル）とする。

図６はローパスフィルタ４の構成を示す回路図である。ローパスフィルタ４は、位相差検出信号Ｓ３が与えられる位相差検出信号入力端子２７と、リセット信号RESETが与えられるリセット信号入力端子２８と、周波数制御電圧Vcntが出力される周波数制御電圧出力端子２９と、インバータ３０、３１と、抵抗３２〜３４と、キャパシタ３５、３６と、ＮＭＯＳトランジスタ３７と、低電圧側の電源電圧ＶＳＳを供給するＶＳＳ電源線３８とを有している。リセット信号入力端子２８と、インバータ３１と、ＮＭＯＳトランジスタ３７とで、周波数制御電圧Vcntを初期化する初期化回路が構成されている。

抵抗３２は、位相差検出信号入力端子２７とインバータ３０の入力端子との間に接続されている。抵抗３３とキャパシタ３５は、インバータ３０の入力端子と出力端子との間に直列接続されている。抵抗３４は、インバータ３０の出力端子と周波数制御電圧出力端子２９との間に接続されている。キャパシタ３６は、抵抗３４と周波数制御電圧出力端子２９との接続点とＶＳＳ電源線３８との間に接続されている。ＮＭＯＳトランジスタ３７は、ドレインを抵抗３４と周波数制御電圧出力端子２９との接続点に接続し、ソースをＶＳＳ電源線３８に接続している。インバータ３１は、入力端子をリセット信号入力端子２８に接続し、出力端子をＮＭＯＳトランジスタ３７のゲートに接続している。

このように構成されたローパルフィルタ４においては、リセット信号RESET＝Ｈレベルのときは、インバータ３１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ３７はＯＦＦ（非導通）となる。この結果、位相差検出信号Ｓ３を平滑化して周波数制御電圧Vcntを出力する。ここで、リセット信号RESET＝Ｌレベルになると、インバータ３１の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタ３７はＯＮ（導通）となる。この結果、周波数制御電圧Vcntは初期値である０［Ｖ］にリセットされる。

図７は電圧制御発振器５の第１構成例を示す回路図である。電圧制御発振器５の第１構成例は、周波数制御電圧Vcntが与えられる周波数制御電圧入力端子４１と、カウント値Cnt[0]が与えられるカウント値入力端子４２と、カウント値Cnt[1]が与えられるカウント値入力端子４３と、発振信号VCO_OUTが出力される発振信号出力端子４４と、発振部４５と、ゲートバイアス回路４６と、出力アンプ４７とを有している。

発振部４５において、４８−１〜４８−３はリング接続されたインバータ、４９はＶＳＳ電源線、５０−１〜５０−３はインバータ４８−１〜４８−３の低電位側の電源ノードの電位を制御するＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ５０−ｊ（但し、ｊ＝１、２、３であり、以下、同様である。）は、ドレインをインバータ４８―ｊの電源ノード５１−ｊに接続し、ソースをＶＳＳ電源線４９に接続している。

ゲートバイアス回路４６は、発振部４５のＮＭＯＳトランジスタ５０−１〜５０−３のゲートに与えるゲートバイアス電圧ＶＢ１を生成するものである。ゲートバイアス回路４６において、５２はインバータ、５３は高電位側の電源電圧ＶＤＤを供給するＶＤＤ電源線、５４はＰＭＯＳトランジスタ、５５はＮＭＯＳトランジスタである。

インバータ５２は、入力端子を周波数制御電圧入力端子４１に接続し、出力端子をＰＭＯＳトランジスタ５４のゲートに接続している。ＰＭＯＳトランジスタ５４は、ソースをＶＤＤ電源線５３に接続し、ドレインをＮＭＯＳトランジスタ５５のドレインに接続している。ＮＭＯＳトランジスタ５５は、ゲートをドレイン及びＮＭＯＳトランジスタ５０−１〜５０−３のゲートに接続し、ソースをＶＳＳ電源線４９に接続し、ドレインにゲートバイアス電圧ＶＢ１を得るようにされている。

出力アンプ４７は、発振部４５のインバータ４８−３が出力する発振信号Ｓ４５を増幅して発振信号VCO_OUTを出力するものであり、カウント値Cnt[1:0]により駆動電流が制御されるものである。図７に示す電圧制御発振器５の第１構成例においては、例えば、発振信号Ｓ４５の周波数が出力アンプ４７の周波数帯域を越え、出力アンプ４７が発振信号VCO_OUTの出力動作を停止し、この結果、分周器６の出力がＨレベル又はＬレベルに固定されてしまう場合がある。

図８は出力アンプ４７の第１構成例を示す回路図である。出力アンプ４７の第１構成例は、発振信号Ｓ４５が与えられる発振信号入力端子５８と、カウント値Cnt[0]が与えられるカウント値入力端子５９と、カウント値Cnt[1]が与えられるカウント値入力端子６０と、発振信号VCO_OUTが出力される発振信号出力端子６１と、インバータ６２と、差動アンプ６３と、ゲートバイアス回路６４とを有している。

インバータ６２は、発振信号Ｓ４５を反転するものであり、入力端子を発振信号入力端子５８に接続している。差動アンプ６３は、発振信号Ｓ４５を増幅して発振信号VCO_OUTを出力するものであり、６５はＶＤＤ電源線、６６はＶＳＳ電源線、６７、６８は駆動トランジスタをなすＮＭＯＳトランジスタ、６９、７０は負荷回路を構成するＰＭＯＳトランジスタ、７１〜７３は電流源をなすＮＭＯＳトランジスタである。

ＰＭＯＳトランジスタ６９は、ソースをＶＤＤ電源線６５に接続し、ゲートをＰＭＯＳトランジスタ７０のゲートに接続し、ドレインをＮＭＯＳトランジスタ６７のドレイン及び発振信号出力端子６１に接続している。ＰＭＯＳトランジスタ７０は、ソースをＶＤＤ電源線６５に接続し、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ６８のドレインに接続している。

ＮＭＯＳトランジスタ６７は、ゲートを発振信号入力端子５８に接続し、ソースをＮＭＯＳトランジスタ７１〜７３のドレインに接続している。ＮＭＯＳトランジスタ６８は、ゲートをインバータ６２の出力端子に接続し、ソースをＮＭＯＳトランジスタ７１〜７３のドレインに接続している。ＮＭＯＳトランジスタ７１〜７３のソースは、ＶＳＳ電源線６６に接続されている。

ゲートバイアス回路６４は、差動アンプ６３の電流源をなすＮＭＯＳトランジスタ７１〜７３のゲートにゲートバイアス電圧ＶＢ２を供給するものである。ゲートバイアス回路６４において、７４はゲートバイアス電圧生成部であり、７５はＶＤＤ電源線、７６はＶＳＳ電源線、７７は抵抗、７８はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ７８は、ドレインを抵抗７７を介してＶＤＤ電源線７５に接続し、ゲートをドレイン及びＮＭＯＳトランジスタ７１のゲートに接続し、ソースをＶＳＳ電源線７６に接続し、ドレインにゲートバイアス電圧ＶＢ２を得るようにされている。

７９はインバータ、８０はアナログスイッチであり、８１はＰＭＯＳトランジスタ、８２はＮＭＯＳトランジスタである。インバータ７９の入力端子は、カウント値入力端子５９に接続されている。アナログスイッチ８０は、ＮＭＯＳトランジスタ７８のゲートとＮＭＯＳトランジスタ７２のゲートとの間に接続されている。ＰＭＯＳトランジスタ８１のゲートは、インバータ７９の出力端子に接続され、ＮＭＯＳトランジスタ８２のゲートは、カウント値入力端子５９に接続されている。

８３はインバータ、８４はアナログスイッチであり、８５はＰＭＯＳトランジスタ、８６はＮＭＯＳトランジスタである。インバータ８３の入力端子は、カウント値入力端子６０に接続されている。アナログスイッチ８４は、ＮＭＯＳトランジスタ７８のゲートとＮＭＯＳトランジスタ７３のゲートとの間に接続されている。ＰＭＯＳトランジスタ８５のゲートは、インバータ８３の出力端子に接続され、ＮＭＯＳトランジスタ８６のゲートは、カウント値入力端子６０に接続されている。

ＮＭＯＳトランジスタ７８と、ＮＭＯＳトランジスタ７１、７２、７３とでカレントミラー回路が構成されるが、ＮＭＯＳトランジスタ７１、７２、７３のＮＭＯＳトランジスタ７８に対するミラー比ｍは、例えば、１：１：２とされる。即ち、ＮＭＯＳトランジスタ７８に流れる電流の電流値をＩａとすると、ＮＭＯＳトランジスタ７１に流れる電流の電流値は、例えばＩａ、ＮＭＯＳトランジスタ７２のゲートにゲートバイアス電圧ＶＢ２が与えられる場合にＮＭＯＳトランジスタ７２に流れる電流の電流値は、例えばＩａ、ＮＭＯＳトランジスタ７３のゲートにゲートバイアス電圧ＶＢ２が与えられる場合にＮＭＯＳトランジスタ７３に流れる電流の電流値は、例えば、２×Ｉａとなるように回路定数が設定される。

このように構成された出力アンプ４７の第１構成例においては、カウント値Cnt[1:0]＝“００”のときは、アナログスイッチ８０、８４はＯＦＦとなる。この結果、ＮＭＯＳトランジスタ７１〜７３のうち、ＮＭＯＳトランジスタ７１のゲートのみにゲートバイアス電圧ＶＢ２が与えられ、差動アンプ６３には、ＮＭＯＳトランジスタ７１による電流（電流値＝Ｉａ）が流れる。

ここで、カウント値Cnt[1:0]＝“０１”となると、アナログスイッチ８０はＯＮ、アナログスイッチ８４はＯＦＦを維持し、ＮＭＯＳトランジスタ７１〜７３のうち、ＮＭＯＳトランジスタ７１、７２のゲートにゲートバイアス電圧ＶＢ２が与えられる。この結果、差動アンプ６３には、ＮＭＯＳトランジスタ７１による電流（電流値＝Ｉａ）と、ＮＭＯＳトランジスタ７２による電流（電流値＝Ｉａ）との合計電流（電流値＝２×Ｉａ）が流れる。

次に、カウント値Cnt[1:0]＝“１０”となると、アナログスイッチ８０はＯＦＦ、アナログスイッチ８４はＯＮとなり、ＮＭＯＳトランジスタ７１〜７３のうち、ＮＭＯＳトランジスタ７１、７３のゲートにゲートバイアス電圧ＶＢ２が与えられる。この結果、差動アンプ６３には、ＮＭＯＳトランジスタ７１による電流（電流値＝Ｉａ）と、ＮＭＯＳトランジスタ７３による電流（電流値＝２×Ｉａ）との合計電流（電流値＝３×Ｉａ）が流れる。

次に、カウント値Cnt[1:0]＝“１１”となると、アナログスイッチ８０はＯＮとなり、アナログスイッチ８４はＯＮを維持し、ＮＭＯＳトランジスタ７１、７２、７３のゲートにゲートバイアス電圧ＶＢ２が与えられる。この結果、差動アンプ６３には、ＮＭＯＳトランジスタ７１による電流Ｉａと、ＮＭＯＳトランジスタ７２による電流（電流値＝Ｉａ）と、ＮＭＯＳトランジスタ７３による電流（電流値＝２×Ｉａ）との合計電流（電流値＝４×Ｉａ）が流れる。このように、出力アンプ４７の第１構成例においては、差動アンプ６３は、カウント値Cnt[1:0]が増加する毎に駆動電流を段階的に増加させることにより、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

図９は出力アンプ４７の第２構成例を示す回路図である。出力アンプ４７の第２構成例は、発振信号入力端子５８と、カウント値入力端子５９、６０と、発振信号出力端子６１と、インバータ６２と、差動アンプ８９と、ゲートバイアス回路９０とを設けている。差動アンプ８９は、図８に示す差動アンプ６３からＮＭＯＳトランジスタ７２、７３を削除したものである。

ゲートバイアス回路９０は、差動アンプ８９の電流源をなすＮＭＯＳトランジスタ７１のゲートにゲートバイアス電圧ＶＢ３を与えるものである。ゲートバイアス回路９０において、９１はＶＤＤ電源線、９２〜９４はＰＭＯＳトランジスタ、９５〜９７は抵抗、９８はＮＭＯＳトランジスタ、９９、１００はインバータである。

ＰＭＯＳトランジスタ９２は、ソースをＶＤＤ電源線９１に接続し、ドレインを抵抗９５を介してＮＭＯＳトランジスタ９８のドレインに接続し、ゲートに電源電圧ＶＳＳが与えられ、常にＯＮとなるように構成されている。ＰＭＯＳトランジスタ９３は、ソースをＶＤＤ電源線９１に接続し、ドレインを抵抗９６を介してＮＭＯＳトランジスタ９８のドレインに接続している。ＰＭＯＳトランジスタ９４は、ソースをＶＤＤ電源線９１に接続し、ドレインを抵抗９７を介してＮＭＯＳトランジスタ９８のドレインに接続している。

ＮＭＯＳトランジスタ９８は、ゲートをドレイン及びＮＭＯＳトランジスタ７１のゲートに接続し、ソースをＶＳＳ電源線６６に接続し、ドレインにゲートバイアス電圧ＶＢ３を得るようにされている。インバータ９９は、入力端子をカウント値入力端子５９に接続し、出力端子をＰＭＯＳトランジスタ９３のゲートに接続している。インバータ１００は、入力端子をカウント値入力端子６０に接続し、出力端子をＰＭＯＳトランジスタ９４のゲートに接続している。

本例では、ＰＭＯＳトランジスタ９２に流れる電流の電流値をＩｂとすると、ＰＭＯＳトランジスタ９３がＯＮの場合にＰＭＯＳトランジスタ９３に流れる電流の電流値は、例えばＩｂ、ＰＭＯＳトランジスタ９４がＯＮの場合にＰＭＯＳトランジスタ９４に流れる電流の電流値は、例えば、２×Ｉｂとなるように回路定数が設定される。ＮＭＯＳトランジスタ９８とＮＭＯＳトランジスタ７１とでカレントミラー回路が構成されているが、ＮＭＯＳトランジスタ７１のＮＭＯＳトランジスタ９８に対するミラー比は、例えば１とされる。

このように構成された出力アンプ４７の第２構成例においては、カウント値Cnt[1:0]＝“００”の場合には、ＰＭＯＳトランジスタ９３、９４はＯＦＦとなり、ＮＭＯＳトランジスタ９８には、ＰＭＯＳトランジスタ９２による電流（電流値＝Ｉｂ）が流れる。この結果、差動アンプ８９に流れる電流の電流値はＩｂとなる。

ここで、カウント値Cnt[1:0]＝“０１”となると、ＰＭＯＳトランジスタ９３はＯＮとなり、ＰＭＯＳトランジスタ９４はＯＦＦを維持し、ＮＭＯＳトランジスタ９８には、ＰＭＯＳトランジスタ９２による電流（電流値＝Ｉｂ）と、ＰＭＯＳトランジスタ９３による電流（電流値＝Ｉｂ）との合計電流（電流値＝２×Ｉｂ）が流れる。この結果、差動アンプ８９に流れる電流の電流値は、２×Ｉｂとなる。

次に、カウント値Cnt[1:0]＝“１０”となると、ＰＭＯＳトランジスタ９３はＯＦＦ、ＰＭＯＳトランジスタ９４はＯＮとなり、ＮＭＯＳトランジスタ９８には、ＰＭＯＳトランジスタ９２による電流（電流値＝Ｉｂ）と、ＰＭＯＳトランジスタ９４による電流（電流値＝２×Ｉｂ）との合計電流（電流値＝３×Ｉｂ）が流れる。この結果、差動アンプ８９にも、電流３×Ｉｂが流れる。

次に、カウント値Cnt[1:0]＝“１１”になると、ＰＭＯＳトランジスタ９３はＯＮとなり、ＰＭＯＳトランジスタ９４はＯＮを維持し、ＮＭＯＳトランジスタ９８には、ＰＭＯＳトランジスタ９２による電流（電流値＝Ｉｂ）と、ＰＭＯＳトランジスタ９３による電流（電流値＝Ｉｂ）と、ＰＭＯＳトランジスタ９４による電流（電流値＝２×Ｉｂ）との合計電流（電流値＝４×Ｉｂ）が流れる。この結果、差動アンプ８９に流れる電流の電流値は、４×Ｉｂとなる。このように、出力アンプ４７の第２構成例においては、差動アンプ８９は、カウント値Cnt[1:0]が増加する毎に駆動電流を段階的に増加させることにより、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

図１０は出力アンプ４７の第３構成例を示す回路図である。出力アンプ４７の第３構成例は、発振信号入力端子５８と、カウント値入力端子５９、６０と、発振信号出力端子６１と、インバータ６２と、差動アンプ８９と、ゲートバイアス回路１０３を設けている。ゲートバイアス回路１０３は、差動アンプ８９の電流源をなすＮＭＯＳトランジスタ７１のゲートにゲートバイアス電圧ＶＢ４を与えるものである。ゲートバイアス回路１０３において、１０４はＶＤＤ電源線、１０５はＶＳＳ電源線、１０６、１０７はＰＭＯＳトランジスタ、１０８〜１１１はＮＭＯＳトランジスタ、１１２〜１１４は抵抗、１１５はオペアンプである。

ＰＭＯＳトランジスタ１０６は、ソースをＶＤＤ電源線１０４に接続し、ドレインをＮＭＯＳトランジスタ１０８のドレインに接続している。ＮＭＯＳトランジスタ１０８は、ゲートをドレイン及びＮＭＯＳトランジスタ７１のゲートに接続し、ソースをＶＳＳ電源線６６に接続し、ドレインにゲートバイアス電圧ＶＢ４を得るようにされている。ＮＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ７１とでカレントミラー回路が構成されているが、ＮＭＯＳトランジスタ７１のＮＭＯＳトランジスタ１０８に対するミラー比は、例えば１とされる。

ＰＭＯＳトランジスタ１０７は、ソースをＶＤＤ電源線１０４に接続し、ドレインをノードＭＤに接続している。ＰＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１０７は同一サイズとされている。ＮＭＯＳトランジスタ１０９は、ドレインを抵抗１１２を介してノードＭＤに接続し、ソースをＶＳＳ電源線１０５に接続し、ゲートに電源電圧ＶＤＤが与えられ、常にＯＮとなるように構成されている。ＮＭＯＳトランジスタ１１０は、ドレインを抵抗１１３を介してノードＭＤに接続し、ソースをＶＳＳ電源線１０５に接続し、ゲートをカウント値入力端子５９に接続している。ＮＭＯＳトランジスタ１１１は、ドレインを抵抗１１４を介してノードＭＤに接続し、ソースをＶＳＳ電源線１０５に接続し、ゲートをカウント値入力端子６０に接続している。

オペアンプ１１５は、反転入力端子をノードＭＤに接続し、出力端子をＰＭＯＳトランジスタ１０７のゲートに接続し、非反転入力端子にバンド・ギャップ・リファレンス回路からの定電圧ＶＢＧＲが与えられるように構成され、ノードＭＤの電圧が定電圧ＶＢＧＲと同一電圧となるように、ＰＭＯＳトランジスタ１０７のゲート電圧（ＯＮ抵抗値）を制御する。

本例では、ＮＭＯＳトランジスタ１０９に流れる電流の電流値をＩｃとすると、ＮＭＯＳトランジスタ１１０がＯＮの場合にＮＭＯＳトランジスタ１１０に流れる電流の電流値は、例えばＩｃ、ＮＭＯＳトランジスタ１１１がＯＮの場合にＮＭＯＳトランジスタ１１１に流れる電流の電流値は、例えば、２×Ｉｃとなるように回路定数が設定される。

このように構成された出力アンプ４７の第３構成例においては、カウント値Cnt[1:0]＝“００”の場合には、ＮＭＯＳトランジスタ１１０、１１１はＯＦＦとなり、ＰＭＯＳトランジスタ１０７には、ＮＭＯＳトランジスタ１０９による電流（電流値＝Ｉｃ）が流れる。この結果、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１０８に流れる電流の電流値はＩｃとなり、差動アンプ８９に流れる電流の電流値もＩｃとなる。

ここで、カウント値Cnt[1:0]＝“０１”になると、ＮＭＯＳトランジスタ１１０はＯＮとなり、ＮＭＯＳトランジスタ１１１はＯＦＦを維持し、ＰＭＯＳトランジスタ１０７には、ＮＭＯＳトランジスタ１０９による電流（電流値＝Ｉｃ）と、ＮＭＯＳトランジスタ１１０による電流（電流値＝Ｉｃ）との合計電流（電流値＝２×Ｉｃ）が流れる。この場合、ノードＭＤの電位は下降しようとするが、オペアンプ１１５は、ノードＭＤの電位が定電圧ＶＢＧＲと同一となるように、その出力電圧を下げてＰＭＯＳトランジスタ１０７のＯＮ抵抗値が下がるようにする。この結果、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１０８に流れる電流の電流値は、２×Ｉｃとなり、差動アンプ８９に流れる電流の電流値も、２×Ｉｃとなる。

次に、カウント値Cnt[1:0]＝“１０”になると、ＮＭＯＳトランジスタ１１０はＯＦＦ、ＮＭＯＳトランジスタ１１１はＯＮとなり、ＰＭＯＳトランジスタ１０７には、ＮＭＯＳトランジスタ１０９による電流（電流値＝Ｉｃ）と、ＮＭＯＳトランジスタ１１１による電流（電流値＝２×Ｉｃ）との合計電流（電流値＝３×Ｉｃ）が流れる。この場合、ノードＭＤの電位は下降しようとするが、オペアンプ１１５は、ノードＭＤの電位が定電圧ＶＢＧＲと同一となるように、その出力電圧を更に下げてＰＭＯＳトランジスタ１０７のＯＮ抵抗値が更に下がるようにする。この結果、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１０８に流れる電流の電流値は、３×Ｉｃとなり、差動アンプ８９に流れる電流の電流値も、３×Ｉｃとなる。

次に、カウント値Cnt[1:0]＝“１１”になると、ＮＭＯＳトランジスタ１１０はＯＮとなり、ＮＭＯＳトランジスタ１１１はＯＮを維持し、ＰＭＯＳトランジスタ１０７には、ＮＭＯＳトランジスタ１０９による電流（電流値＝Ｉｃ）と、ＮＭＯＳトランジスタ１１０による電流（電流値＝Ｉｃ）と、ＮＭＯＳトランジスタ１１１による電流（電流値＝２×Ｉｃ）との合計電流（電流値＝４×Ｉｃ）が流れる。

この場合、ノードＭＤの電位は下降しようとするが、オペアンプ１１５は、ノードＭＤの電位が定電圧ＶＢＧＲと同一となるように、その出力電圧を更に下げてＰＭＯＳトランジスタ１０７のＯＮ抵抗値が更に下がるようにする。この結果、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１０８に流れる電流の電流値は、４×Ｉｃとなり、差動アンプ８９に流れる電流の電流値も、４×Ｉｃとなる。このように、出力アンプ４７の第３構成例においては、差動アンプ８９は、カウント値Cnt[1:0]が増加する毎に駆動電流を段階的に増加させることにより、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

図１１は出力アンプ４７の第４構成例を示す回路図である。出力アンプ４７の第４構成例は、発振信号入力端子５８と、カウント値入力端子５９、６０と、発振信号出力端子６１と、インバータ６２と、差動アンプ１２０と、ゲートバイアス回路１２１と、バックバイアス回路１２２とを設けている。差動アンプ１２０は、ＮＭＯＳトランジスタ６７、６８のバックゲートにバックバイアス回路１２２が出力するバックバイアス電圧ＶＢ５を与えるようにし、その他については、図９に示す差動アンプ８９と同様に構成したものである。ゲートバイアス回路１２１は、図８に示すゲートバイアス電圧生成部７４と同一構成のものである。

バックバイアス回路１２２は、差動アンプ１２０のＮＭＯＳトランジスタ６７、６８のバックゲートにバックバイアス電圧ＶＢ５を与えるものである。バックバイアス回路１２２において、１２３はＶＤＤ電源線、１２４はＶＳＳ電源線、１２５〜１２７は抵抗、１２８〜１３０はＮＭＯＳトランジスタ、１３１、１３２はＮＯＲ回路である。抵抗１２５〜１２７は、ＶＤＤ電源線１２３とＶＳＳ電源線１２４との間に直列接続されている。例えば、ノードＮ１には、ＶＳＳ＋０.２Ｖが得られ、ノードＮ２にはＶＳＳ＋０.１Ｖが得られるように、抵抗１２５〜１２７の抵抗値が決定される。

ＮＭＯＳトランジスタ１２８は、ドレインを抵抗１２５と抵抗１２６との接続点であるノードＮ１に接続し、ソースをノードＮ３に接続している。ＮＭＯＳトランジスタ１２９は、ドレインを抵抗１２６と抵抗１２７との接続点であるノードＮ２に接続し、ソースをノードＮ３に接続している。ＮＭＯＳトランジスタ１３０は、ドレインをＶＳＳ電源線１２４に接続し、ソースをノードＮ３に接続している。ノードＮ３は、ＮＭＯＳトランジスタ６７、６８のバックゲートに接続される。

ＮＭＯＳトランジスタ１２８のゲートは、カウント値入力端子６０に接続されている。ＮＯＲ回路１３１は、第１の入力端子（アクティブＬの入力端子）をカウント値入力端子５９に接続し、第２の入力端子をカウント値入力端子６０に接続し、出力端子をＮＭＯＳトランジスタ１２９のゲートに接続している。ＮＯＲ回路１３２は、第１の入力端子をカウント値入力端子５９に接続し、第２の入力端子をカウント値入力端子６０に接続し、出力端子をＮＭＯＳトランジスタ１３０のゲートに接続している。

このように構成された出力アンプ４７の第４構成例においては、カウント値Cnt[1:0]＝“００”の場合には、ＮＭＯＳトランジスタ１２８はＯＦＦとなる。また、ＮＯＲ回路１３１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ１２９はＯＦＦとなる。また、ＮＯＲ回路１３２の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタ１３０はＯＮとなる。この結果、ＮＭＯＳトランジスタ６７、６８のバックゲートには、電源電圧ＶＳＳが印加される。

ここで、カウント値Cnt[1:0]＝“０１”となると、ＮＭＯＳトランジスタ１２８はＯＦＦを維持する。また、ＮＯＲ回路１３１の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタ１２９はＯＮとなる。また、ＮＯＲ回路１３２の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ１３０はＯＦＦとなる。この結果、ＮＭＯＳトランジスタ６７、６８のバックゲートには、ＶＳＳ＋０.１Ｖが印加され、ＮＭＯＳトランジスタ６７、６８のしきい値は低下する。

次に、カウント値Cnt[1:0]＝“１０”となると、ＮＭＯＳトランジスタ１２８はＯＮとなる。また、ＮＯＲ回路１３１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ１２９はＯＦＦとなる。また、ＮＯＲ回路１３２の出力＝Ｌレベルを維持し、ＮＭＯＳトランジスタ１３０はＯＦＦを維持する。この結果、ＮＭＯＳトランジスタ６７、６８のバックゲートには、ＶＳＳ＋０.２Ｖが印加され、ＮＭＯＳトランジスタ６７、６８のしきい値は更に低下する。

次に、カウント値Cnt[1:0]＝“１１”となると、ＮＭＯＳトランジスタ１２８はＯＮを維持する。また、ＮＯＲ回路１３１の出力＝Ｌレベルを維持し、ＮＭＯＳトランジスタ１２９はＯＦＦを維持する。また、ＮＯＲ回路１３２の出力＝Ｌレベルを維持し、ＮＭＯＳトランジスタ１３０はＯＦＦを維持する。この結果、ＮＭＯＳトランジスタ６７、６８のバックゲートには、ＶＳＳ＋０.２Ｖが印加される状態が継続する。

このように、出力アンプ４７の第４構成例においては、差動アンプ１２０は、カウント値Cnt[1:0]＝“１１”となる場合を除き、カウント値Cnt[1:0]が増加する毎にＮＭＯＳトランジスタ６７、６８のバックバイアス電圧を段階的に上げることによりＮＭＯＳトランジスタ６７、６８のしきい値を段階的に下げ、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

図１２は出力アンプ４７の第５構成例を示す回路図である。出力アンプ４７の第５構成例は、発振信号入力端子５８と、カウント値入力端子５９、６０と、発振信号出力端子６１と、インバータ６２と、差動アンプ１３５と、ゲートバイアス回路１３６と、バックバイアス回路１２２とを設けている。

差動アンプ１３５は、電流源をなすＮＭＯＳトランジスタ７１のバックゲートにバックバイアス回路１２２が出力するバックバイアス電圧ＶＢ５を与えるようにし、その他については、図９に示す差動アンプ８９と同様に構成したものである。ゲートバイアス回路１３６は、ＮＭＯＳトランジスタ７８のバックゲートにバックバイアス回路１２２が出力するバックゲート電圧ＶＢ５を与えるようにし、その他については、図１１に示すゲートバイアス回路１２１と同様に構成したものである。

このように構成された出力アンプ４７の第５構成例においては、カウント値Cnt[1:0]＝“００”の場合には、ＮＭＯＳトランジスタ１２８はＯＦＦとなる。また、ＮＯＲ回路１３１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ１２９はＯＦＦとなる。また、ＮＯＲ回路１３２の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタ１３０はＯＮとなる。この結果、ＮＭＯＳトランジスタ７１、７８のバックゲートには、ＶＳＳが印加される。

ここで、カウント値Cnt[1:0]＝“０１”となると、ＮＭＯＳトランジスタ１２８はＯＦＦを維持する。また、ＮＯＲ回路１３１の出力＝Ｈレベルとなり、ＮＭＯＳトランジスタ１２９はＯＮとなる。また、ＮＯＲ回路１３２の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ１３０はＯＦＦとなる。この結果、ＮＭＯＳトランジスタ７１、７８のバックゲートには、ＶＳＳ＋０.１Ｖが印加され、ＮＭＯＳトランジスタ７１、７８のしきい値は低下する。

次に、カウント値Cnt[1:0]＝“１０”となると、ＮＭＯＳトランジスタ１２８はＯＮとなる。また、ＮＯＲ回路１３１の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ１２９はＯＦＦとなる。また、ＮＯＲ回路１３２の出力＝Ｌレベルを維持し、ＮＭＯＳトランジスタ１３０はＯＦＦを維持する。この結果、ＮＭＯＳトランジスタ７１、７８のバックゲートには、ＶＳＳ＋０.２Ｖが印加され、ＮＭＯＳトランジスタ７１、７８のしきい値は更に低下する。

次に、カウント値Cnt[1:0]＝“１１”となると、ＮＭＯＳトランジスタ１２８はＯＮを維持する。また、ＮＯＲ回路１３１の出力＝Ｌレベルを維持し、ＮＭＯＳトランジスタ１２９はＯＦＦを維持する。また、ＮＯＲ回路１３２の出力＝Ｌレベルを維持し、ＮＭＯＳトランジスタ１３０はＯＦＦを維持する。この結果、ＮＭＯＳトランジスタ７１、７８のバックゲートには、ＶＳＳ＋０.２Ｖが印加される状態が継続する。

このように、出力アンプ４７の第５構成例においては、差動アンプ１３５は、カウント値Cnt[1:0]＝“１１”となる場合を除き、カウント値CNT[1:0]が増加する毎にＮＭＯＳトランジスタ７１、７８のバックゲート電圧を段階的に上げることによりＮＭＯＳトランジスタ７１、７８のしきい値を段階的に下げ、出力駆動能力を段階的に増加させ、周波数帯域も段階的に上げる。

図１３は電圧制御発振器５の第２構成例を示す回路図である。電圧制御発振器５の第２構成例は、周波数制御電圧入力端子４１と、カウント値入力端子４２、４３と、発振信号出力端子４４と、発振部１３９と、発振部１３９にゲートバイアス電圧を与えるゲートバイアス回路４６と、発振部１３９が出力する発振信号Ｓ１３９、／Ｓ１３９とを入力して発振信号VCO_OUTを出力する出力アンプ１４０とを有している。発振部１３９は、差動アンプ１４１−１〜１４１−３をリング接続して構成されている。

図１３に示す電圧制御発振器５の第２構成例においては、例えば、発振部１３９が出力する発振信号Ｓ１３９、／Ｓ１３９の周波数が出力アンプ１４０の周波数帯域を越え、出力アンプ１４０が発振信号VCO_OUTの出力動作を停止し、この結果、分周器６の出力がＨレベル又はＬレベルに固定されてしまう場合がある。

図１４は差動アンプ１４１−ｊの構成を示す回路図である。図１４中、１４４は正相入力端子、１４５は逆相入力端子、１４６は正相出力端子、１４７は逆相出力端子、１４８はＶＤＤ電源線、１４９はＶＳＳ電源線、１５０〜１５２はＮＭＯＳトランジスタ、１５３、１５４は抵抗である。ＮＭＯＳトランジスタ１５０、１５１は入力トランジスタであり、ＮＭＯＳトランジスタ１５２は電流源をなすトランジスタである。

ＮＭＯＳトランジスタ１５０は、ドレインを抵抗１５３を介してＶＤＤ電源線１４８に接続し、ゲートを正相入力端子１４４に接続し、ソースをＮＭＯＳトランジスタ１５２のドレインに接続している。ＮＭＯＳトランジスタ１５１は、ドレインを抵抗１５４を介してＶＤＤ電源線１４８に接続し、ゲートを逆相入力端子１４５に接続し、ソースをＮＭＯＳトランジスタ１５２のドレインに接続している。

ＮＭＯＳトランジスタ１５２は、ゲートをＮＭＯＳトランジスタ５５のゲートに接続し、ソースを接地している。ＮＭＯＳトランジスタ１５０のドレインと抵抗１５３との接続点は逆相出力端子１４７に接続されている。ＮＭＯＳトランジスタ１５１のドレインと抵抗１５４との接続点は逆相出力端子１４６に接続されている。

図１５は出力アンプ１４０の第１構成例を示す回路図である。出力アンプ１４０の第１構成例は、図８に示す出力アンプ４７の第１構成例からインバータ６２を削除し、発振信号入力端子１５７を設け、ＮＭＯＳトランジスタ６８のゲートを発振信号入力端子１５７に接続し、発振信号入力端子５８には発振部１３９が出力する発振信号Ｓ１３９を与え、発振信号入力端子１５７には発振部１３９が出力する発振信号／Ｓ１３９を与えるようにし、その他については、図８に示す出力アンプ４７の第１構成例と同様に構成したものである。

図１５に示す出力アンプ１４０の第１構成例においても、図８に示す出力アンプ４７の第１構成例の場合と同様に、差動アンプ６３は、カウント値Cnt[1:0]が増加する毎に駆動電流を段階的に増加させることにより、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

図１６は出力アンプ１４０の第２構成例を示す回路図である。出力アンプ１４０の第２構成例は、図９に示す出力アンプ４７の第２構成例からインバータ６２を削除し、発振信号入力端子１５７を設け、ＮＭＯＳトランジスタ６８のゲートを発振信号入力端子１５７に接続し、発振信号入力端子５８には発振部１３９が出力する発振信号Ｓ１３９を与え、発振信号入力端子１５７には発振部１３９が出力する発振信号／Ｓ１３９を与えるようにし、その他については、図９に示す出力アンプ４７の第２構成例と同様に構成したものである。

図１６に示す出力アンプ１４０の第２構成例においても、図９に示す出力アンプ４７の第２構成例の場合と同様に、差動アンプ８９は、カウント値Cnt[1:0]が増加する毎に駆動電流を段階的に増加させることにより、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

図１７は出力アンプ１４０の第３構成例を示す回路図である。出力アンプ１４０の第３構成例は、図１０に示す出力アンプ４７の第３構成例からインバータ６２を削除し、発振信号入力端子１５７を設け、ＮＭＯＳトランジスタ６８のゲートを発振信号入力端子１５７に接続し、発振信号入力端子５８には発振部１３９が出力する発振信号Ｓ１３９を与え、発振信号入力端子１５７には発振部１３９が出力する発振信号／Ｓ１３９を与えるようにし、その他については、図１０に示す出力アンプ４７の第３構成例と同様に構成したものである。

図１７に示す出力アンプ１４０の第３構成例においても、図１０に示す出力アンプ４７の第３構成例の場合と同様に、差動アンプ８９は、カウント値Cnt[1:0]が増加する毎に駆動電流を段階的に増加させることにより、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

図１８は出力アンプ１４０の第４構成例を示す回路図である。出力アンプ１４０の第４構成例は、図１１に示す出力アンプ４７の第４構成例からインバータ６２を削除し、発振信号入力端子１５７を設け、ＮＭＯＳトランジスタ６８のゲートを発振信号入力端子１５７に接続し、発振信号入力端子５８には発振部１３９が出力する発振信号Ｓ１３９を与え、発振信号入力端子１５７には発振部１３９が出力する発振信号／Ｓ１３９を与えるようにし、その他については、図１１に示す出力アンプ４７の第４構成例と同様に構成したものである。

図１８に示す出力アンプ１４０の第４構成例においても、図１１に示す出力アンプ４７の第４構成例の場合と同様に、差動アンプ１２０は、ＮＭＯＳトランジスタ６７、６８のバックバイアス電圧を段階的に下げることによりＮＭＯＳトランジスタ６７、６８のしきい値を段階的に下げ、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

図１９は出力アンプ１４０の第５構成例を示す回路図である。出力アンプ１４０の第５構成例は、図１２に示す出力アンプ４７の第５構成例からインバータ６２を削除し、発振信号入力端子１５７を設け、ＮＭＯＳトランジスタ６８のゲートを発振信号入力端子１５７に接続し、発振信号入力端子５８には発振部１３９が出力する発振信号Ｓ１３９を与え、発振信号入力端子１５７には発振部１３９が出力する発振信号／Ｓ１３９を与えるようにし、その他については、図１２に示す出力アンプ４７の第５構成例と同様に構成したものである。

図１９に示す出力アンプ１４０の第５構成例においても、図１２に示す出力アンプ４７の第５構成例の場合と同様に、差動アンプ１３５は、ＮＭＯＳトランジスタ７１、７８のバックバイアス電圧を段階的に下げることによりＮＭＯＳトランジスタ７１、７８のしきい値を段階的に下げ、出力駆動能力を段階的に増加させ、周波数帯域を段階的に上げる。

なお、電圧制御発振器５の第１構成例が有する出力アンプ４７の第１構成例〜第５構成例を構成する差動アンプ及び電圧制御発振器５の第２構成例が有する出力アンプ１４０の第１構成例〜第５構成例を構成する差動アンプとして、ＮＭＯＳトランジスタを駆動トランジスタとする差動アンプ６３、８９、１２０、１３５を設けた場合について説明したが、この代わりに、ＰＭＯＳトランジスタを駆動トランジスタとする差動アンプを設けるように構成することもできる。

図２０は、電圧制御発振器５内の出力アンプが有する差動アンプをＰＭＯＳトランジスタを駆動トランジスタとする差動アンプとした場合において、駆動トランジスタ又は電流源トランジスタのバックバイアス電圧を変化させて差動アンプの駆動能力を変化させるように構成する場合に使用することができるバックバイアス回路の例を示す回路図である。

図２０において、１６０はＶＤＤ電源線、１６１はＶＳＳ電源線、１６２〜１６４は抵抗、１６５〜１６７はＰＭＯＳトランジスタ、１６８、１６９はＯＲ回路，１７０はインバータである。抵抗１６２〜１６４は、ＶＤＤ電源線１６０とＶＳＳ電源線１６１との間に直列接続されている。例えば、ノードＮ５には、ＶＤＤ−０.１Ｖが得られ、ノードＮ６にはＶＤＤ−０.２Ｖが得られるように、抵抗１６２〜１６４の抵抗値が決定される。

ＰＭＯＳトランジスタ１６５は、ソースをＶＤＤ電源線１６０に接続し、ドレインをノードＮ７に接続している。ＰＭＯＳトランジスタ１６６は、ソースを抵抗１６２と抵抗１６３との接続点であるノードＮ５に接続し、ドレインをノードＮ７に接続している。ＰＭＯＳトランジスタ１６７は、ソースを抵抗１６３と抵抗１６４との接続点であるノードＮ６に接続し、ドレインをノードＮ７に接続している。ノードＮ７は、差動アンプの駆動トランジスタをなすＰＭＯＳトランジスタ又は差動アンプの電流源トランジスタをなすＰＭＯＳトランジスタのバックゲートに接続される。

ＯＲ回路１６８は、第１の入力端子をカウント値入力端子５９に接続し、第２の入力端子をカウント値入力端子６０に接続し、出力端子をＰＭＯＳトランジスタ１６５のゲートに接続している。ＯＲ回路１６９は、第１の入力端子（アクティブＬの入力端子）をカウント値入力端子５９に接続し、第２の入力端子をカウント値入力端子６０に接続し、出力端子をＰＭＯＳトランジスタ１６６のゲートに接続している。インバータ１７０は、入力端子をカウント値入力端子６０に接続し、出力端子をＰＭＯＳトランジスタ１６７のゲートに接続している。

このように構成されたバックバイアス回路においては、カウント値Cnt[1:0]＝“００”の場合には、ＯＲ回路１６８の出力＝Ｌレベルとなり、ＰＭＯＳトランジスタ１６５はＯＮとなる。また、ＯＲ回路１６９の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタ１６６はＯＦＦとなる。また、インバータ１７０の出力はＨレベルとなり、ＰＭＯＳトランジスタ１６７はＯＦＦとなる。この結果、ノードＮ７の電圧は、電源電圧ＶＤＤとなる。

ここで、カウント値Cnt[1:0]＝“０１”となると、ＯＲ回路１６８の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタ１６５はＯＦＦとなる。また、ＯＲ回路１６９の出力＝Ｌレベルとなり、ＰＭＯＳトランジスタ１６６はＯＮとなる。また、インバータ１７０の出力はＨレベルを維持し、ＰＭＯＳトランジスタ１６７はＯＦＦを維持する。この結果、ノードＮ７の電圧は、ＶＤＤ−０.１Ｖとなる。

次に、カウント値Cnt[1:0]＝“１０”となると、ＯＲ回路１６８の出力＝Ｈレベルを維持し、ＰＭＯＳトランジスタ１６５はＯＦＦを維持する。また、ＯＲ回路１６９の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタ１６６はＯＦＦとなる。また、インバータ１７０の出力はＬレベルとなり、ＰＭＯＳトランジスタ１６７はＯＮとなる。この結果、ノードＮ７の電圧は、ＶＤＤ−０.２Ｖとなる。

図２１は本発明の第１実施形態の動作を示すフローチャートである。本発明の第１実施形態においては、電圧制御発振器５が発振信号出力動作を停止し、図３（Ｂ）又は（Ｃ）に示すように、分周器６の出力がＨレベル又はＬレベルに固定されると、リセット制御回路７は、リセット信号RESETをＨレベルからＬレベルに変化させる。この結果、ローパスフィルタ４は、周波数制御電圧Vcntを初期化する。

その後、リセット信号RESETがＬレベルからＨレベルに変化すると、カウンタ８は、図５に示すように、カウント値Cnt[1:0]を“０１”とする。この結果、電圧制御発振器５として、図７に示す第１構成例を設ける場合には、出力アンプ４７の出力駆動能力が増加して周波数帯域が上がる。また、電圧制御発振器５として、図１３に示す第２構成例を設ける場合には、出力アンプ１４０は出力駆動能力が増加して周波数帯域が上がる。これにより、電圧制御発振器５は、発振信号出力動作を復帰させる可能性がある。

ここで、例えば、電圧制御発振器５が発振信号出力動作を復帰させると、図３（Ａ）に示すように、リセット信号RESETはＨレベルに固定され、ローパスフィルタ４は、位相差検出信号Ｓ３を平滑化してなる周波数制御電圧Vcntを電圧制御発振器５に与え、電圧制御発振器５の正常動作が確保される。

これに対して、電圧制御発振器５が発振信号出力動作を復帰させないと、リセット制御回路７は、再度、リセット信号RESETをＨレベルからＬレベルに変化させる。この結果、ローパスフィルタ４は、周波数制御電圧Vcntを初期化する。

この場合、その後、リセット信号RESETがＬレベルからＨレベルに変化すると、カウンタ８は、図５に示すように、カウント値Cnt[1:0]を“１０”とする。この結果、電圧制御発振器５として、図７に示す第１構成例を設ける場合には、出力アンプ４７の出力駆動能力が更に増加して周波数帯域が更に上がる。また、電圧制御発振器５として、図１３に示す第２構成例を設ける場合には、出力アンプ１４０は出力駆動能力が更に増加して周波数帯域が更に上がる。これにより、電圧制御発振器５は、発振信号出力動作を復帰させる可能性がある。

ここで、例えば、電圧制御発振器５が発振信号出力動作を復帰させると、図３（Ａ）に示すように、リセット信号RESETはＨレベルに固定され、ローパスフィルタ４は、位相差検出信号Ｓ３を平滑化してなる周波数制御電圧Vcntを電圧制御発振器５に与え、電圧制御発振器５の正常動作が確保される。

これに対して、電圧制御発振器５が発振信号出力動作を復帰させないと、リセット制御回路７は、再度、リセット信号RESETをＨレベルからＬレベルに変化させる。この結果、ローパスフィルタ４は、周波数制御電圧Vcntを初期化する。

この場合、その後、リセット信号RESETがＬレベルからＨレベルに変化すると、カウンタ８は、図５に示すように、カウント値Cnt[1:0]を“１１”とする。ここで、電圧制御発振器５として、図７に示す第１構成例を設ける場合において、出力アンプ４７として、図８に示す第１構成例、図９に示す第２構成例又は図１０に示す第３構成例を設ける場合には、出力アンプ４７の出力駆動能力が更に増加して周波数帯域が更に上がる。これにより、電圧制御発振器５は、発振信号出力動作を復帰させる可能性がある。

また、電圧制御発振器５として、図１３に示す第２構成例を設ける場合において、差動アンプ１４０として、図１５に示す第１構成例、図１６に示す第２構成例又は図１７に示す第３構成例を設ける場合には、出力アンプ１４０は出力駆動能力が更に増加して周波数帯域が更に上がる。これにより、電圧制御発振器５は、発振信号出力動作を復帰させる可能性がある。

以上のように、本発明の第１実施形態によれば、電圧制御発振器５が発振信号出力動作を停止した場合、自動的に電圧制御発振器５内の出力アンプ４７又は出力アンプ１４０の出力駆動能力を段階的に上げて周波数帯域を最適化し、電圧制御発振器５が発振信号出力動作を復帰させた場合には、出力駆動能力をそれ以上に上げないので、自動的に最適消費電流で電圧制御発振器５の発振信号出力動作を復帰させることができる。

（第２実施形態）
図２２は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、基準信号入力端子１と、パワーオンリセット信号入力端子２と、位相比較器３と、ローパスフィルタ４と、電圧制御発振器１７３と、分周器６と、リセット制御回路７と、カウンタ８と、電源管理回路１７４とを有している。基準信号入力端子１と、パワーオンリセット信号入力端子２と、位相比較器３と、ローパスフィルタ４と、分周器６と、リセット制御回路７と、カウンタ８とは、本発明の第１実施形態が設けるものと同一である。

本発明の第２実施形態においては、リセット制御回路７と、カウンタ８と、電源管理回路１７４とで、電圧制御発振器１７３の出力駆動能力を制御する制御回路が構成されており、カウンタ８が出力するカウント値Cnt[1:0]は電源管理回路１７４に与えられる。

電圧制御発振器１７３は、例えば、図７に示す電圧制御発振器５の第１構成例が備える出力アンプ４７の代わりに、駆動能力を制御することができない従来周知の差動アンプから構成される１入力の出力アンプを設けるか、又は、図１３に示す電圧制御発振器５の第２構成例が備える出力アンプ１４０の代わりに、駆動能力を制御することができない従来周知の差動アンプから構成される差動信号を入力する出力アンプを設け、その他については、図７に示す電圧制御発振器５の第１構成例又は図１３に示す電圧制御発振器５の第２構成例と同様に構成される。

電源管理回路１７４は、電圧制御発振器１７３に電源電圧ＶＤＤを供給するものであり、カウンタ８が出力するカウント値Cnt[1:0]を入力し、カウント値Cnt[1:0]が増加する毎に電圧制御発振器１７３に与える電源電圧ＶＤＤを段階的に増加させることにより、電圧制御発振器１７３が有する出力アンプの出力駆動能力を段階的に増加させ、電圧制御発振器１７３が有する出力アンプの周波数帯域を上げるものである。その他については、本発明の第１実施形態と同様に構成されている。なお、電源電圧制御発振器１７３が有する出力アンプに与える電源電圧ＶＤＤのみを電源管理回路１７４により制御するようにしても良い。

本発明の第２実施形態によれば、電圧制御発振器１７３が発振信号出力動作を停止した場合、自動的に電圧制御発振器１７３が有する出力アンプの出力駆動能力を段階的に上げて周波数帯域を最適化し、電圧制御発振器１７３が発振信号出力動作を復帰させた場合には、出力駆動能力をそれ以上に上げないので、自動的に最適消費電流で電圧制御発振器１７３の発振信号出力動作を復帰させることができる。

なお、本発明の第１実施形態及び第２実施形態においては、２ビット出力のカウンタ８を設けた場合について説明したが、出力ビット数を３ビット以上とするカウンタを設けるようにしても良い。また、カウンタ８は、リセット信号RESETの立ち上がり回数をカウントするようにしたが、電圧制御発振器５が正常動作時にはリセット信号RESETをＬレベルに固定するように構成し、カウンタ８は、リセット信号RESETの立ち上がり回数をカウントするように構成するようにしても良い。

ここで、本発明のＰＬＬ回路を整理すると、本発明のＰＬＬ回路には、少なくとも、以下のＰＬＬ回路が含まれる。

（付記１）電圧制御発振器と、
前記電圧制御発振器が発振信号出力動作を停止したときは、前記電圧制御発振器の出力駆動能力を段階的に増加させ、前記電圧制御発振器が発振信号出力動作に復帰するように前記電圧制御発振器を制御する制御回路と
を有することを特徴とするＰＬＬ回路。

（付記２）前記制御回路は、
前記電圧制御発振器の発振信号出力動作の停止を検出し、前記電圧制御発振器の発振信号出力動作の停止を検出している間、一定周波数のリセット信号を生成するリセット制御回路と、
前記リセット信号の立ち上がり回数又は立ち下がり回数をカウントし、カウント値を前記電圧制御発振器に出力駆動能力制御信号として与えるカウンタとを有すること
を特徴とする付記１に記載のＰＬＬ回路。

（付記３）前記電圧制御発振器に周波数制御電圧を供給するローパスフィルタを更に有し、
前記ローパスフィルタは、前記リセット信号に制御されて前記周波数制御電圧を初期化する初期化回路を有すること
を特徴とする付記２に記載のＰＬＬ回路。

（付記４）前記電圧制御発振器は、
前記周波数制御電圧に対応する周波数の発振信号を出力する発振部と、
前記発振部の後段に設けられ、並列接続された複数の電流源トランジスタを有する差動アンプと、
前記複数の電流源トランジスタのうち、１個の電流源トランジスタにはゲートバイアス電圧を与え、残りの電流源トランジスタのうち、ゲートバイアス電圧を与える電流源トランジスタを前記カウンタのカウント値に制御されて選択するゲートバイアス回路とを有すること
を特徴とする付記３に記載のＰＬＬ回路。

（付記５）前記電圧制御発振器は、
前記周波数制御電圧に対応する周波数の発振信号を出力する発振部と、
前記発振部の後段に設けられ、電流源トランジスタを有する差動アンプと、
前記電流源トランジスタのゲートに与えるゲートバイアス電圧を前記カウンタのカウント値に制御されて変化させるゲートバイアス回路とを有すること
を特徴とする付記３に記載のＰＬＬ回路。

（付記６）前記電圧制御発振器は、
前記周波数制御電圧に対応する周波数の発振信号を出力する発振部と、
前記発振部の後段に設けられた差動アンプと、
前記出力アンプの入力トランジスタのバックゲートに、前記カウンタのカウント値により電圧値が制御されるバックバイアス電圧を与えるバックバイアス回路とを有すること
を特徴とする付記３に記載のＰＬＬ回路。

（付記７）前記電圧制御発振器は、
前記周波数制御電圧に対応する周波数の発振信号を出力する発振部と、
前記発振部の後段に設けられた差動アンプと、
前記出力アンプの電流源トランジスタのバックゲートに、前記カウンタのカウント値により電圧値が制御されるバックバイアス電圧を与えるバックバイアス回路とを有すること
を特徴とする付記３に記載のＰＬＬ回路。

（付記８）前記制御回路は、
前記電圧制御発振器の発振信号出力動作の停止を検出し、前記電圧制御発振器が発振信号出力動作の停止を検出している間、一定周波数のリセット信号を生成するリセット制御回路と、
前記リセット信号の立ち上がり変化又は立ち下がり変化の回数をカウントするカウンタと、
前記カウンタが出力するカウント値を受けて、前記電圧制御発振器に与える電源電圧の電圧値を変化させる電源管理回路とを有すること
を特徴とする付記１に記載のＰＬＬ回路。

本発明の第１実施形態を示す回路図である。 本発明の第１実施形態が有するリセット制御回路の構成を示す回路図である。 本発明の第１実施形態が有するリセット制御回路の動作を示す波形図である。 本発明の第１実施形態が有するカウンタの構成を示す回路図である。 本発明の第１実施形態が有するカウンタの動作を示す波形図である。 本発明の第１実施形態が有するローパスフィルタの構成を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器の第１構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器の第１構成例を構成する出力アンプの第１構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器の第１構成例を構成する出力アンプの第２構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器の第１構成例を構成する出力アンプの第３構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器の第１構成例を構成する出力アンプの第４構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器の第１構成例を構成する出力アンプの第５構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器の第２構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器内の発振部を構成する差動アンプの構成を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器を構成する出力アンプの第１構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器を構成する出力アンプの第２構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器を構成する出力アンプの第３構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器を構成する出力アンプの第４構成例を示す回路図である。 本発明の第１実施形態が有する電圧制御発振器を構成する出力アンプの第５構成例を示す回路図である。 バックバイアス回路の例を示す回路図である。 本発明の第１実施形態の動作を示すフローチャートである。 本発明の第２実施形態を示す回路図である。

符号の説明

１…基準信号入力端子
２…パワーオンリセット信号入力端子
３…位相比較器
４…ローパスフィルタ
５…電圧制御発振器
６…分周器
７…リセット制御回路
８…カウンタ
１１…基準信号入力端子
１２…分周信号入力端子
１３…リセット信号出力端子
１４、１５−１、１５−２、１５−ｎ…Ｔフリップフロップ
１８…リセット信号入力端子
１９…パワーオンリセット信号入力端子
２０、２１…カウント値出力端子
２２、２３…Ｄフリップフロップ
２４…排他的ＯＲ回路
２７…位相差検出信号入力端子
２８…リセット信号入力端子
２９…周波数制御電圧出力端子
３０、３１…インバータ
３２〜３４…抵抗
３５、３６…キャパシタ
３７…ＮＭＯＳトランジスタ
３８…ＶＳＳ電源線
４１…周波数制御電圧入力端子
４２、４３…カウント値入力端子
４４…発振信号出力端子
４５…発振部
４６…ゲートバイアス回路
４７…出力アンプ
４８−１〜４８−３…インバータ
４９…ＶＳＳ電源線
５０−１〜５０−３…ＮＭＯＳトランジスタ
５１−１〜５１−３…低電位側の電源ノード
５２…インバータ
５３…ＶＤＤ電源線
５４…ＰＭＯＳトランジスタ
５５…ＮＭＯＳトランジスタ
５８…発振信号入力端子
５９、６０…カウント値入力端子
６１…発振信号出力端子
６２…インバータ
６３…差動アンプ
６４…ゲートバイアス回路
６５…ＶＤＤ電源線
６６…ＶＳＳ電源線
６７、６８…ＮＭＯＳトランジスタ
６９、７０…ＰＭＯＳトランジスタ
７１〜７３…ＮＭＯＳトランジスタ
７４…ゲートバイアス電圧生成部
７５…ＶＤＤ電源線
７６…ＶＳＳ電源線
７７…抵抗
７８…ＮＭＯＳトランジスタ
７９…インバータ
８０…アナログスイッチ
８１…ＰＭＯＳトランジスタ
８２…ＮＭＯＳトランジスタ
８３…インバータ
８４…アナログスイッチ
８５…ＰＭＯＳトランジスタ
８６…ＮＭＯＳトランジスタ
８９…差動アンプ
９０…ゲートバイアス回路
９１…ＶＤＤ電源線
９２〜９４…ＰＭＯＳトランジスタ
９５〜９７…抵抗
９８…ＮＭＯＳトランジスタ
９９、１００…インバータ
１０３…ゲートバイアス回路
１０４…ＶＤＤ電源線
１０５…ＶＳＳ電源線
１０６、１０７…ＰＭＯＳトランジスタ
１０８〜１１１…ＮＭＯＳトランジスタ
１１２〜１１４…抵抗
１１５…オペアンプ
１２０…差動アンプ
１２１…ゲートバイアス回路
１２２…バックバイアス回路
１２３…ＶＤＤ電源線
１２４…ＶＳＳ電源線
１２５〜１２７…抵抗
１２８〜１３０…ＮＭＯＳトランジスタ
１３１、１３２…ＮＯＲ回路
１３５…差動アンプ
１３６…ゲートバイアス回路
１３９…発振部
１４０…出力アンプ
１４１−１〜１４１−３…差動アンプ
１４４…正相入力端子
１４５…逆相入力端子
１４６…正相出力端子
１４７…逆相出力端子
１４８…ＶＤＤ電源線
１４９…ＶＳＳ電源線
１５０〜１５２…ＮＭＯＳトランジスタ
１５３、１５４…抵抗
１５７…発振信号入力端子
１６０…ＶＤＤ電源線
１６１…ＶＳＳ電源線
１６２〜１６４…抵抗
１６５〜１６７…ＰＭＯＳトランジスタ
１６８、１６９…ＯＲ回路
１７０…インバータ
１７３…電圧制御発振器
１７４…電源管理回路

Claims (5)

1. 電圧制御発振器と、
   前記電圧制御発振器が発振信号出力動作を停止したときは、前記電圧制御発振器の出力駆動能力を段階的に増加させ、前記電圧制御発振器が発振信号出力動作に復帰するように前記電圧制御発振器を制御する制御回路と
   を有することを特徴とするＰＬＬ回路。
2. 前記制御回路は、
   前記電圧制御発振器の発振信号出力動作の停止を検出し、前記電圧制御発振器の発振信号出力動作の停止を検出している間、一定周波数のリセット信号を生成するリセット制御回路と、
   前記リセット信号の立ち上がり回数又は立ち下がり回数をカウントし、カウント値を前記電圧制御発振器に出力駆動能力制御信号として与えるカウンタとを有すること
   を特徴とする請求項１に記載のＰＬＬ回路。
3. 前記電圧制御発振器に周波数制御電圧を供給するローパスフィルタを更に有し、
   前記ローパスフィルタは、前記リセット信号に制御されて前記周波数制御電圧を初期化する初期化回路を有すること
   を特徴とする請求項２に記載のＰＬＬ回路。
4. 前記電圧制御発振器は、
   前記周波数制御電圧に対応する周波数の発振信号を出力する発振部と、
   前記発振部の後段に設けられ、並列接続された複数の電流源トランジスタを有する差動アンプと、
   前記複数の電流源トランジスタのうち、１個の電流源トランジスタにはゲートバイアス電圧を与え、残りの電流源トランジスタのうち、ゲートバイアス電圧を与える電流源トランジスタを前記カウンタのカウント値に制御されて選択するゲートバイアス回路とを有すること
   を特徴とする請求項３に記載のＰＬＬ回路。
5. 前記制御回路は、
   前記電圧制御発振器の発振信号出力動作の停止を検出し、前記電圧制御発振器が発振信号出力動作の停止を検出している間、一定周波数のリセット信号を生成するリセット制御回路と、
   前記リセット信号の立ち上がり変化又は立ち下がり変化の回数をカウントするカウンタと、
   前記カウンタが出力するカウント値を受けて、前記電圧制御発振器に与える電源電圧の電圧値を変化させる電源管理回路とを有すること
   を特徴とする請求項１に記載のＰＬＬ回路。

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