JP2010016810A - リング発振器及びこれを用いるマルチ位相クロック補正回路 - Google Patents

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Abstract

【課題】クロスカップル構造を有する複数のバッファを備えて発振し、ＣＭＬレベルのクロック信号を生成することのできるリング発振器を提供し、また、基準位相クロック信号を補正して希望の周波数、及び互いに予め定められた位相差を有するマルチ位相クロック信号を生成することのできるマルチ位相クロック補正回路を提供する。
【解決手段】 本発明のリング発振器は、各々クロスカップル構造を有し、予め定められた電圧レベルのバイアス電圧が印加されて複数のクロック信号を生成するための複数のバッファ手段を備え、前記複数のクロック信号が、前記バイアス電圧に対応するスイング幅を有する。
【選択図】図２

Description

本発明は、半導体の設計技術に関し、特に発振するクロック信号を生成するリング発振器及びこれを用いてマルチ位相クロック信号の位相を補正するマルチ位相クロック補正回路に関する。
一般的に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）をはじめとする半導体素子内には多様な回路動作を行うための種々の回路を備えている。この中にはリング発振器（ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ）がある。一般的にリング発振器は、奇数個のインバータを備えて発振するクロック信号を生成するが、最近は、図１のように偶数個のインバータを備えるリング発振器を採択している。
図１は、既存のリング発振器を説明するための回路図である。
同図を参照すると、リング発振器１１０は、複数のインバータを備え、各々発振する第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を生成する。リング発振器１１０の回路構成及び動作説明は、本発明に属する技術分野で従事する者であれば自明であるため、具体的な説明は省略する。ここで、第１クロック信号ＣＬＫ０は、第３クロック信号ＣＬＫ１８０と互いに位相が反対の信号であり、第２クロック信号ＣＬＫ９０は、第４クロック信号ＣＬＫ２７０と互いに位相が反対の信号である。そのため、第１クロック信号ＣＬＫ０を基準に第２クロック信号ＣＬＫ９０は９０゜だけの位相差を有し、第３クロック信号ＣＬＫ１８０は１８０゜だけの位相差を有し、第４クロック信号ＣＬＫ２７０は２７０゜だけの位相差を有する。参考に、第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、各インバータが動作において非線形性を有するため各々発振する。
各インバータは、外部の電源電圧が印加されて反転動作を行い、発振する第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を生成する。それにより、第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、外部の電源電圧から接地電源電圧間の電圧レベルでフルスイング（ｆｕｌｌ ｓｗｉｎｇ）しつつ発振するクロック信号となる。すなわち、ＣＭＯＳレベルで発振するクロック信号となる。
一方、半導体素子は、高速動作の遂行及び低いジッタ（ｊｉｔｔｅｒ）特性を有するよう設計されている。したがって、最近は、ＣＭＯＳレベルのクロック信号よりスイング幅の小さいＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルのクロック信号がより選好されている。一般的にＣＭＬレベルのクロック信号は、ＣＭＯＳレベルのクロック信号よりも高速動作時に電力消費が少なく、かつ低いジッタ特性を有する。
結局、既存と同じ構成のリング発振器は、ＣＭＬレベルのクロック信号ではないＣＭＯＳレベルのクロック信号を生成せざるを得ないため、最近の設計しようとする半導体素子には適していない。
本発明は前述した問題点を解決するために提案されたもので、クロスカップル（ｃｒｏｓｓ ｃｏｕｐｌｅ）構造を有する複数のバッファを備えて発振し、ＣＭＬレベルのクロック信号を生成することのできるリング発振器を提供することにその目的がある。
また、本発明は、基準位相クロック信号を補正して希望の周波数、及び互いに予め定められた位相差を有するマルチ位相クロック信号を生成することのできるマルチ位相クロック補正回路を提供することにその目的がある。
本発明に係るリング発振器は、ＣＭＬレベルのクロック信号を生成することのできるクロスカップル構造を有する複数のバッファを備えることによって、高速動作時の電力消費を少なくし、低いジッタ特性を有するクロック信号を生成することができる。また、本発明に係るリング発振器に基準位相クロック信号を注入（ｉｎｊｅｃｔｉｏｎ）して基準位相クロック信号の位相が補正されたマルチ位相クロック信号を生成し得る。このように生成されたマルチ位相クロック信号は、互いに予め定められた位相差を有し、基準位相クロック信号に対応する周波数を有し得る。
本発明のリング発振器は、ＣＭＬレベルのクロック信号を生成することができることによって、高速動作時の電力消費を減少させ得、低いジッタ特性を確保することのできる効果がある。
また、本発明は、リング発振器に基準位相クロック信号を注入して互いに予め定められた位相差を有し、基準位相クロック信号に対応する周波数を有する安定したマルチ位相クロック信号を生成することによって、このマルチ位相クロック信号に応答して動作する回路の信頼性を向上することができる効果がある。
既存のリング発振器を説明するための回路図である。 本発明に係るリング発振器を説明するための回路図である。 図２のリング発振器を用いたマルチ位相クロック補正回路を説明するための回路図である。 図３のマルチ位相クロック補正回路の動作波形を説明するためのシミュレーションである。
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度に詳説するため、本発明の最も好ましい実施形態を添付の図面を参照して説明する。
図２は、本発明の実施形態に係るリング発振器を説明するための回路図である。
同図を参照すると、本発明の実施形態に係るリング発振器は、互いに予め定められた位相差を有するＣＭＬレベルの第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を生成するためのものであり、第１バッファ部及び第２バッファ部２１０、２３０を備え得る。第１バッファ部及び第２バッファ部２１０、２３０は、各々クロスカップル構造を有し、予め定められた電圧レベルを有するバイアス電圧Ｖ＿ＣＭＬが印加されて第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を生成する。ここで、第１バッファ部２１０は、第２バッファ部２３０の出力信号の第２クロック信号及び第４クロック信号ＣＬＫ９０、ＣＬＫ２７０をバッファして対応する第１クロック信号及び第３クロック信号ＣＬＫ０、ＣＬＫ１８０を生成するためのもので、第１ＣＭＬバッファ部２１２及び第１フィードバック部２１４を備える。
第１ＣＭＬバッファ部２１２は、第２クロック信号及び第４クロック信号ＣＬＫ９０、ＣＬＫ２７０が差動入力され、これに対応する第１クロック信号及び第３クロック信号ＣＬＫ０、ＣＬＫ１８０を差動出力する。
このため、第１ＣＭＬバッファ部２１２は、外部の電源電圧ＶＤＤ端及び第１クロック信号ＣＬＫ０が出力される第１出力端ＯＵＴ１間に接続された第１抵抗Ｒ１と、第１出力端ＯＵＴ１と共通ノードＣＮとの間にソースドレイン経路が形成されて第４クロック信号ＣＬＫ２７０がゲート入力される第１ＮＭＯＳトランジスタＮＭ１と、外部の電源電圧ＶＤＤ端及び第３クロック信号ＣＬＫ１８０が出力される第２出力端ＯＵＴ２間に接続された第２抵抗Ｒ２と、第２出力端ＯＵＴ２と共通ノードＣＮとの間にソースドレイン経路が形成され、第２クロック信号ＣＬＫ９０がゲートに入力される第２ＮＭＯＳトランジスタＮＭ２と、共通ノードＣＮと接地電源電圧ＶＳＳ端との間にソースドレイン経路が形成され、バイアス電圧Ｖ＿ＣＭＬがゲートに入力される第３ＮＭＯＳトランジスタＮＭ３と、を備える。
ここで、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタＮＭ１、ＮＭ２は、第２クロック信号及び第４クロック信号ＣＬＫ９０、ＣＬＫ２７０が差動入力されるための差動入力部である。第１抵抗及び第２抵抗Ｒ１、Ｒ２は、ＣＭＬレベルに対応するロード値を有するロード部である。第３ＮＭＯＳトランジスタＮＭ３は、バイアス電圧Ｖ＿ＣＭＬに対応する電流をシンク（ｓｉｎｋｉｎｇ）するためのシンク部である。
次に、第１フィードバック部２１４は、第１ＣＭＬバッファ部２１２の第１出力端及び第２出力端ＯＵＴ１、ＯＵＴ２にフィードバック動作を行うためのものであって、第１出力端ＯＵＴ１と共通ノードＣＮとの間にソースドレイン経路が形成され、第２出力端ＯＵＴ２にゲートが接続された第４ＮＭＯＳトランジスタＮＭ４と、第２出力端ＯＵＴと共通ノードＣＮとの間にソースドレイン経路が形成され、第１出力端ＯＵＴ１にゲートが接続された第５ＮＭＯＳトランジスタＮＭ５とを備え得る。このように、第１フィードバック部２１４は、差動入力部である第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタＮＭ１、ＮＭ２に対応して接続され、第１クロック信号及び第３クロック信号ＣＬＫ０、ＣＬＫ１８０に制御されて動作する。
一方、第２バッファ部２３０の回路構成は、第１バッファ部２１０の回路構成と類似しているため、その詳説は省略する。ただし、第１バッファ部２１０は、第２バッファ部２３０から出力される第２クロック信号ＣＬＫ９０及び第４クロック信号ＣＬＫ２７０が差動入力されてバッファして、第１クロック信号ＣＬＫ０及び第３クロック信号ＣＬＫ１８０を差動出力し、第２バッファ部２３０は、第１バッファ部２１０から出力される第１クロック信号ＣＬＫ０及び第３クロック信号ＣＬＫ１８０が差動入力されてバッファし、第２クロック信号ＣＬＫ９０及び第４クロック信号ＣＬＫ２７０を差動出力するという点が異なる。ここで、第２バッファ部２３０の差動出力端及び第１バッファ部２１０の差動入力端は、クロスカップル構造で接続されることが好ましい。すなわち、第２クロック信号ＣＬＫ９０の出力される出力端は、第１バッファ部２１０の第１ＮＭＯＳトランジスタＮＭ１のゲートと接続され得、第４クロック信号ＣＬＫ２７０の出力される出力端は、第１バッファ部２１０の第２ＮＭＯＳトランジスタＮＭ２のゲートと接続される。
以下、第１バッファ部及び第２バッファ部２１０、２３０の動作を説明する。同様に、第１バッファ部２１０の動作は第２バッファ部２３０の動作と類似しているため、第１バッファ部２１０を中心に説明する。
まず、第２クロック信号ＣＬＫ９０が次第に論理「ハイ」になると仮定する。第４クロック信号ＣＬＫ２７０は、回路構造上、第２クロック信号ＣＬＫ９０と反対の位相を有するため次第に論理「ロー」となる。
第２クロック信号ＣＬＫ９０が次第に論理「ハイ」になることに応じて第２ＮＭＯＳトランジスタＮＭ２は次第にターンオンされ、第４クロック信号ＣＬＫ２７０が次第に論理「ロー」になることに応じて第１ＮＭＯＳトランジスタが次第にターンオフされる。したがって、第１出力端ＯＵＴ１は、第２出力端ＯＵＴ２より相対的に高い電圧レベルを有することとなる。第２出力端ＯＵＴ２の電圧レベルより相対的に高まった第１出力端ＯＵＴ１は、第５ＮＭＯＳトランジスタＮＭ５を次第にターンオンさせて第２出力端ＯＵＴ２の電圧レベルを次第に低くし、このように電圧レベルが低くなった第２出力端ＯＵＴ２は、第４ＮＭＯＳトランジスタＮＭ４を次第にターンオフさせて第１出力端ＯＵＴ１の電圧レベルを更に高める。すなわち、第１出力端ＯＵＴ１の少し高い電圧レベルはフィードバックされて自体の電圧レベルを更に高める。言い換えれば、第１フィードバック部２１４のフィードバック動作を介して第１出力端ＯＵＴ１の電圧レベルは次第に高まり、第２出力端ＯＵＴ２の電圧レベルは次第に低くなる。
次に、第１バッファ部２１０の動作を介して生成された論理「ハイ」の第１クロック信号ＣＬＫ０及び論理「ロー」の第３クロック信号ＣＬＫ１８０は第２バッファ部２３０に入力されて、第２バッファ部２３０は、第１バッファ部２１０と同じ動作を介して論理「ロー」の第２クロック信号ＣＬＫ９０及び論理「ハイ」の第４クロック信号ＣＬＫ２７０を生成する。
次に、第２クロック信号ＣＬＫ９０が次第に論理「ロー」になると仮定する。第４クロック信号ＣＬＫ２７０は、回路構造上、第２クロック信号ＣＬＫ９０と反対の位相を有するため次第に論理「ハイ」となる。
第２クロック信号ＣＬＫ９０が次第に論理「ロー」になることに応じて第２ＮＭＯＳトランジスタＮＭ２は次第にターンオフされ、第４クロック信号ＣＬＫ２７０が次第に論理「ハイ」になることに応じて第１ＮＭＯＳトランジスタＮＭ１が次第にターンオンされる。したがって、第１出力端ＯＵＴ１は、第２出力端ＯＵＴ２より相対的に低い電圧レベルを有することとなる。第２出力端ＯＵＴ２の電圧レベルより相対的に低くなった第１出力端ＯＵＴ１は、第５ＮＭＯＳトランジスタＮＭ５を次第にターンオフさせて第２出力端ＯＵＴ２の電圧レベルを次第に高め、このように電圧レベルが高まった第２出力端ＯＵＴ２は、第４ＮＭＯＳトランジスタＮＭ４を次第にターンオンさせて第１出力端ＯＵＴ１の電圧レベルを更に低くする。すなわち、第１出力端ＯＵＴ１の少し低い電圧レベルは、フィードバックされて自体の電圧レベルを更に低くする。言い換えれば、第１フィードバック部２１４のフィードバック動作を介して第１出力端ＯＵＴ１の電圧レベルは次第に低くなり、第２出力端ＯＵＴ２の電圧レベルは次第に高まる。
次に、第１バッファ部２１０の動作を介して生成された論理「ロー」の第１クロック信号ＣＬＫ０及び論理「ハイ」の第３クロック信号ＣＬＫ１８０は第２バッファ部２３０に入力され、第２バッファ部２３０は、第１バッファ部２１０と同じ動作を介して論理「ハイ」の第２クロック信号ＣＬＫ９０及び論理「ロー」の第４クロック信号ＣＬＫ２７０を生成する。
結局、第１バッファ部及び第２バッファ部２１０、２３０から出力される第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、各々予め定められた位相差を有して発振するクロック信号となる。すなわち、第２クロック信号ＣＬＫ９０は第１クロック信号ＣＬＫ０と９０゜の位相差を有し、第３クロック信号ＣＬＫ１８０は第２クロック信号ＣＬＫ９０と９０゜の位相差を有し、第４クロック信号ＣＬＫ２７０は第３クロック信号ＣＬＫ１８０と９０の゜位相差を有し、第１クロック信号ＣＬＫ０は第４クロック信号ＣＬＫ２７０と９０゜の位相差を有して発振するクロック信号になり得る。
ここで、第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、バイアス電圧Ｖ＿ＣＭＬに対応するスイング幅を有する、すなわちＣＭＬレベルのクロック信号になり得る。既存のリング発振器は、外部の電源電圧ＶＤＤから接地電源電圧ＶＳＳまでの間のスイング幅を有するＣＭＯＳレベルのクロック信号を生成した。しかし、本発明に係るリング発振器は、バイアス電圧Ｖ＿ＣＭＬに対応して、第３ＮＭＯＳトランジスタＮＭ３に流れる電流に第１抵抗または第２抵抗Ｒ１、Ｒ２のロード値を乗算した電圧値に対応するスイング幅を有するＣＭＬレベルのクロック信号を生成することができる。すなわち、第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０は、第１バッファ部及び第２バッファ部２１０、２３０に印加される外部の電源電圧ＶＤＤと接地電源電圧ＶＳＳとの電位差より小さいスイング幅を有し得る。結局、本発明に係るリング発振器は、クロスカップル構造を有する第１バッファ部及び第２バッファ部２１０、２３０を備えることによって、高速動作時の電力の消費を少なくし、低いジッタ特性を有するＣＭＬレベルの第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を生成することができる。
参考に、第１ＣＭＬバッファ部及び第２ＣＭＬバッファ部２１２、２３２のようなＣＭＬバッファ部を、例えば４個以上備えたリング発振器の場合に発振動作を行うことができるが、２つのＣＭＬバッファ部のみを備える場合は利得（ｇａｉｎ）があまりにも小さいことから発振動作ができない。しかし、本発明に係るリング発振器は、第１ＣＭＬバッファ部及び第２ＣＭＬバッファ部２１２、２３２にクロスカップル構造を有する第１フィードバック部及び第２フィードバック部２１４、２３４を備えることによって、ＣＭＬレベルの予め定められた位相差を有する第１クロック信号ないし第４クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０を生成することができる。
一方、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）をはじめとする半導体素子は、外部から印加される外部クロック信号が入力されて内部クロック信号を生成し、この内部クロック信号を使用して内部に備えられた様々な回路を駆動している。最近、半導体素子の高速化及び大容量化をなす方向へと発展することにより、外部クロック信号の周波数はギガヘルツ（ＧＨｚ）以上の帯域まで高まり、これに対応する内部クロック信号の周波数も高まっている。
しかし、外部クロック信号の周波数を高めるには限界があり、これを克服するために最近は、マルチ位相クロック（ｍｕｌｔｉ ｐｈａｓｅ ｃｌｏｃｋ）を使用している。マルチ位相クロックとは、基準となる基準クロック信号に対応して互いに予め定められた位相差を有する複数の位相クロック信号を指す。半導体素子は、このような複数の位相クロック信号を使用して更に多くのデータを処理することができる。一般に、マルチ位相クロックは、基準クロック信号を基準に０゜、９０゜、１８０゜、２７０゜の位相差を有する４個の位相クロック信号を意味する。
例えば、基準クロック信号の立ち上りエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に対応してデータを処理する場合、データ処理率を１と仮定すれば、前述で説明した４個の位相クロック信号を使用してデータを処理する場合、データ処理率は４となる。すなわち、基準クロック信号を使用してデータを処理することに比べて同じ周波数の４個の位相クロック信号を使用してデータを処理することは４倍のデータ処理効率をもたらす。
一方、マルチ位相クロックを生成して使用した場合、各々の位相クロック信号は互いに正確な位相差を維持しなければならない。しかし、各々の位相クロック信号は種々の理由により位相差が異なり、したがって、半導体素子内にはこれを補正するためのマルチ位相クロック補正回路を備えることが好ましい。本明細書では、図２のリング発振器を用いたマルチ位相クロック補正回路を提示する。
図３は、図２のリング発振器を用いたマルチ位相クロック補正回路を説明するための回路図である。
同図を参照すると、マルチ位相クロック補正回路は、リング発振部３１０と、第１インジェクション入力部ないし第４インジェクション入力部３１２Ａ、３１２Ｂ、３１４Ａ、３１４Ｂとを備え得る。
リング発振部３１０は、予め定められた電圧レベルを有するバイアス電圧Ｖ＿ＣＭＬが印加され、第１インジェクション入力部ないし第４インジェクション入力部３１２Ａ、３１２Ｂ、３１４Ａ、３１４Ｂを介して入力される第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０の位相を補正してマルチ位相クロック信号の第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０を生成するためのもので、第１バッファ部及び第２バッファ部３１２、３１４を備え得る。リング発振部３１０の回路構成及び動作説明は、図２で説明した内容と実質的に同じであるため詳説は省略する。
第１インジェクション入力部ないし第４インジェクション入力部３１２Ａ、３１２Ｂ、３１４Ａ、３１４Ｂは、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０が入力されてリング発振部３１０に注入し得る。ここで、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０は、前述した通り互いに予め定められた位相差を有するクロック信号であり、種々な理由により相互間の位相差が異なり得るクロック信号である。参考に、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０は、外部クロック信号に対応する基準クロック信号を用いて生成することのできるクロック信号であり、これを生成する回路は、本発明に属する技術分野で従事する者にとって自明であるため、具体的な説明は省略する。
一方、第１インジェクション入力部及び第２インジェクション入力部３１２Ａ、３１２Ｂは、第１基準位相クロック信号及び第３基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ１８０が入力されて第１バッファ部３１２に注入させるためのものである。第１インジェクション入力部３１２Ａは、第１出力端ＯＵＴ１と第１共通ノードＣＭ１との間にソースドレイン経路が形成され、第１基準位相クロック信号ＣＬＫ＿ＲＥＦ０をゲートで受信する第１ＮＭＯＳトランジスタＮＭ１を備え得る。第２インジェクション入力部３１２Ｂは、第２出力端ＯＵＴ２と第１共通ノードＣＭ１との間にソースドレイン経路が形成され、第３基準位相クロック信号ＣＬＫ＿ＲＥＦ１８０をゲートで受信する第２ＮＭＯＳトランジスタＮＭ２を備え得る。すなわち、第１インジェクション入力部３１２Ａは、第４位相クロック信号ＣＬＫ＿ＭＵＬ２７０が入力される入力端に対応して接続され、第１基準位相クロック信号ＣＬＫ＿ＲＥＦ０に応答して注入動作を行う。そして、第２インジェクション入力部３１２Ｂは、第２位相クロック信号ＣＬＫ＿ＭＵＬ９０が入力される入力端に対応して接続され、第３基準位相クロック信号ＣＬＫ＿ＲＥＦ１８０に応答して注入動作を行う。
次に、第３インジェクション入力部及び第４インジェクション入力部３１４Ａ、３１４Ｂは、第２基準位相クロック信号及び第４基準位相クロック信号ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ２７０が入力されて第２バッファ部３１４に注入させるためのもので、第３インジェクション入力部３１４Ａは、第３出力端ＯＵＴ３と第２共通ノードＣＭ２との間にソースドレイン経路が形成され、第２基準位相クロック信号ＣＬＫ＿ＲＥＦ９０をゲートで受信する第３ＮＭＯＳトランジスタＮＭ３を備え得、第４インジェクション入力部３１４Ｂは、第４出力端ＯＵＴ４と第２共通ノードＣＭ２との間にソースドレイン経路が形成され、第４基準位相クロック信号ＣＬＫ＿ＲＥＦ２７０をゲートで受信する第４ＮＭＯＳトランジスタＮＭ４を備え得る。すなわち、第３インジェクション入力部３１４Ａは、第１位相クロック信号ＣＬＫ＿ＭＵＬ１８０が入力される入力端に対応して接続され、第２基準位相クロック信号ＣＬＫ＿ＲＥＦ９０に応答して注入動作を行う。そして、第４インジェクション入力部３１４Ｂは、第３位相クロック信号ＣＬＫ＿ＭＵＬ１８０が入力される入力端に対応して接続され、第４基準位相クロック信号ＣＬＫ＿ＲＥＦ２７０に応答して注入動作を行う。
したがって、第１ＮＭＯＳトランジスタないし第４ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４は、各々入力される第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０に応答してターンオン及びターンオフ動作を繰り返し行い得る。次に、第１ＮＭＯＳトランジスタないし第４ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４のターンオン及びターンオフ動作を介して第１バッファ部及び第２バッファ部３１２、３１４は、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０が注入され得る。
一方、本発明に係るマルチ位相クロック補正回路は、相互間の位相差が異なり得る第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０が入力され、希望の位相差を有する第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０を生成し得る。ここで、第１位相クロック信号ＣＬＫ＿ＭＵＬ０は、第１基準位相クロック信号ＣＬＫ＿ＲＥＦ０に対応する信号であり、第２位相クロック信号ＣＬＫ＿ＭＵＬ９０は、第２基準位相クロック信号ＣＬＫ＿ＲＥＦ９０に対応する信号であり、第３位相クロック信号ＣＬＫ＿ＭＵＬ１８０は、第３基準位相クロック信号ＣＬＫ＿ＲＥＦ１８０に対応する信号であり、第４位相クロック信号ＣＬＫ＿ＭＵＬ２７０は、第４基準位相クロック信号ＣＬＫ＿ＲＥＦ２７０に対応する信号である。
言い換えれば、第１基準位相クロック信号ＣＬＫ＿ＲＥＦ０を基準に第２基準位相クロック信号ＣＬＫ＿ＲＥＦ９０は９０゜だけの位相差を有し、第３基準位相クロック信号ＣＬＫ＿ＲＥＦ１８０は１８０゜だけの位相差を有し、第４基準位相クロック信号ＣＬＫ＿ＲＥＦ２７０は２７０゜だけの位相差を有するべきであるが、その位相差が異なり得る。本発明に係るマルチ位相クロック補正回路は、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０が入力され、第１位相クロック信号ＣＬＫ＿ＭＵＬ０を基準に正確に９０゜だけの位相差を有する第２位相クロック信号ＣＬＫ＿ＭＵＬ９０と、正確に１８０゜だけの位相差を有する第３位相クロック信号ＣＬＫ＿ＭＵＬ１８０と、正確に２７０゜だけの位相差を有する第４位相クロック信号ＣＬＫ＿ＭＵＬ２７０とを生成し得る。
一方、このように生成される第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０は、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０と同じ周波数を有することが好ましい。これと関連して、リング発振器３１０の動作特性について詳説する。
リング発振器３１０は、電源が印加されると自由発振周波数（ｆｒｅｅ ｒｕｎｎｉｎｇ ｆｒｅｑｕｅｎｃｙ）で発振される。すなわち、リング発振器３１０から出力される第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０は、互いに予め定められた位相差を有し得る。しかし、予め定められた周波数でない自由発振周波数を有することとなる。したがって、本発明では、リング発振器３１０が第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０と同じ周波数を有する第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０を出力できるようインジェクションロック（ｉｎｊｅｃｔｉｏｎ ｌｏｃｋｉｎｇ）方式を使用した。インジェクションロック方式は、例えば、マスタ発振器から出力される発振信号をスレーブ（ｓｌａｖｅ）発振器に注入する方法であって、スレーブ発振器から出力される発振信号は、マスタ発振器から出力される発振信号に同期化される。以下、かかる現象を「インジェクションロック」と称する。
これを図３と比べて詳説すると、マスタ発振器から出力される発振信号は、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０となり、スレーブ発振器から出力される発振信号は、第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０となる。したがって、本発明に係るマルチ位相クロック補正回路は、リング発振器３１０が自由発振周波数を有する第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０を生成しても、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０をリング発振器３１０に注入することによって、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０に同期化された第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０を生成することができる。すなわち、リング発振器３１０に第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０を注入すると、リング発振器３１０は、インジェクションロックされて自由発振周波数でない第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０に対応する周波数で発振し、結局、希望の周波数及び予め定められた位相差を有する第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０を生成することができる。
ここで、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０が予め定められた位相差と異なるよう入力されても、リング発振器３１０のインジェクションロックによって第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０は自由発振周波数でない、入力される第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０の周波数に対応して発振し得る。一方、図３に示すマルチ位相クロック補正回路は、下記のように異なるよう区分され得る。言い換えれば、マルチ位相クロック補正回路は、第１マルチ位相クロック信号生成部３１２、３１２Ａ、３１２Ｂ及び第２マルチ位相クロック信号生成部３１４、３１４Ａ、３１４Ｂを備え得る。
第１マルチ位相クロック信号生成部３１２、３１２Ａ、３１２Ｂはクロスカップル構造を有し、第１基準位相クロック信号及び第２基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ１８０が差動によって印加され、これに対応する第１位相クロック信号及び第３位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ１８０を生成するためのものであって、バイアス電圧Ｖ＿ＣＭＬが印加され、これに対応するスイング幅を有する第１位相クロック信号及び第３位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ１８０を出力することができる。ここで、第１マルチ位相クロック信号生成部３１２、３１２Ａ、３１２Ｂは、前述で説明した第１バッファ部３１２と、第１インジェクション入力部及び第２インジェクション入力部３１２Ａ、３１２Ｂとを備える。
第２マルチ位相クロック信号生成部３１４、３１４Ａ、３１４Ｂはクロスカップル構造を有し、第２基準位相クロック信号及び第４基準位相クロック信号ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ２７０が差動によって印加され、これに対応する第２位相クロック信号及び第４位相クロック信号ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ２７０を生成するためのものであって、バイアス電圧Ｖ＿ＣＭＬが印加され、これに対応するスイング幅を有する第２位相クロック信号及び第４位相クロック信号ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ２７０を出力することができる。ここで、第２マルチ位相クロック信号生成部３１４、３１４Ａ、３１４Ｂは、前述で説明した第２バッファ部３１４と、第３インジェクション入力部及び第４インジェクション入力部３１４Ａ、３１４Ｂとを備え得る。
図４は、図３のマルチ位相クロックにおける補正回路の動作波形を説明するためのシミュレーションである。
同図には、１ＧＨｚの周波数を有する第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０と、本発明に係るマルチ位相クロック補正回路で生成される第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０が図示されている。仮に、第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０が理想的である場合、各々は５００ｐｓｅｃ（ピコ秒）だけの位相差を有するべきである。しかし、図面にて分かるように、第１基準位相クロック信号ＣＬＫ＿ＲＥＦ０及び第２基準位相クロック信号ＣＬＫ＿ＲＥＦ９０は２１７ＰＳＥＣだけの位相差を有し、第２基準位相クロック信号ＣＬＫ＿ＲＥＦ９０及び第３基準位相クロック信号ＣＬＫ＿ＲＥＦ１８０は２８３ＰＳＥＣだけの位相差を有する。すなわち、±３３ＰＳＥＣだけの位相誤差が発生する。
しかし、本発明に係るマルチ位相クロック補正回路は、このような第１基準位相クロック信号ないし第４基準位相クロック信号ＣＬＫ＿ＲＥＦ０、ＣＬＫ＿ＲＥＦ９０、ＣＬＫ＿ＲＥＦ１８０、ＣＬＫ＿ＲＥＦ２７０が入力されて補正し、互いにほぼ完壁な位相差を有する第１位相クロック信号ないし第４位相クロック信号ＣＬＫ＿ＭＵＬ０、ＣＬＫ＿ＭＵＬ９０、ＣＬＫ＿ＭＵＬ１８０、ＣＬＫ＿ＭＵＬ２７０を生成することができる。図面から分かるように、第１位相クロック信号ＣＬＫ＿ＭＵＬ０及び第２位相クロック信号ＣＬＫ＿ＭＵＬ９０は２４８ＰＳＥＣだけの位相差を有し、第２位相クロック信号ＣＬＫ＿ＭＵＬ９０及び第３位相クロック信号ＣＬＫ＿ＭＵＬ１８０は２５２ＰＳＥＣだけの位相差を有する。すなわち、±２ＰＳＥＣだけの位相誤差が発生する。
前述したように、本発明に係るマルチ位相クロック補正回路は、基準位相クロック信号をリング発振器に注入して基準位相クロック信号の位相を補正したマルチ位相クロック信号を生成することができる。このように生成されたマルチ位相クロック信号は互いに予め定められた位相差を有し、基準位相クロック信号に対応する周波数を有し得ることから、これを使用する回路の信頼性が高められる。
本発明の技術思想は、前記好ましい実施形態によって具体的に記述されたが、以上で説明した実施形態はその説明のためのものであって、その制限のためのものでないことを注意すべきである。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内で種々の置換、変形、及び変更により多様な実施形態が可能であることを理解することができるであろう。
例えば、前述した実施形態のマルチ位相クロック補正回路は、複数の基準位相クロック信号が入力され、希望の周波数及び予め定められた位相差を有するマルチ位相クロック信号を生成する場合の一例をげて説明したが、本発明は１つの基準位相クロック信号が入力されてマルチ位相クロック信号を生成する場合にも適用され得る。この場合、残りの基準位相クロック信号が入力されるインジェクション入力部は省略してもよいが、回路の対称性を考慮すると省略せずに該当するマルチ位相クロック信号を入力するよう設計することが好ましい。
また、前述した実施形態のマルチ位相クロック補正回路は、クロスカップル構造を有する２つのＣＭＬバッファを使用する場合を一例としてあげて説明したが、一般的なＣＭＬバッファを複数個備えて基準位相クロック信号を注入する場合にも適用され得る。
前述した実施形態で例示した論理ゲート及びトランジスタは、入力する信号の極性によってその位置及び種類が相違に具現されるべきである。
２１０ 第１バッファ部
２３０ 第２バッファ部

Claims (24)

  1. それぞれクロスカップル構造を有し、予め定められた電圧レベルのバイアス電圧が印加されて複数のクロック信号を生成するための複数のバッファ手段を備え、
    前記複数のクロック信号は、前記バイアス電圧に対応するスイング幅を有することを特徴とするリング発振器。
  2. 前記複数のクロック信号のスイング幅は、前記複数のバッファ手段に印加される電源電圧の電位差より小さいことを特徴とする請求項１に記載のリング発振器。
  3. 前記複数のクロック信号は、第１クロック信号ないし第４クロック信号を含み、
    前記複数のバッファ手段は、
    前記第２クロック信号及び第４クロック信号をバッファして前記第１クロック信号及び第３クロック信号を生成する第１バッファ部と、
    前記第１クロック信号及び第３クロック信号をバッファして前記第２クロック信号及び第４クロック信号を生成する第２バッファ部と、
    を備えることを特徴とする請求項１に記載のリング発振器。
  4. 前記第２バッファ部の差動出力端と前記第１バッファ部の差動入力端とが、クロスカップル構造で接続されることを特徴とする請求項３に記載のリング発振器。
  5. 前記第１バッファ部及び第２バッファ部の各々は、
    該当するクロック信号を差動入力し、該当する出力信号を差動出力するＣＭＬバッファ部と、
    該ＣＭＬバッファ部の差動出力端にフィードバック動作を行うフィードバック部と、
    を備えることを特徴とする請求項３に記載のリング発振器。
  6. 前記ＣＭＬバッファ部は、
    前記該当のクロック信号を差動入力する差動入力部と、
    第１電源電圧端と前記差動入力部との間に接続されたロード部と、
    前記差動入力部と第２電源電圧端との間に接続され、前記バイアス電圧に対応する電流をシンクさせるためのシンク部と、
    を備えることを特徴とする請求項５に記載のリング発振器。
  7. 前記フィードバック部は、前記差動入力部に対応してクロスカップル接続され、前記ＣＭＬバッファ部の出力信号に制御されて動作することを特徴とする請求項６に記載のリング発振器。
  8. 基準位相クロック信号が入力されるための入力手段と、
    予め定められた電圧レベルのバイアス電圧が印加され、前記入力手段を介して入力される信号の位相を補正してマルチ位相クロック信号を生成する発振手段と、
    を備え、
    前記マルチ位相クロック信号は、前記バイアス電圧に対応するスイング幅を有することを特徴とするマルチ位相クロック補正回路。
  9. 前記発振手段は、各々クロスカップル構造を有する複数のバッファ部を備えることを特徴とする請求項８に記載のマルチ位相クロック補正回路。
  10. 前記マルチ位相クロック信号のスイング幅は、前記発振手段に印加される電源電圧の電位差より小さいことを特徴とする請求項８に記載のマルチ位相クロック補正回路。
  11. 前記マルチ位相クロック信号が、第１位相クロック信号ないし第４位相クロック信号を含み、
    前記複数のバッファ手段は、
    前記第２位相クロック信号及び第４位相クロック信号をバッファして前記第１位相クロック信号及び第３位相クロック信号を生成する第１バッファ部と、
    前記第１位相クロック信号及び第３位相クロック信号をバッファして前記第２位相クロック信号及び第４位相クロック信号を生成する第２バッファ部と、
    を備えることを特徴とする請求項９に記載のマルチ位相クロック補正回路。
  12. 前記第２バッファ部の差動出力端と前記第１バッファ部の差動入力端とが、クロスカップル構造で接続されることを特徴とする請求項１１に記載のマルチ位相クロック補正回路。
  13. 前記第１バッファ部及び第２バッファ部の各々は、
    該当する位相クロック信号を差動入力し、該当する出力信号を差動出力するＣＭＬバッファ部と、
    該ＣＭＬバッファ部の差動出力端にフィードバック動作を行うフィードバック部と、
    を備えることを特徴とする請求項１１に記載のマルチ位相クロック補正回路。
  14. 前記ＣＭＬバッファ部は、
    前記該当する位相クロック信号を差動入力するための差動入力部と、
    第１電源電圧端と前記差動入力部との間に接続されたロード部と、
    前記差動入力部と第２電源電圧端との間に接続され、前記バイアス電圧に対応する電流をシンクさせるためのシンク部と、
    を備えることを特徴とする請求項１３に記載のマルチ位相クロック補正回路。
  15. 前記フィードバック部は、前記差動入力部に対応してクロスカップル接続され、前記ＣＭＬバッファ部の出力信号に制御されて動作することを特徴とする請求項１３に記載のマルチ位相クロック補正回路。
  16. 前記入力手段は、前記差動入力部に対応して接続され、前記基準位相クロック信号を前記発振手段に注入することを特徴とする請求項１４に記載のマルチ位相クロック補正回路。
  17. クロスカップル構造を有し、第１基準位相クロック信号及び第３基準位相クロック信号が差動入力されて第２位相クロック信号及び第４位相クロック信号が印加され、これに対応する第１位相クロック信号及び第３位相クロック信号を生成する第１マルチ位相クロック信号生成手段と、
    クロスカップル構造を有し、第２基準位相クロック信号及び第４基準位相クロック信号が差動入力されて前記第１位相クロック信号及び第３位相クロック信号が印加され、これに対応する前記第２位相クロック信号及び第４位相クロック信号を生成する第２マルチ位相クロック信号生成手段と、
    を含み、
    前記第１マルチ位相クロック信号生成手段及び第２マルチ位相クロック信号生成手段は、それぞれバイアス電圧が印加され、
    前記第１位相クロック信号ないし第４位相クロック信号は、前記バイアス電圧に対応するスイング幅を有することを特徴とするマルチ位相クロック補正回路。
  18. 前記第１位相クロック信号ないし第４位相クロック信号のスイング幅は、前記第１バッファ手段及び第２バッファ手段に印加される電源電圧の電位差より小さいことを特徴とする請求項１７に記載のマルチ位相クロック補正回路。
  19. 前記第１位相クロック信号ないし第４位相クロック信号は、互いに予め定められた位相差を有することを特徴とする請求項１７に記載のマルチ位相クロック補正回路。
  20. 前記第１位相クロック信号ないし第４位相クロック信号は、それぞれ対応する前記第１基準位相クロック信号ないし第４基準位相クロック信号に対応する周波数を有することを特徴とする請求項１７に記載のマルチ位相クロック補正回路。
  21. 前記第１マルチ位相クロック信号生成手段は、
    前記第２位相クロック信号及び第４位相クロック信号が入力されてバッファし、前記第１位相クロック信号及び第３位相クロック信号を生成する第１バッファ部と、
    前記第１基準位相クロック信号及び第３基準位相クロック信号が入力され、前記第１バッファ部に注入させる第１インジェクション入力部及び第２インジェクション入力部と、
    を備えることを特徴とする請求項２０に記載のマルチ位相クロック補正回路。
  22. 前記第１インジェクション入力部及び第２インジェクション入力部の各々は、該当する位相クロック信号が入力される前記第１バッファ部の入力端に対応して接続され、該当する基準位相クロック信号に応答して動作を行うことを特徴とする請求項２１に記載のマルチ位相クロック補正回路。
  23. 前記第２マルチ位相クロック信号生成手段は、
    前記第１位相クロック信号及び第２位相クロック信号が入力されてバッファし、前記第２位相クロック信号及び第４位相クロック信号を生成する第２バッファ部と、
    前記第２基準位相クロック信号及び第４基準位相クロック信号が入力され、前記第２バッファ部に注入させる第３インジェクション入力部及び第４インジェクション入力部と、
    を備えることを特徴とする請求項２０に記載のマルチ位相クロック補正回路。
  24. 前記第３インジェクション入力部及び第４インジェクション入力部の各々は、該当する位相クロック信号が入力される前記第２バッファ部の入力端に対応して接続され、該当する基準位相クロック信号に応答して動作を行うことを特徴とする請求項２３に記載のマルチ位相クロック補正回路。
JP2009146180A 2008-06-30 2009-06-19 リング発振器及びこれを用いるマルチ位相クロック補正回路 Pending JP2010016810A (ja)

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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7764130B2 (en) 1999-01-22 2010-07-27 Multigig Inc. Electronic circuitry
AU2001256482A1 (en) 2000-05-11 2001-11-26 Multigig Limited Electronic pulse generator and oscillator
US8169267B2 (en) 2007-03-29 2012-05-01 Multigig, Inc. Wave reversing system and method for a rotary traveling wave oscillator
US8913978B2 (en) 2007-04-09 2014-12-16 Analog Devices, Inc. RTWO-based down converter
US8742857B2 (en) 2008-05-15 2014-06-03 Analog Devices, Inc. Inductance enhanced rotary traveling wave oscillator circuit and method
US9374100B2 (en) * 2009-07-01 2016-06-21 Qualcomm Incorporated Low power LO distribution using a frequency-multiplying subharmonically injection-locked oscillator
KR101183628B1 (ko) * 2010-12-09 2012-09-18 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
JP5677930B2 (ja) * 2011-08-31 2015-02-25 株式会社東芝 半導体スイッチ及び無線機器
US8487710B2 (en) 2011-12-12 2013-07-16 Analog Devices, Inc. RTWO-based pulse width modulator
US8581668B2 (en) 2011-12-20 2013-11-12 Analog Devices, Inc. Oscillator regeneration device
US9294091B1 (en) * 2013-10-17 2016-03-22 Xilinx, Inc. Method and apparatus for providing a differential output driver with a cross-coupled cell
KR20150064404A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치
US9564880B2 (en) * 2014-12-23 2017-02-07 Motorola Solutions, Inc. Systems and methods for generating injection-locked, frequency-multiplied output signals
US10312922B2 (en) 2016-10-07 2019-06-04 Analog Devices, Inc. Apparatus and methods for rotary traveling wave oscillators
US10277233B2 (en) 2016-10-07 2019-04-30 Analog Devices, Inc. Apparatus and methods for frequency tuning of rotary traveling wave oscillators
US10942255B2 (en) * 2018-10-11 2021-03-09 Globalfoundries U.S. Inc. Apparatus and method for integrating self-test oscillator with injection locked buffer
US11527992B2 (en) 2019-09-19 2022-12-13 Analog Devices International Unlimited Company Rotary traveling wave oscillators with distributed stubs
KR102367593B1 (ko) * 2020-04-17 2022-02-25 주식회사 딥아이 차세대 고성능 ddr6/7 lr-dimm 애플리케이션을 위한 초 저전력 데이터 버퍼 설계
US11264949B2 (en) 2020-06-10 2022-03-01 Analog Devices International Unlimited Company Apparatus and methods for rotary traveling wave oscillators
US11539353B2 (en) 2021-02-02 2022-12-27 Analog Devices International Unlimited Company RTWO-based frequency multiplier

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091892A (ja) * 1998-09-11 2000-03-31 Nec Corp ４相位相発振器
JP2000156629A (ja) * 1998-11-20 2000-06-06 Matsushita Electric Ind Co Ltd 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路
JP2001094418A (ja) * 1999-09-21 2001-04-06 Toshiba Corp 電圧制御発振器
JP2001358565A (ja) * 2000-06-13 2001-12-26 Hitachi Ltd 周波数可変発振回路およびそれを用いた位相同期回路
JP2005536923A (ja) * 2002-08-19 2005-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 多相発振器およびそのための方法
JP2007274431A (ja) * 2006-03-31 2007-10-18 Sony Corp 発振回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438301A (en) * 1994-07-25 1995-08-01 At&T Corp. Modem having a phase corrector and a voltage controlled oscillator implemented using a multi-stage ring oscillator
KR0173957B1 (ko) * 1996-05-06 1999-04-01 김광호 펄스 길이 조절 회로
US6118291A (en) * 1998-01-16 2000-09-12 Micron Technology, Inc. Test socket and methods
TW388807B (en) * 1998-10-21 2000-05-01 Via Tech Inc Low voltage and low jitter voltage controlled oscillator
KR20000027056A (ko) * 1998-10-26 2000-05-15 윤종용 플래시 메모리 장치의 고전압 발생을 위한 발진기
US6442225B1 (en) * 1999-06-14 2002-08-27 Realtek Semiconductor Corporation Multi-phase-locked loop for data recovery
US6188291B1 (en) * 1999-06-30 2001-02-13 Lucent Technologies, Inc. Injection locked multi-phase signal generator
US6469585B1 (en) * 2000-07-25 2002-10-22 Regents Of The University Of Minnesota Low phase noise ring-type voltage controlled oscillator
KR100374644B1 (ko) * 2001-01-27 2003-03-03 삼성전자주식회사 승압 전압의 조절이 가능한 전압 승압 회로
US6633202B2 (en) * 2001-04-12 2003-10-14 Gennum Corporation Precision low jitter oscillator circuit
JP2004180125A (ja) * 2002-11-28 2004-06-24 Renesas Technology Corp 半導体装置
US7348818B2 (en) * 2005-06-30 2008-03-25 Silicon Laboratories Inc. Tunable high-speed frequency divider
KR20070020596A (ko) * 2005-08-16 2007-02-22 삼성전자주식회사 링 오실레이터에 채용하기 적합한 차동 증폭 회로
US7307483B2 (en) * 2006-02-03 2007-12-11 Fujitsu Limited Electronic oscillators having a plurality of phased outputs and such oscillators with phase-setting and phase-reversal capability
US7429897B1 (en) * 2006-08-31 2008-09-30 Altera Corporation Wide operating-frequency range voltage controlled oscillators

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091892A (ja) * 1998-09-11 2000-03-31 Nec Corp ４相位相発振器
JP2000156629A (ja) * 1998-11-20 2000-06-06 Matsushita Electric Ind Co Ltd 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路
JP2001094418A (ja) * 1999-09-21 2001-04-06 Toshiba Corp 電圧制御発振器
JP2001358565A (ja) * 2000-06-13 2001-12-26 Hitachi Ltd 周波数可変発振回路およびそれを用いた位相同期回路
JP2005536923A (ja) * 2002-08-19 2005-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 多相発振器およびそのための方法
JP2007274431A (ja) * 2006-03-31 2007-10-18 Sony Corp 発振回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN4006023031; Ａ．Ｒｏｆｏｕｇａｒａｎ他: '「Ａ　９００ＭＨｚ　ＣＭＯＳ　ＬＣ-Ｏｓｃｉｌｌａｔｏｒ　ｗｉｔｈ　Ｑｕａｄｒａｔｕｒｅ　Ｏｕｔｐｕｔｓ」' １９９６　ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ-Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ Ｓｅｓｓｉｏｎ　２４　Ａｎａｌｏｇ　Ｔｅｃｈｎｉｑｕｅｓ, 1996, ｐｐ３９２-３９３, ＩＥＥＥ *

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