JP2007274431A - 発振回路 - Google Patents

Abstract

【課題】環状に接続された偶数個のインバータを用いて、正確な位相差を持ち、ジッタ性能や位相ノイズ性能に優れ、電源電圧変動に対する感度の低い複数の発振信号を生成可能な発振回路を提供する。
【解決手段】発振回路は、ノードＮ１１〜Ｎ１４を介して環状に接続された４個のインバータを含む主ループ回路（１０−１〜１０−４）と、環状に接続された２個のインバータをそれぞれ含む２組の副ループ回路（１０−５及び１０−６，１０−７及び１０−８）を備える。副ループ回路の各インバータは、主ループ回路において直列接続された２段のインバータ回路と並列に接続される。主ループ回路及び副ループ回路の各インバータは、入力信号の位相に対して出力信号の位相が反転するように出力ラインを駆動し、両者の位相が同相状態のときに比べて反転状態のときに駆動能力が低くなる特性を有する。
【選択図】図１

Description

本発明は、環状に縦続接続された反転回路を用いて発振信号を生成する発振回路に係り、特に発振周波数の制御が可能な発振回路に関するものである。

スペクトラム精度の高い発振信号を生成したり、データ信号に周波数と位相をロックさせたクロック信号を発生したりするために、ＰＬＬ（phase-locked loop）回路は広く用いられている。携帯電話をはじめとする無線通信や、様々なケーブルを通したシリアル通信、ディスク媒体のデジタル記録データの再生系（リードチャネル）などがその例である。

ＰＬＬ回路に対する要求性能は、まずその出力信号の精度にある。熱雑音や素子固有の種々の雑音により出力信号の精度が低下するため、これを抑制することが望まれる。この精度を評価する指標として、一般にはジッタ性能や位相ノイズが広く用いられている。

ＰＬＬ回路の内部には、電圧制御型発振回路（voltage controlled oscillator：以下、ＶＣＯと記す）が設けられている。多くの場合、このＶＣＯがジッタや位相ノイズの主要因である。ＰＬＬの帯域調整によってジッタ性能を向上させる方法は補正によってノイズを減らす手法であるのに対し、ＶＣＯのジッタ性能を向上させることはノイズそのものを小さくすることに相当する。

集積可能なＶＣＯの構成としては、インダクタとキャパシタの共振回路を用いるＬＣＶＣＯとリングＶＣＯの２種類が存在する。一般にＬＣＶＣＯの方がリングＶＣＯに比べてジッタ性能が優れている。他方、リングＶＣＯは、広い周波数可変領域を持ち、互いに位相の異なる複数の出力信号を出すことが可能であり、更にインダクタを必要としない等の利点を持つ。そのため、ジッタ性能の要求がそれほど厳しくないアプリケーションにおいては、リングＶＣＯが広く使用されている。特にインダクタを必要としないことにより、余計な電磁場を発生して他の回路に影響を及ぼす不利益を著しく低減できるだけでなく、回路の面積を大幅に削減できることからコスト面において大きなメリットをもたらす。以上の理由により、リングＶＣＯのジッタ・位相ノイズ性能を改善することが強く望まれる。

図１６は、一般的なリングＶＣＯの構成例を示す図である。
一般にリングＶＣＯは、複数の互いに等価なＶＣＯセルを環状に縦続接続した構成となっている。
このリングＶＣＯの発振周波数ｆｏは、ＶＣＯセルの遅延時間Ｔｄとその段数Ｎによって次式のように表せる。

［数１］
ｆｏ＝１／（２・Ｎ・Ｔｄ） ・・・ （１）

また、各隣り合うＶＣＯセルの出力信号は（２π／Ｎ）［ｒａｄ］だけの位相差を持つ。

リングＶＣＯは、差動型とシングルエンド型の２つに大きく分けられる。
図１７は、一般的なシングルエンド型ＶＣＯのセルの構成例を示す図である。
図１７に示すＶＣＯセルは、ｎ型ＭＯＳトランジスタ５０１とｐ型ＭＯＳトランジスタ５０２を直列に接続したＣＭＯＳ構造を有しており、その電源側とグランド側に可変負荷５０３，５０４がそれぞれ設けられている。図１７に示すＣＭＯＳ構造は、何れか片方のトランジスタのみで構成される１段アンプに置き換えてもよい。また、２つ可変負荷を片方のみにしてもよい。シングルエンド型ＶＣＯにおいてセルの段数Ｎを偶数にすると、隣り合うセルの出力信号が交互にハイレベルとローレベルになった状態で直流的に安定する（ラッチする）。そのため、シングルエンド型ＶＣＯを発振回路として動作させるためには、セルの段数Ｎを奇数にしなければならない。

図１８は、一般的な差動型ＶＣＯのセルの構成例を示す。
図１８に示すＶＣＯセルは、互いのソースが共通に接続されたｎ型ＭＯＳトランジスタ６０１及び６０２と、その共通ソースからグランドＧＮＤに流れる電流を一定に保つ電流源回路６０５と、ＭＯＳトランジスタ６０１及び６０２の各ドレインと電源電圧ＶＤＤとの間に接続される負荷６０３及び６０４を有する。ＭＯＳトランジスタ６０１及び６０２のゲートに差動信号が入力され、そのドレインから位相反転された差動信号が出力される。

ところで、近年の研究により、（同一消費電流の元では）一般的にシングルエンド型ＶＣＯの方が差動型ＶＣＯに比べてジッタ・位相ノイズ性能に優れていることが知られている（非特許文献１、２を参照）。しかしながら、シングルエンド型ＶＣＯには幾つかの欠点がある。
まず第一に、電源電圧に対する感度が高いことである。電源電圧が変動したり、あるいは電源電圧に雑音が含まれていたりすると、シングルエンド型ＶＣＯの特性は大きく変動し、ジッタ・位相ノイズ性能も大きく悪化する。
第二に、直交信号を出力できないことである。上で述べた様に、シングルエンド型ＶＣＯは基本的に奇数段で構成される。無線通信のＩＱ信号に代表される直交信号（位相差が９０°の信号）を必要とするシステムは非常に多いが、シングルエンド型ではその奇数段性のため、位相差９０°の信号を生成できない。
第三の欠点は、シングルエンド信号であるために、同一チップ上の他の回路からの雑音の影響を受けやすく、また同時にそれらの回路に雑音を与えやすいことである。
第四の欠点は、全電流を制御する差動型ＶＣＯに対してシングルエンド型ＶＣＯでは抵抗や容量を制御するため、一般に周波数の可変範囲が狭いことである。

他方、差動型ＶＣＯは、上記の４つの欠点を持たない代わりに、ジッタ・位相ノイズ性能がシングルエンド型ＶＣＯより劣る。これには複数の理由が考えられる。
まず第一に、差動型ＶＣＯでは発振振幅が小さい。これは電流源回路の存在によって振幅の最低電圧が制限されるためである。
第二に、シングルエンド型ＶＣＯでは電源ラインとグランドラインに対して対称な構造を取り得るのに対して、差動型ＶＣＯでは一般にこの対称性が失われている。このことにより、発振波形の立ち上がりと立下りの対称性が低下し、ジッタ・位相ノイズ性能が低下する。このような対称性の低下は、フリッカ雑音にも悪い効果を及ぼすことが知られている。
第三に、一般的な差動対の構造では、テイルノード（tail node：図１８のＮ６０１）の電圧が発振周波数の２倍の周波数で振動する。この振動は発振波形を歪ませ、その対称性と振幅をさらに損なわせるため、ジッタ・位相ノイズ性能を低下させる要因になる。

以上のように、シングルエンド型と差動型のリングＶＣＯは、互いに異なる長所と短所を持つ。これらの長所を併せ持てるような構成を実現すべく、従来より種々の研究がなされている（非特許文献３〜９を参照）。
"Ｊｉｔｔｅｒ ａｎｄ Ｐｈａｓｅ Ｎｏｉｓｅ ｉｎ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒｓ"、 ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、 米国、 １９９９年６月、 ｖｏｌ．３４、 ｐ．７９０−８０４ "Ｏｓｃｉｌｌａｔｏｒ Ｐｈａｓｅ Ｎｏｉｓｅ ： Ａ Ｔｕｔｏｒｉａｌ"、 ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、 米国、 ２０００年３月、 ｖｏｌ．３５、 ｐ．３２６−３３６ "Ａ Ｔｈｒｅｅ−Ｓｔａｇｅ Ｃｏｕｐｌｅｄ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ ｗｉｔｈ Ｑｕａｄｒａｔｕｒｅ Ｏｕｔｐｕｔｓ"、 ＩＥＥＥ ＩＳＣＡＳ．２００１、 米国、 ２００１年３月、 ｖｏｌ．１、 ｐ．６−９ "Ａ Ｃｏｕｐｌｅｄ Ｔｗｏ−Ｓｔａｇｅ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ"、 ＩＥＥＥ ＭＷＳＣＡＳ．２００１、 米国、 ２００１年８月、 ｖｏｌ．２、 ｐ．８７８−８８１ "Ａ ９００ＭＨｚ ＣＭＯＳ Ｌｏｗ−Ｐｈａｓｅ−Ｎｏｉｓｅ Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｗｉｔｈ Ｗｉｄｅ Ｔｕｎｉｎｇ Ｒａｎｇｅ"、 ＩＥＥＥ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ、 米国、 ２００１年２月、 ｖｏｌ．４８、 ｐ．２１６−２２１ "Ａ Ｎｏｖｅｌ Ｌｏｗ Ｐｈａｓｅ Ｎｏｉｓｅ １．８Ｖ ９００ＭＨｚ ＣＭＯＳ Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ"、 ＩＥＥＥ ＩＳＣＡＳ．２００３、 米国、 ２００３年５月、 ｖｏｌ．３、 ｐ．１６０−１６３ "Ｃｏｍｐａｒｉｓｏｎ ｏｆ Ｃｏｎｔｅｍｐｏｒａｒｙ ＣＭＯＳ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒｓ"、 ＩＥＥＥ ＲＦＩＣＳ．２００４、 米国、 ２００４年６月、 ｐ．２８１−２８４ "Ａ Ｌｏｗ Ｐｈａｓｅ Ｎｏｉｓｅ ２．０Ｖ ９００ＭＨｚ ＣＭＯＳ Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ"、 ＩＥＥＥ ＩＳＣＡＳ．２００４、 米国、 ２００４年５月、 ｖｏｌ．４、 ｐ．５３３−５３６ "Ａ Ｌｏｗ Ｖｏｌｔａｇｅ ９００ＭＨｚ Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｗｉｔｈ Ｗｉｄｅ Ｔｕｎｉｎｇ Ｒａｎｇｅ"、 ＩＥＥＥ ＡＰＣＣＡＳ．２００４、 米国、 ２００４年１２月、 ｖｏｌ．１、 ｐ．３０１−３０４ "Ａ Ｌｏｗ−Ｐｈａｓｅ−Ｎｏｉｓｅ ＣＭＯＳ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｗｉｔｈ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｃｏｎｔｏｌ Ａｎｄ Ｑｕａｄｒａｔｕｒｅ Ｏｕｔｐｕｔｓ"、 ＩＥＥＥ ＡＳＩＣ／ＳＯＣ Ｃｏｎｆ． ２００１、 米国、 ２００１年９月、 ｐ．１３４−１３８

非特許文献３及び４では、結合した２つのシングルエンド型リングから構成されるリングＶＣＯが提案されている（図１９）。２つのシングルエンド型リング間に結合を持たせることにより、リング間にも位相差が生じ、その結果全体としては直交信号が生成されるというものである。図１９においては、その基本ＶＣＯセルの構成を示す。
この技術によって、シングルエンド型でありながら直交信号を出力することが可能となるが、シングルエンド型ＶＣＯであるために電源電圧変動に対する感度は依然として高い。また、電源ラインとグランドラインに対する構造の対称性がなく、ジッタ・位相ノイズ特性も優れないという問題が残る。

非特許文献５では、図２０（Ｂ）に示すＶＣＯセルによって構成される２段の差動型ＶＣＯが提案されている。図１９に示すＶＣＯセルに比べて構成が単純になって構成素子数も減ったため、デバイスのノイズや消費電流の点では改善が見られるが、本質的にはこれと同一の問題を持つ。

非特許文献６〜８では、バイアス方法を工夫することにより４段のインバータリングを発振させ、ジッタ・位相ノイズ性能に優れ直交信号を出力できるＶＣＯが提案されている（図２１）。
この構成は、図１９や図２０の構成と比べると、電源ラインとグランドラインに対する構造の対称性は向上したものの、４つの発振ノード（Ｎ９０１〜Ｎ９０４）の接続の対称性が崩れている。ノードＮ９０１とＮ９０２はインバータとｎ型ＭＯＳトランジスタのゲートとｐ型ＭＯＳトランジスタのドレインに接続されているのに対して、ノードＮ９０３とＮ９０４はインバータとｎ型ＭＯＳトランジスタのドレインとｐ型ＭＯＳトランジスタのゲートに接続されている。この非対称性により、この回路で発生する４つの直交信号は正確な直交性を保持できない。また、４段のインバータリングを基本構造とするため、電源電圧変動に対する感度も高い。

非特許文献９では、ＣＭＯＳスイッチ型の伝送線路（CMOS Transmission Line）によって遅延時間すなわち周波数を制御する２段の差動型ＶＣＯが提案されている（図２２）。図２２（Ａ）はＶＣＯの全体構成を示し、図２２（Ｂ）はＣＭＯＳ伝送線路、図２２（Ｃ）は差動ＶＣＯセルの構成を示す。
この構造は図１９〜図２１の構成とは異なり、ノード間の対称性も電源ラインとグランドラインとの対称性も持っている。ただ、一見差動型であるが本質的にはシングルエンド型であり、したがって電源電圧変動に対する感度が高い。また、ＣＭＯＳ伝送線路による余分な容量負荷が常にかかるため、同一の周波数発振で比較した場合の消費電流が大きくなる。

非特許文献１０では、図２３に示す差動型ＶＣＯが提案されている。図２２に示すＶＣＯと比較すると、差動型ＶＣＯのセルを構成する４つのＣＭＯＳインバータのうちの２つが、それぞれｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタから成る２つの可変電流源に挟まれている。
非特許文献１０では、これらの電流源に挟まれないＣＭＯＳインバータを、電流源に挟まれた差動セルの動作速度を上げるためのラッチ構造だと考えて、これを電流源で挟んでいない。２つの電流源で挟まれることにより、その部分の特性は電源電圧変動に対して感度が下がる。一方で、電流源に挟まれなかった残りの２つのＣＭＯＳインバータは電源電圧変動の影響を受け易くなる。また、差動型ＶＣＯにおける第三の欠点として述べたように、この構造ではテイルノードに電圧振動が生じるため、ジッタ・位相ノイズ性能が低下する。
また、発振周波数を変えるために制御電圧（Ｖｃｏｎｔｒｏｌ＋、Ｖｃｏｎｔｒｏｌ−）が変化すると、電流源に挟まれた差動セルの駆動力は増大するが、ラッチ構造の部分の駆動力はあまり変わらない。故に、これら２種類のインバータの駆動力の比が変化してしまう。このことにより、制御電圧を変化させて周波数を変えたときには諸特性が変動し、場合によっては安定に発振し得なくなりさえする。

以上のように、直交信号の生成が可能な差動型の特徴と、位相ノイズの小さいシングルエンド型の特徴を兼ね備えたＶＣＯについては、従来より様々な検討がなされている。従来のＶＣＯでは、大まかに分けると、差動型ＶＣＯにおけるセルの回路構成を工夫することによって位相ノイズの低減を図るか（図２０，図２２，図２３）、又は、シングルエンド型ＶＣＯに付加回路を設けることによって直交信号の生成を可能にしている（図１９，図２１）。ところが前者の方法では、ＣＭＯＳ構造のインバータによりセルが構成されるシングルエンド型ＶＣＯに比べて電源ラインとグランドラインに対する回路の対称性が低下するという問題があり、後者の方法では、付加回路を設けることによって各発振ノードに対する回路の対称性が低下するという問題がある。電源電圧変動に対する感度が高いという問題も残る。

基本的にシングルエンド型ＶＣＯでは、インバータの段数を偶数とすると各インバータが直流的に安定な状態（ラッチ状態）となって発振を生じなくなるため、直交信号を生成できない。しかしながら、位相ノイズの低減を図るためには、電源ラインとグランドラインに対してできるだけ対称な回路構成のインバータ（例えばＣＭＯＳ構造のインバータ）を用いる必要があり、そのためには、偶数段のインバータで発振可能な構成とすることが望ましい。
また偶数段のインバータで発振可能であっても、図２１に示すＶＣＯのように発振ノードに対する回路の対称性が崩れると正確な位相差を持つ発振信号を生成できなくなるため、そのような問題の改善が望まれる。

本発明はかかる事情に鑑みてなされたものであり、その目的は、環状に縦続接続された偶数個のインバータを用いて、正確な位相差を持った複数の発振信号を生成可能な発振回路を提供することにある。

本発明の第１の観点に係る発振回路は、それぞれ異なる位相を持った発振信号を出力するＮ個（Ｎは４以上の偶数を示す）のノードを備えており、前記Ｎ個のノードを介して環状に縦続接続されたＮ個の反転回路を含む主ループ回路と、環状に縦続接続された偶数個の反転回路をそれぞれ含む複数の副ループ回路とを具備する。前記副ループ回路の各反転回路は、前記主ループ回路において縦続接続された偶数個の反転回路と並列に接続される。前記主ループ回路の各反転回路の出力から入力へ信号を帰還する回路は、互いに等価な回路構成を有する。前記主ループ回路及び副ループ回路の各反転回路は、出力信号の位相が入力信号の位相に対して反転するように出力ラインを駆動するとともに、両者の位相が同相状態のときに比べて反転状態のときに当該駆動能力が低くなる。

本発明の第２の観点に係る発振回路は、それぞれ異なる位相を持った発振信号を出力するＮ個（Ｎは４以上の偶数を示す）のノードを備えており、前記Ｎ個のノードを介して環状に縦続接続されたＮ個の反転回路を含む主ループ回路と、前記Ｎ個のノードのうちの２つノードを介して環状に縦続接続された２個の反転回路をそれぞれ含む（Ｎ／２）個の副ループ回路とを具備する。前記副ループ回路の各反転回路は、前記主ループ回路において縦続接続された（Ｎ／２）個の反転回路と並列に接続される。前記（Ｎ／２）個の副ループ回路は、前記Ｎ個のノードのうちのそれぞれ異なるノードに接続される。前記主ループ回路及び副ループ回路の各反転回路は、出力信号の位相が入力信号の位相に対して反転するように出力ラインを駆動するとともに、両者の位相が同相状態のときに比べて反転状態のときに当該駆動能力が低くなる。

好適には、前記第１及び第２の観点に係る発振回路は、前記主ループ回路及び副ループ回路の各反転回路の電源入力端子が共通に接続される共通ノードと、前記共通ノードを介して各反転回路に供給される電源電流の総和を一定に保つ電流源回路とを有する。
また、前記電流源回路は、入力される制御信号に応じて前記電源電流の総和を変化させてよい。

前記主ループ回路及び副ループ回路の各反転回路は、直列に接続された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを有してよい。この場合、前記第１トランジスタ及び第２トランジスタの直列回路の一端は、前記共通ノードに接続される。

本発明によれば、環状に縦続接続された偶数個のインバータを用いて、正確な位相差を持った複数の発振信号を生成することができる。

＜第１の実施形態＞
まず図１〜図４を参照して、本発明の実施形態に係る発振回路の構成要素を説明する。
図１は、本発明の実施形態に係る発振回路の構成の一例を示す図である。
図２は、発振回路に含まれる３つのループ回路を示す図である。
図３は、発振回路を構成するインバータ（反転回路）の構成の一例を示す図である。
図４は、各インバータの電源電流を制御するための電流源回路の一例を示す図である。

図１に示す発振回路は、８つのインバータ（１０−１〜１０−８）を有しており、これらは図２（Ａ）〜（Ｃ）に示すように３つのループ回路を構成する。すなわち、インバータ１０−１〜１０−４は主ループ回路を構成し（図２（Ａ））、インバータ１０−５及び１０−６、インバータ１０−７及び１０−８はそれぞれ副ループ回路を構成する（図２（Ｂ），（Ｃ））。

図２（Ａ）に示す主ループ回路において、４個のインバータ（１０−１〜１０−４）は４個のノード（Ｎ１１〜Ｎ１４）を介して環状に縦続接続される。インバータ１０−１の入力と出力は、それぞれノードＮ１１とノードＮ１２に接続される。インバータ１０−２の入力と出力は、それぞれノードＮ１２とノードＮ１３に接続される。インバータ１０−３の入力と出力は、それぞれノードＮ１３とノードＮ１４に接続される。インバータ１０−４の入力と出力は、それぞれノードＮ１４とノードＮ１１に接続される。

図２（Ｂ）に示す副ループ回路において、２個のインバータ（１０−５，１０−６）はノードＮ１１及びＮ１３を介して環状に縦続接続される。インバータ１０−５の入力と出力は、それぞれノードＮ１１とノードＮ１３に接続される。インバータ１０−６の入力と出力は、それぞれノードＮ１３とノードＮ１１に接続される。

図２（Ｃ）に示す副ループ回路において、２個のインバータ（１０−７，１０−８）はノードＮ１２及びＮ１４を介して環状に縦続接続される。インバータ１０−７の入力と出力は、それぞれノードＮ１２とノードＮ１４に接続される。インバータ１０−８の入力と出力は、それぞれノードＮ１４とノードＮ１２に接続される。

発振回路を構成する各インバータ（１０−１〜１０−８）は、例えば図３に示すように、直列接続されたｎ型のＭＯＳトランジスタ１０１とｐ型のＭＯＳトランジスタ１０２を有する。
ＭＯＳトランジスタ１０１のソースはノードＮｔに接続され、そのドレインは出力端子ＯＵＴに接続され、そのゲートは入力端子ＩＮに接続される。ＭＯＳトランジスタ１０２のソースは電源電圧ＶＤＤに接続され、そのドレインは出力端子ＯＵＴに接続され、そのゲートは入力端子に接続される。
入力端子ＩＮの電圧がハイレベルになると、ＭＯＳトランジスタ１０１がオン、ＭＯＳトランジスタ１０２がオフするため、出力端子ＯＵＴはローレベルになる。逆に入力端子ＩＮの電圧がローレベルになると、ＭＯＳトランジスタ１０１がオフ、ＭＯＳトランジスタ１０２がオンするため、出力端子ＯＵＴはハイレベルになる。

各インバータ（１０−１〜１０−８）のＭＯＳトランジスタ１０１のソース（すなわち負側の電源入力端子）は、共通のノードＮｔに接続される。本実施形態に係る発振回路は、このノードＮｔとグランドＧＮＤの間に接続される電流源回路ＣＳ１を有する。
電流源回路ＣＳ１は、図４（Ａ）に示すように、ノードＮｔを介して各インバータ（１０−１〜１０−８）に供給される電源電流の総和を一定に保つ。また、電流源回路ＣＳ１は、入力される制御信号Ｖｃｎｔに応じて、この電源電流の総和を変化させることが可能である。
電流源回路ＣＳ１は、例えば図４（Ｂ）に示すように、ノードＮｔと基準電位ＶＳＳとの間に接続されるｎ型のＭＯＳトランジスタによって構成される。このＭＯＳトランジスタは、ゲートに入力される制御信号Ｖｃｎｔに応じて、ノードＮｔから基準電位ＶＳＳへ流れる電流を変化させる。
本実施形態に係る発振回路では、制御信号Ｖｃｎｔに応じて電流源回路ＣＳ１の電流を変化させることにより、発振回路の周波数を制御する。

次に、上述した構成を有する本実施形態に係る発振回路の発振メカニズムについて説明する。

まず初めに、この発振回路がインバータの線形動作のみでは発振しないことを説明する。
図２（Ａ）〜（Ｃ）に示すループ回路は、何れも偶数個のインバータを環状に縦続接続した回路であり、それぞれラッチ系を構成する。すなわち、隣り合うノードの電位が交互にハイレベル又はローレベルになるとき、ループ回路は直流的に安定な状態（ラッチ状態）となるため、発振を生じない。
また、図２（Ａ）〜（Ｃ）に示す３つのループ回路を図１に示すように結合しても、本質的にはこのラッチ状態を解消できない。

図５は、図１に示す発振回路の異なるラッチ状態について説明するための図である。
図５において、丸印はノード（Ｎ１１〜Ｎ１４）を示し、矢印はインバータを示す。また、白抜きの丸印はローレベルを示し、黒塗りの丸印はハイレベルを示す。
図５に示すように、主ループ回路（１０−１〜１０−４）のラッチ状態と副ループ回路（１０−５及び１０−６、１０−７及び１０−８）のラッチ状態は互いに異なっており、これらを両立させることはできない。各インバータが理想的に一定のゲインを有するものとすると、図５に示すように異なるラッチ状態が存在する場合には、ゲインの高いインバータを有するループ回路のラッチ状態が優先される。

したがって、本実施形態に係る発振回路は、インバータの線形動作のみを前提とした場合、発振を生じない。すなわち、本発振回路の発振メカニズムは、線形フィードバックや線形フィードフォアードといった従来の発振回路とは本質的に異なっている。

本実施形態に係る発振回路の発振メカニズムは、インバータの非線形性に起因する。
ＣＭＯＳ構造のインバータは、出力信号のレベルに応じてゲイン（駆動力）が変化する特性を有している。インバート状態（入力電圧と出力電圧が論理的に反転する状態）のとき、オンしているＭＯＳトランジスタが三極管領域で動作するため、その駆動力は小さくなる。一方、反インバート状態（入力電位と出力電位が論理的に一致する状態）のときには、オンしているＭＯＳトランジスタが飽和領域で動作するため、その駆動力は大きくなる。

図６は、インバータの非線形性を説明するための図であり、入力電圧がハイレベルの場合の例を示す。
入力電圧がハイレベルのとき、ｎ型のＭＯＳトランジスタ１０１がオンする。この状態で出力電圧がローレベルになると、ＭＯＳトランジスタ１０１は三極管領域で動作するため、そのゲインｇｍは小さくなる。一方、出力電圧がハイレベルになると、ＭＯＳトランジスタ１０１は飽和領域で動作するため、そのゲインｇｍは大きくなる。入力電圧がローレベルの場合についても、オンするトランジスタがｐ型のＭＯＳトランジスタ１０２に変わるだけであり、上記の議論は全く同様に成り立つ。

このようなインバータの非線形性により、本実施形態に係る発振回路は発振を生じる。
既に述べたように、インバータが線形領域で動作する場合、発振回路は駆動力の大きいループ回路が定めるラッチ状態に陥る。しかしながら、ループ回路を構成するインバータは上記のような非線形性を有するため、一旦ラッチ状態に陥ると、そのラッチ状態を定めるループ回路の駆動力が低下する。一方で、このラッチ状態は他のループ回路にとっては（部分的な）反インバート状態であり、その駆動力は逆に増大する。したがって、もしこのラッチ状態において２つのループ回路の駆動力が逆転するならば、発振回路は現在のラッチ状態から離れはじめ、他方のラッチ状態へと向う。そしてこの新たなラッチ状態に移行することにより、駆動力の逆転が再度引き起こされる。以上の過程が繰り返されることによって発振が生じる。このような駆動力の逆転は、主ループ回路と副ループ回路の特性（インバータのトランジスタのサイズなど）を適切に選択することによって確実に発生させることが可能である。

上述の特徴を持つ非線形的な発振メカニズムを、本明細書ではＳＬ（switching latch）メカニズムと呼ぶ。また、ＳＬメカニズムに基づいて発振する発振回路をＳＬＶＣＯ（switching latch voltage controlled oscillator）と呼ぶ。ＳＬメカニズムは、非線形特性という稀有な性質によりこれまで認識されてこなかった。本発明に係る発振回路は、このＳＬメカニズムに基づいて発振する点で従来技術と本質的に異なっている。

図７は、図１に示す発振回路におけるＳＬメカニズムを模式的に表した図である。図７において、インバータを囲う点線の丸印は、そのインバータが反インバート状態（入力と出力が同一の論理レベルの状態）になっていることを示す。図７では、図の簡便のため、ＳＬメカニズムの状態遷移に関わるインバータのみを図解している。
図７の例において、主ループ回路のインバータ１０−４，１０−２が反インバート状態になると、その増大した駆動力が副ループ回路（１０−５，１０−６）の駆動力より大きくなって、副ループ回路（１０−５，１０−６）の論理レベルを反転する。すると次に、後段のインバータ１０−１，１０−３が反インバート状態になり、その増大した駆動力が副ループ回路（１０−５，１０−６）の論理レベルを反転する。このようにして、主ループ回路の４つのインバータ１０−１〜１０−４が順次に反インバート状態へ遷移することにより、４相の発振が生じる。
なお、図７の例では説明を容易にするため電圧を論理レベル（ハイレベル「Ｈ」、ローレベル「Ｌ」）で表しているが、実際の発振回路においてはアナログ電圧となる。また、状態も図７に示すように４つの状態がデジタル的に切り替わるのではなく、各状態の遷移は時間的なオーバーラップを持つ。

図６に示すように、インバータの駆動力、より具体的に述べるとそのトランスコンダクタンスＧｍは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに依存する関数Ｇｍ（Ｖｉｎ，Ｖｏｕｔ）で表すことが可能である。ＳＬメカニズムによる発振は、このようなインバータの非線形性、具体的にはそのトランスコンダクタンスの出力電圧依存性によって実現される。
図８は、インバータのトランスコンダクタンスＧｍについて説明するための図である。図８（Ａ）に示すトランスコンダクタンス「−Ｇｍ」のインバータは、その非線形性を考慮すると、図８（Ｂ）に示すように入力電圧と出力電圧に応じてトランスコンダクタンス「−Ｇｍ」が変化する回路として扱われる。
したがって、ＳＬＶＣＯにおけるインバータ（反転回路）は、必ずしもＣＭＯＳ構造に限られるものではなく、同様な非線形特性を持つ他の構成の回路でもＳＬＶＣＯを実現可能である。すなわち、出力信号の位相が入力信号の位相に対して反転するように出力ラインを駆動する反転回路であって、両者の位相が同相状態のときに比べて反転状態のときに当該駆動能力が低くなるような非線形性を有するものであれば、その回路構成は任意でよい。

さて、ＳＬメカニズムによる発振を実現するためには、非線形特性を持つインバータ（反転回路）を用いることに加えて、ラッチ状態の異なった複数のループ回路を結合することが必要である。
図１に示す発振回路では、後者の条件を満たすため、副ループ回路（図２（Ｂ），（Ｃ））を構成する各インバータと、主ループ回路（図２（Ａ））において縦続接続された偶数個（２個）のインバータとが並列に接続されている。例えば副ループ回路（図２（Ｂ））のインバータ１０−５は、主ループ回路において縦続接続されたインバータ１０−１及び１０−２（インバータ１０−３及び１０−４）と並列に接続されている。

縦続接続された偶数個のインバータの入力と出力は、直流的には同じ電圧となる。縦続接続された偶数個のインバータと１個のインバータとを並列に接続すると、両者の直流的な状態は必ず対立する。したがって、副ループ回路（図２（Ｂ），（Ｃ））を構成する各インバータは、直流的な状態が対立するように主ループ回路（図２（Ａ））と接続されることになる。その結果、主ループ回路（図２（Ａ））と副ループ回路（図２（Ｂ），（Ｃ））は互いに異なるラッチ状態を有する。

次に、ノードＮ１１〜Ｎ１４に生じる発振信号の位相差と発振回路のトポロジとの関係について説明する。

図１に示す発振回路では、ノードＮ１１〜Ｎ１４に対する回路の結合関係（トポロジ）が対称となるように各インバータ（１０−１〜１０−８）が結合されている。すなわち、図１に示す発振回路の回路トポロジは、４つのノードＮ１１〜Ｎ１４について４回回転対称となっている。
これを言い換えると、図１に示す発振回路においては、主ループ回路（図２（Ａ））の各インバータ（１０−１〜１０−４）の出力から入力へ信号を帰還する回路が、互いに等価な回路構成を有している。
このような回路トポロジの対称性によって、主ループ回路の各インバータ（１０−１〜１０−４）は対称に動作する。その結果、各インバータ（１０−１〜１０−８）の信号遅延が等しくなり、ノードＮ１１〜Ｎ１４の隣接するノード間で発生する発振信号は正確に９０°（３６０°÷４）の位相差を持つようになる。

次に、ノードＮｔの電圧振動について説明する。

インバータ（１０−１〜１０−８）からノードＮｔに流れる電流は、その入力電圧（ノードＮ１１〜Ｎ１４の電圧）とノードＮｔとの電位差（ＭＯＳトランジスタ１０１のゲート−ソース間の電圧Ｖｇｓ）に応じて決まる。インバータの入力電圧に対してノードＮｔの電圧が低くなると、ＭＯＳトランジスタ１０１のインピーダンスが小さくなり、ノードＮｔに流れる電流は大きくなる。逆に、ノードＮｔの電圧がインバータの入力電圧に近づくと、ノードＮｔに流れる電流は小さくなる。
仮に、ノードＮｔが１つのインバータのみに接続されているものとすると、電流源回路ＣＳ１の定電流動作によってＭＯＳトランジスタ１０１の電流が一定に保たれるようにノードＮｔの電圧が制御されるため、ノードＮｔの電圧はインバータの入力電圧に応じて大きく変動する。例えばインバータの入力電圧が増大すると、電流源回路ＣＳ１は定電流を維持しようとしてノードＮｔの電圧を大きく引き下げる。

ところが本実施形態に係る発振回路では、ノードＮｔに８つのインバータ１０−１〜１０−８が接続されており、しかもそれらが上述の回路トポロジの対称性によって周期的かつ均等に動作する。詳しく述べると、ノードＮ１１〜Ｎ１４の電圧が４分の１周期ごとに順次に極大となるため、４分の１周期ごとに２つ（主ループと副ループで１つずつ）のインバータの入力電圧が極大となる。
したがって、あるインバータの入力電圧がハイレベルからローレベルへ変化しても、これと入れ替わるようにして別のインバータの入力電圧がローレベルからハイレベルに変化する。その結果、あるインバータからノードＮｔへ流れる電流が減少しても、別のインバータからノードＮｔへ流れる電流が増大するため、電流源回路ＣＳ１はノードＮｔの電圧を大きく変動させることなく定電流を維持できる。
また、発振の１サイクル中において各インバータがノードＮｔに電流を供給する期間とそのピークの大きさはほぼ均一であり、特定のインバータに著しく偏った電流が流れることはない。この点からも定電流ノードＮｔの変化が抑制される。
このようにして、本実施形態に係る発振回路では、ノードＮｔの電圧振動が非常に小さくなる。

ノードＮｔの電圧振動が非常に小さくなり、その電位がほぼ一定と見なせる場合、図３に示す回路構成を有するインバータ１０−１〜１０−８は、電源ラインとグランドラインに対して非常に高い対称性を持つ。したがって、本実施形態に係る発振回路におけるジッタと位相ノイズは、通常の差動型ＶＣＯに比べて格段に小さくなる。また、ノードＮｔの電圧振動が非常に小さいことから、電流源回路ＣＳ１の定電流動作はより安定化される。したがって、電源電圧が変動しても一定の電流が流れるため、本実施形態に係る発振回路は電源電圧変動に対する感度が低い。

以上説明したように、本実施形態に係る発振回路は、４つのノード（Ｎ１１〜Ｎ１４）を介して環状に接続された４個のインバータを有する主ループ回路（１０−１〜１０−４）と、環状に接続された２個のインバータをそれぞれ有する２組の副ループ回路（１０−５及び１０−６，１０−７及び１０−８）とを備えている。そして、副ループ回路の各インバータは、副ループ回路において直列接続された２段のインバータ回路と並列に接続されている。また、主ループ回路及び副ループ回路の各インバータ（１０−１〜１０−８）は、出力信号の位相が入力信号の位相に対して反転するように出力ラインを駆動するとともに、両者の位相が同相状態のときに比べて反転状態のときに当該駆動能力が低くなる特性を有している。
したがって、主ループ回路と副ループ回路が互いに異なるラッチ状態を持つようになるとともに、一方のループ回路が定めるラッチ状態へ遷移すると当該ループ回路の駆動力より他方のループ回路の駆動力が大きくなるため、他方のループ回路が定めるラッチ状態に遷移する。このようなラッチ状態の遷移が繰り返し起こることによって、偶数段のインバータを環状に接続した構成であっても発振を生じることが可能になる。
また、本実施形態に係る発振回路では、主ループ回路の各インバータ（１０−１〜１０−４）の出力から入力へ信号を帰還する回路が互いに等価な回路構成を有している。そのため、これらのインバータの信号遅延がほぼ等しくなり、ノードＮ１１〜Ｎ１４の隣接するノードに生じる発振信号が正確に９０°の位相差を持つようになる。
したがって、本実施形態に係る発振回路によれば、偶数段（４段）のインバータ回路を環状に縦続接続した構成であっても、正確な位相差を持った複数（４つ）の発振信号を生成することができる。

また、本実施形態に係る発振回路によれば、主ループ回路と副ループ回路の各インバータ（１０−１〜１０−８）の電源入力端子が共通のノードＮｔに接続されており、このノードＮｔを介して各インバータに供給される電源電流の総和が電流源回路ＣＳによって一定の値に保たれている。
これにより、ノードＮｔの電圧振動を微小に抑えることができるため、各インバータ（１０−１〜１０−８）に例えばＣＭＯＳ構造のような電源側とグランド側に対して対称な構造の回路を適用することによって、ジッタと位相ノイズを非常に小さくすることができる。

更に、本実施形態に係る発振回路によれば、各インバータ（１０−１〜１０−８）に流れる電流が電流源回路ＣＳ１によって制御信号Ｓｃｎｔに応じた一定の値に制御されるため、通常のシングルエンド型ＶＣＯに比べて電源電圧ＶＤＤに対する感度を低くすることができる。すなわち、電源電圧ＶＤＤの変動による発振特性の変化を抑えることができる。

しかも、本実施形態に係る発振回路によれば、電流源回路ＣＳ１の電流値の制御によって発振周波数を制御するため、抵抗値や容量値の調節によって発振周波数の制御を行う通常のシングルエンド型ＶＣＯに比べて周波数の調整範囲を広くすることができる。

このように本実施形態によれば、インバータの非線形性に基づく発振現象を利用することによって、直交信号を生成し、電源電圧変動に対する感度が低く、かつ、周波数の可変範囲が広い差動型ＶＣＯの長所と、ジッタ性能及び位相ノイズ性能に優れたシングルエンド型ＶＣＯの長所とを併せ持った発振回路を実現することができる。

次に、本実施形態に係る発振回路の変形例について説明する。

図１に示す発振回路は、主ループ回路におけるインバータの段数が「４」の場合の例を示しているが、この段数は４より大きい偶数であれば任意である。
以下では一例として、主ループ回路におけるインバータの段数を「８」とした場合の発振回路について説明する。

図９に示す主ループ回路は、８つのノード（Ｎ２１〜Ｎ２８）を介して環状に縦続接続された８つのインバータ（２０−１〜２０−８）を有する。
インバータ２０−１の入力と出力は、それぞれノードＮ２１とノードＮ２２に接続される。インバータ２０−２の入力と出力は、それぞれノードＮ２２とノードＮ２３に接続される。インバータ２０−３の入力と出力は、それぞれノードＮ２３とノードＮ２４に接続される。インバータ２０−４の入力と出力は、それぞれノードＮ２４とノードＮ２５に接続される。インバータ２０−５の入力と出力は、それぞれノードＮ２５とノードＮ２６に接続される。インバータ２０−６の入力と出力は、それぞれノードＮ２６とノードＮ２７に接続される。インバータ２０−７の入力と出力は、それぞれノードＮ２７とノードＮ２８に接続される。インバータ２０−８の入力と出力は、それぞれノードＮ２８とノードＮ２１に接続される。

図９に示す８段の主ループ回路を用いて、先に説明したＳＬメカニズムの発振を生じるためには、次の条件を満たすように副ループ回路を設ける必要がある。

（１）副ループ回路において環状に縦続接続されるインバータが偶数段であること。

（２）副ループ回路の各インバータが、主ループ回路において縦続接続された偶数段のインバータと並列に接続されること。

（１）の条件により、副ループ回路はラッチ系となる。また（２）の条件により、主ループ回路と副ループ回路が異なるラッチ状態を持つようになる。
この２つの条件と、先述したインバータの非線形動作の条件が加わることによって、ＳＬメカニズムによる発振が生じる。

更に、ノードＮ２１〜Ｎ２８の隣接するノードにおける発振信号の位相差が全て同じ（すなわち４５°）になるためには、上記の条件に加えて次の条件が必要である。

（３）主ループ回路の各インバータの出力から入力へ信号を帰還する回路が、互いに等価な回路構成を有すること。言い換えれば、８つのノード（Ｎ２１〜Ｎ２８）についての回路トポロジが対称となること。

主ループ回路の段数が「８」の場合、上述した（１）〜（３）の条件を満たす副ループ回路の段数は「２」及び「４」の２通りになる。

図１０は、副ループ回路の段数が「４」の場合における発振回路の構成例を示し、図１１は、副ループ回路の段数が「２」の場合における発振回路の構成例を示す。なお、図１０、図１１における記号（丸印、矢印）の意味は図５と同じである。

副ループ回路の段数が「４」の場合は、図１０に示すように、３通りの構成が存在する。
図１０（Ａ）に示す発振回路は、図９に示す８段の主ループ回路に加えて、ノードＮ２１，Ｎ２３，Ｎ２５，Ｎ２７，Ｎ２１の順番に信号を伝達する４段の副ループ回路と、ノードＮ２２，Ｎ２４，Ｎ２６，Ｎ２８，Ｎ２２の順番に信号を伝達する４段の副ループ回路を有する。
図１０（Ｂ）に示す発振回路は、図９に示す８段の主ループ回路に加えて、ノードＮ２１，Ｎ２７，Ｎ２５，Ｎ２３，Ｎ２１の順番に信号を伝達する４段の副ループ回路と、ノードＮ２２，Ｎ２８，Ｎ２６，Ｎ２４，Ｎ２２の順番に信号を伝達する４段の副ループ回路を有する。

図１０（Ａ），（Ｂ）に示す発振回路は何れも４段の副ループ回路を２つ有しているが、その信号伝達方向は逆になっている。
他方、図１０（Ｃ）に示す発振回路は、図９に示す８段の主ループ回路に加えて、図１０（Ａ），（Ｂ）に示す発振回路における各２つの副ループ回路を組み合わせた４つの副ループ回路を有する。

副ループ回路の段数が「２」の場合は、図１１に示すように、１通りの構成が存在する。
図１１に示す発振回路は、図９に示す８段の主ループ回路に加えて、ノードＮ２１及びＮ２５に接続される２段の副ループ回路と、ノードＮ２２及びＮ２６に接続される２段の副ループ回路と、ノードＮ２３及びＮ２７に接続される２段の副ループ回路と、ノードＮ２４及びＮ２８に接続される２段の副ループ回路とを有する。４つの副ループ回路は、８つのノードＮ２１〜Ｎ２８のそれぞれ異なるノードに接続される。

図１２は、図１１に示す発振回路のより詳細な構成例を示す図である。
図１２に示す発振回路は、図９に示す８段のループ回路（２０−１〜２０−８）に加えて、２段の副ループ回路を４組構成している８つのインバータ（２０−９〜２０−１６）を有する。
インバータ２０−９及び２０−１０は、ノードＮ２１及びＮ２５に接続される副ループ回路を構成する。インバータ２０−９の入力と出力は、それぞれノードＮ２１とノードＮ２５に接続される。インバータ２０−１０の入力と出力は、それぞれノードＮ２５とノードＮ２１に接続される。
インバータ２０−１１及び２０−１２は、ノードＮ２２及びＮ２６に接続される副ループ回路を構成する。インバータ２０−１１の入力と出力は、それぞれノードＮ２２とノードＮ２６に接続される。インバータ２０−１２の入力と出力は、それぞれノードＮ２６とノードＮ２２に接続される。
インバータ２０−１３及び２０−１４は、ノードＮ２３及びＮ２７に接続される副ループ回路を構成する。インバータ２０−１３の入力と出力は、それぞれノードＮ２３とノードＮ２７に接続される。インバータ２０−１４の入力と出力は、それぞれノードＮ２７とノードＮ２３に接続される。
インバータ２０−１５及び２０−１６は、ノードＮ２４及びＮ２８に接続される副ループ回路を構成する。インバータ２０−１５の入力と出力は、それぞれノードＮ２４とノードＮ２８に接続される。インバータ２０−１６の入力と出力は、それぞれノードＮ２８とノードＮ２４に接続される。

図１３は、図１２に示す発振回路におけるＳＬメカニズムを模式的に表した図である。図１３においても図７と同様に、点線の丸印はインバータの反インバート状態を示す。図７では、図の簡便のため、ＳＬメカニズムの状態遷移に関わるインバータのみを図解している。
図１３の例において、主ループ回路のインバータ２０−８，２０−４が反インバート状態になると、その増大した駆動力が副ループ回路（２０−９，２０−１０）の駆動力より大きくなって、副ループ回路（２０−９，２０−１０）の論理レベルを反転する。すると次に、後段のインバータ２０−１，２０−５が反インバート状態になり、その増大した駆動力が副ループ回路（２０−１１，２０−１２）の論理レベルを反転する。このようにして、主ループ回路の８つのインバータ２０−１〜２０−８が順次に反インバート状態へ遷移することにより、８相の発振が生じる。
なお、図１３の例でも図７と同様に、アナログ電圧を「Ｈ」，「Ｌ」の論理レベルで模式的に表している。また、各状態の遷移は時間的なオーバーラップを持つ。

なお、図１１，図１２における４組の副ループ回路は、図１０に示す３通りの発振回路にそれぞれ組み合わせてもよい。この場合も、上述した（１）〜（３）の条件が満たされるため、発振を生じることが可能である。

また、特に図示はしていないが、上述した図１０〜図１２に示す発振回路においても、図４と同様な電流源回路を設けることが望ましい。すなわち、各インバータの電源入力端子を共通のノードに接続し、このノードを介して各インバータに供給される電源電流の総和を電流源回路によって一定に保つ。これにより、ジッタ及び位相ノイズの低減、電源電圧に対する感度の低減、並びに周波数調節範囲の拡大を図ることができる。

次に、本実施形態に係る発振回路のシミュレーション結果を示す。

図１４は、図１に示す発振回路において生成される４つの発振信号のシミュレーション波形を示す図である。
図１４において、縦軸は電圧（Ｖ）を示し、横軸は時間（ｎｓｅｃ）を示す。符号ＣＶ１１〜ＣＶ１４は、それぞれノードＮ１１〜Ｎ１４の電圧波形を示し、符号ＣＶ１５はノードＮｔの電圧波形を示す。
図１４のシミュレーション波形において、ノードＮｔの電圧は発振周波数に対し４倍の周波数で僅かに振動しているが、ほぼ一定に保たれている。また、ノードＮ１１〜Ｎ１４の位相差は９０°になっており、波形は歪の少ない正弦波になっている。

図１５は、図１２に示す発振回路において生成される８つの発振信号のシミュレーション波形を示す図である。
図１５において、縦軸は電圧（Ｖ）を示し、横軸は時間（ｎｓｅｃ）を示す。符号ＣＶ２１〜ＣＶ２８は、それぞれノードＮ２１〜Ｎ２８の電圧波形を示し、符号ＣＶ２９はノードＮｔの電圧波形を示す。
図１５のシミュレーション波形において、ノードＮｔの電圧はほぼ一定に保たれている。また、ノードＮ２１〜Ｎ２８の位相差は４５°になっており、波形は上下に対称な矩形波になっている。

以上、本発明の一実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。

上述の実施形態では、主ループ回路が４段と８段の場合を例として挙げているが、本発明これに限定されず、４以上の偶数段のインバータを用いて主ループ回路を構成してもよい。

主ループ回路及び副ループ回路に用いられるインバータ（反転回路）は、図３に示すようなＣＭＯＳ構造のものに限定されるものではなく、入力信号と出力信号の位相が同相状態のときに比べて反転状態のときに駆動能力が低くなるような非線形性を持った他の任意のインバータでもよい。ただし、ジッタと位相ノイズの低減を図る観点では、電源ラインとグランドラインに対してできるだけ対称な構造を持つことが望ましい。

また、主ループ回路及び副ループ回路に用いられるインバータは、全て等価な構造を有していてもよいし、上述した回路トポロジの対称性が保たれるのであれば、回路構成や性能が異なる複数種類のインバータを組み合わせてもよい。

上述の実施形態ではグランドライン側に電流源回路を設けているが、これに限らず、電源ライン側に電流源回路を設けてもよい。

本発明の実施形態に係る発振回路の構成の一例を示す図である。 図１に示す発振回路に含まれる３つのループ回路を示す図である。 図１に示す発振回路を構成するインバータ（反転回路）の構成の一例を示す図である。 各インバータの電源電流を制御するための電流源回路の一例を示す図である。 図１に示す発振回路の異なるラッチ状態について説明するための図である。 インバータの非線形性を説明するための図である。 図１に示す発振回路における発振メカニズムを模式的に表した図である。 インバータのトランスコンダクタンスについて説明するための図である。 ８段のループ回路の例を示す図である。 本実施形態に係る発振回路の変形例を示す第１の図である。 本実施形態に係る発振回路の変形例を示す第２の図である。 図１１に示す発振回路の構成例を示す図である。 図１２に示す発振回路における発振メカニズムを模式的に表した図である。 図１に示す発振回路において生成される４つの発振信号のシミュレーション波形を示す図である。 図１２に示す発振回路において生成される８つの発振信号のシミュレーション波形を示す図である。 一般的なリングＶＣＯの構成例を示す図である。 一般的なシングルエンド型ＶＣＯのセルの構成例を示す図である。 一般的な差動型ＶＣＯのセルの構成例を示す。 従来のＶＣＯの構成例を示す第１の図である。 従来のＶＣＯの構成例を示す第２の図である。 従来のＶＣＯの構成例を示す第３の図である。 従来のＶＣＯの構成例を示す第４の図である。 従来のＶＣＯの構成例を示す第５の図である。

符号の説明

１０−１〜１０−８，２０−１〜２０−１６…インバータ、ＣＳ１…電流源回路、Ｎ１１〜Ｎ１４，Ｎ２１〜Ｎ２８，Ｎｔ…ノード、１０１…ｎ型ＭＯＳトランジスタ、１０２…ｐ型ＭＯＳトランジスタ

Claims (8)

1. それぞれ異なる位相を持った発振信号を出力するＮ個（Ｎは４以上の偶数を示す）のノードを備える発振回路であって、
   前記Ｎ個のノードを介して環状に縦続接続されたＮ個の反転回路を含む主ループ回路と、
   環状に縦続接続された偶数個の反転回路をそれぞれ含む複数の副ループ回路と
   を具備し、
   前記副ループ回路の各反転回路は、前記主ループ回路において縦続接続された偶数個の反転回路と並列に接続され、
   前記主ループ回路の各反転回路の出力から入力へ信号を帰還する回路は、互いに等価な回路構成を有しており、
   前記主ループ回路及び副ループ回路の各反転回路は、出力信号の位相が入力信号の位相に対して反転するように出力ラインを駆動するとともに、両者の位相が同相状態のときに比べて反転状態のときに当該駆動能力が低くなる
   発振回路。
2. 前記主ループ回路及び副ループ回路の各反転回路の電源入力端子が共通に接続される共通ノードと、
   前記共通ノードを介して各反転回路に供給される電源電流の総和を一定に保つ電流源回路とを有する、
   請求項１に記載の発振回路。
3. 前記電流源回路は、入力される制御信号に応じて前記電源電流の総和を変化させる、
   請求項２に記載の発振回路。
4. 前記主ループ回路及び副ループ回路の各反転回路は、直列に接続された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを有し、
   前記第１トランジスタ及び第２トランジスタの直列回路の一端が前記共通ノードに接続される、
   請求項２に記載の発振回路。
5. それぞれ異なる位相を持った発振信号を出力するＮ個（Ｎは４以上の偶数を示す）のノードを備える発振回路であって、
   前記Ｎ個のノードを介して環状に縦続接続されたＮ個の反転回路を含む主ループ回路と、
   前記Ｎ個のノードのうちの２つノードを介して環状に縦続接続された２個の反転回路をそれぞれ含む（Ｎ／２）個の副ループ回路と
   を具備し、
   前記副ループ回路の各反転回路は、前記主ループ回路において縦続接続された（Ｎ／２）個の反転回路と並列に接続され、
   前記（Ｎ／２）個の副ループ回路は、前記Ｎ個のノードのうちのそれぞれ異なるノードに接続され、
   前記主ループ回路及び副ループ回路の各反転回路は、出力信号の位相が入力信号の位相に対して反転するように出力ラインを駆動するとともに、両者の位相が同相状態のときに比べて反転状態のときに当該駆動能力が低くなる
   発振回路。
6. 前記主ループ回路及び副ループ回路の各反転回路の電源入力端子が共通に接続される共通ノードと、
   前記共通ノードを介して各反転回路に供給される電源電流の総和を一定に保つ電流源回路とを有する、
   請求項５に記載の発振回路。
7. 前記電流源回路は、入力される制御信号に応じて前記電源電流の総和を変化させる、
   請求項６に記載の発振回路。
8. 前記主ループ回路及び副ループ回路の各反転回路は、直列に接続された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを有し、
   前記第１トランジスタ及び第２トランジスタの直列回路の一端が前記共通ノードに接続される、
   請求項６に記載の発振回路。

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