JP4356659B2

JP4356659B2 - 電圧制御型発振回路およびｐｌｌ回路

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Description

本発明は、電圧制御型発振回路およびＰＬＬ回路に関し、特に差動型の電圧制御型発振回路およびそれを備えたＰＬＬ回路に関する。

携帯電話をはじめとする無線通信や、様々なケーブルを通したシリアル通信や、ディスク媒体からのデジタル記録データ再生系（リードチャネル）等においては、スペクトラム精度の高い発振信号を生成したり、データ信号に周波数・位相ロックしたクロック信号を発生したりする為に、ＰＬＬ（Phase Locked Loop）回路が広く用いられている。

近年、発振信号やクロック信号の高速化が迫られており、より高性能なＰＬＬ回路が求められている。
ＰＬＬ回路に対して要求される性能の指標の１つとして、出力信号の精度が挙げられる。出力信号の精度は、熱雑音や素子固有の種々の雑音により低下するため、この低下を抑制することが望まれる。この精度を評価する指標として、ジッタ性能、位相ノイズと呼ばれるものが広く用いられている。

ところで、ジッタ・位相ノイズの主な要因としては、ＰＬＬ回路の内部に設けられた電圧制御型発振回路（ＶＣＯ：Voltage Control Oscillator）による雑音が挙げられ、ＶＣＯでの雑音そのものを小さくすることにより、ＰＬＬ回路のジッタ性能を向上させることができる。

ＶＣＯは、その構成の違いから一般的に、ＬＣＶＣＯとリングＶＣＯの２種類に大別される。一般的にＬＣＶＣＯの方がジッタ性能は優れるが、リングＶＣＯは、広い周波数可変領域を有し、互いに位相の異なる複数の出力信号を出すことができることや、インダクタを必要としないこと等の利点の為、ジッタ性能の要求がそれほど厳しくないアプリケーションにおいて広く使用されている。従って、適用アプリケーションの拡大をもたらすという意味において、リングＶＣＯのジッタ性能を改善することが望まれる。

そこで、以降では差動型のリングＶＣＯに絞って話を進める。
図１１は従来の差動型のリングＶＣＯを示す模式図である。
リングＶＣＯ９０は、Ｎ段（Ｎ個）の互いに等しいＶＣＯセルＣ９１、Ｃ９２、・・・、Ｃ９（ｎ−１）、Ｃ９ｎを縦続接続した構成となっている。また、その段数Ｎが偶数の場合には、差動信号線を反転させる反転部を有する。段数Ｎが奇数の場合にはこの反転動作は不要である。

このリングＶＣＯの発振周波数（以下、ｆ_０）は、ＶＣＯセルの遅延時間Ｔ_Ｄとその段数Ｎとによって式（１）のように表せる。
ｆ_０＝１／２Ｎ・Ｔ_Ｄ・・・（１）
また、各隣り合うＶＣＯセルの出力差動信号はＮが偶数のときにはπ／Ｎ［ｒａｄ]、奇数のときには２π／Ｎ［ｒａｄ]の位相差を有する。

次に、各ＶＣＯセルの内部構成について説明するが、ＶＣＯセルＣ９１、Ｃ９２、・・・、Ｃ９（ｎ−１）、Ｃ９ｎの内部構成は互いに等しいため、代表的にＶＣＯセルＣ９１について説明する。

図１２は、図１１に示すＶＣＯセルの等価回路を示す回路図である。
ＶＣＯセルＣ９１は、負荷Ｒ９１、Ｒ９２、ＮＭＯＳトランジスタＭ９１、Ｍ９２および定電流源を有している。

ＮＭＯＳトランジスタＭ９１、Ｍ９２は、差動対（ソースカップルドペア）を構成しており、ＮＭＯＳトランジスタＭ９１のドレインには負荷Ｒ９１が接続され、ＮＭＯＳトランジスタＭ９２のドレインには負荷Ｒ９２が接続されている。また、ＮＭＯＳトランジスタＭ９１のゲートには信号Ｖ_＋が入力される入力端子Ｉｎ＋が接続され、ＮＭＯＳトランジスタＭ９２のゲートには信号Ｖ₋が入力される入力端子Ｉｎ−が接続されている。

ＮＭＯＳトランジスタＭ９１のドレインと、負荷Ｒ９１との間には出力端子Ｏｕｔ−が接続され、ＮＭＯＳトランジスタＭ９２のドレインと、負荷Ｒ９２との間には出力端子Ｏｕｔ＋が接続されている。

負荷Ｒ９１および負荷Ｒ９２の、ＮＭＯＳトランジスタＭ９１およびＮＭＯＳトランジスタＭ９２と反対側は、それぞれ電圧源ＶＤＤに接続されている。
また、ＮＭＯＳトランジスタＭ９１およびＮＭＯＳトランジスタＭ９２のソースには、ｔａｉｌノード（ノード）Ｎ９０を介して定電流Ｉ_{ｔａｉｌ９０}を出力する定電流源が接続されている。

ところで、一般にＮＭＯＳトランジスタＭ９１、Ｍ９２は非線形な特性を持つ。例えば理想的なＮＭＯＳトランジスタを考えると、その特性は式（２）で表される２乗式に従う。
Ｉ_ＤＳ＝Ｋ・（Ｖ_ＧＳ−Ｖ_Ｔ）^２・・・（２）
ここでＩ_ＤＳはＮＭＯＳトランジスタのドレイン・ソース間電流、Ｋは、ＮＭＯＳトランジスタのサイズによって決まる定数、Ｖ_ＧＳはゲート・ソース間電圧、Ｖ_Ｔは閾値電圧である。また、正負の差動入力信号をそれぞれ、信号Ｖ_＋と信号Ｖ₋とをコモン成分と差動成分とに変換したコモン信号Ｖ_Ｃ、発振信号Ｖ_Ｄは式（３）で表される。

ｔａｉｌノードＮ９０の電圧Ｖ_{ｔａｉｌ９０}は、式（２）および式（３）により、式（４）の関係を満たす。

式（４）から分かるように、電圧Ｖ_{ｔａｉｌ９０}は差動の発振信号Ｖ_Ｄの倍の周波数、すなわち周波数２ｆ_０で振動する。なお、以下では、電圧Ｖ_{ｔａｉｌ９０}が周波数２ｆ_０で振動することを「電圧Ｖ_ｔａｉｌの２ｆ_０振動」という。これは定性的には次のように理解される。ＮＭＯＳトランジスタＭ９１、Ｍ９２のコモン信号Ｖ_Ｃ９０（Ｖ_Ｃ）が一定のまま、正弦振動をしている差動信号Ｖ_Ｄ９０（Ｖ_Ｄ）が大きくなると、ＮＭＯＳトランジスタＭ９１のゲート電圧は増加し、ＮＭＯＳトランジスタＭ９２のゲート電圧はその分だけ減少する。ただし、ＮＭＯＳトランジスタの２乗特性により、ＮＭＯＳトランジスタＭ９１、Ｍ９２の各ゲート・ソース電圧Ｖ_ＧＳ９０（Ｖ_ＧＳ）の一定量の増大はその同量の減少よりも大きな電流変化を引き起こす。

図１３は、ｔａｉｌノードの電圧の２ｆ_０振動を示すグラフである。
全体の電流値は電流源により一定に固定されているため、結果として電圧Ｖ_{ｔａｉｌ９０}が上昇する事によりＮＭＯＳトランジスタＭ９１、Ｍ９２の変化量を調整する。ＮＭＯＳトランジスタＭ９２のゲート電圧が増加する場合にも同様である。従って、電圧Ｖ_{ｔａｉｌ９０}は発振周波数の２倍の周波数で振動する。

ところが、ドレイン・ソース電圧Ｖ_ＤＳが電圧（Ｖ_ＧＳ−Ｖ_Ｔ）よりも小さくなる三極管領域（非飽和領域）においては、ＮＭＯＳトランジスタの２乗特性は、式（５）で表される。
Ｉ_ＤＳ＝Ｋ・｛２・（Ｖ_ＧＳ−Ｖ_Ｔ）^２・Ｖ_ＤＳ−Ｖ_ＤＳ ^２｝・・・（５）
三極管領域ではＮＭＯＳトランジスタの増幅率ｇｍは低下する。すなわち、出力波形の勾配が緩やかになる。

図１４は、ｔａｉｌノードの電圧の２ｆ_０振動による出力波形を示すグラフである。
前述した電圧Ｖ_ｔａｉｌの２ｆ_０振動により、ＶＣＯセルＣ９１の出力信号が歪む。具体的には図１３に示したように、信号Ｖ_＋または信号Ｖ₋が最も小さい点で電圧Ｖ_ｔａｉｌは最も高くなり、ＮＭＯＳトランジスタＭ９１、Ｍ９２は交互に三極間領域に入り、増幅率ｇｍすなわち出力波形の勾配が低下する。その結果、ＶＣＯセル９１の出力信号には周波数２ｆ_０成分やその他の歪み成分が生じる。従って、周波数ｆ_０の信号の強度とその近傍周波数の信号強度の比である位相雑音は悪化する。また、周波数２ｆ_０の振動の成分によって高調波歪みも発生する。出力波形の振幅も小さくなる。

ところで、歪んだ発振波形は次の原因（１）、（２）によりＶＣＯの位相ノイズ・ジッタ性能を悪化させることが知られている（例えば、非特許文献１参照）。
（１）出力波形のＰｅａｋ−ｔｏ−Ｐｅａｋ電圧の減少により、ノイズ源のノイズ量が一定であってもその位相ノイズへの変換量が増大すること。
（２）出力波形の非対称性により種々の雑音源の位相ノイズへの変換量が増大し、特にフリッカ（１／ｆ）雑音の効果が著しく増大すること。

従来、電圧Ｖ_ｔａｉｌの振動が発振動作を不安定にすることが知られている（例えば、特許文献１参照）。
図１５は、従来の他のリングＶＣＯの構成を示すブロック図である。

なお、リングＶＣＯ９０と同一の部分には同じ符号を用いてその説明を省略する。
リングＶＣＯ９１は、ＶＣＯセルＣ９１、Ｃ９２、・・・、Ｃ９（ｎ−１）、Ｃ９ｎの各ｔａｉｌノードと接地（ＧＮＤ）端子との間にＮＭＯＳトランジスタを接続するとともに、ＶＣＯセルＣ９１、Ｃ９２、・・・、Ｃ９（ｎ−１）、Ｃ９ｎと同じ構造を持ちながらも信号は入力されないレプリカセルＣｒを設け、全ＶＣＯセルのｔａｉｌノードの電圧が前記レプリカセルの基準ｔａｉｌノード電圧に等しくなるようオペアンプ（図示せず）で制御している。
特開２００１−３２６５６０号公報 "A general theory of phase noise in electrical oscillators,"IEEE J.Solid-State Circuits,vol.33,pp.179-194,Feb.1998

しかしながら、この方法ではレプリカセルやオペアンプ等の別途回路が追加されるため、回路規模や消費電力も増大するという問題があった。また、上記別途回路の追加によりノイズ源は増大し、ジッタ性能の向上も制限されたものであった。

本発明はこのような点に鑑みてなされたものであり、簡易な構成でリングＶＣＯの発振波形の歪みおよび位相ノイズ・ジッタ性能を向上させる電圧制御型発振回路およびＰＬＬ回路を提供することを目的とする。

本発明では上記問題を解決するために、差動型の電圧制御型発振回路において、それぞれ一端側が負荷を介して電圧源に接続され、他端側が共通のノードを介して共通の電流源に接続され、差動信号が入力される一対のスイッチング素子を備え、前記差動信号に対してπ／４の位相差を有する差動信号を出力する環状に縦続接続された複数のＶＣＯセルを備え、前記各ＶＣＯセルは、それぞれ位相がπ／２ずれた差動信号が入力される前記ＶＣＯセルの前記ノードを接続した接続部を備える、ことを特徴とする電圧制御型発振回路が提供される。

本発明によれば、ＶＣＯセルの各ノードの振動を相殺することにより、各ノードの振動を抑制・低減させることによって、スイッチング素子の３極管領域での動作による不要な振動や歪みを容易かつ確実に防止させることができる。これにより、出力波形の歪みを低減し、位相ノイズ・ジッタ性能を向上することができる。

特に、ＶＣＯセルを偶数個で使用した場合には、上記効果がより顕著に発揮される。
また、従来に比べ、ＶＣＯセル等に構造上著しい変更がなく、回路規模や消費電力を増やすことがないため、構造を簡易なものとすることができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。

図１は、第１の実施の形態の発振回路を説明するブロック図である。
発振回路１００は、電圧制御型発振回路（ＶＣＯ）であり、基準信号と帰還信号との位相差に応じた制御電圧信号に応じて発振信号の周波数を変化させるものである。

発振回路１００は、内部の構成が互いに等しい４つのＶＣＯセルＣ１〜Ｃ４と、ＶＣＯセルＣ１およびＶＣＯセルＣ４に接続された差動信号線を反転させる反転部２とを有している。

ＶＣＯセルＣ１およびＶＣＯセルＣ３は、それらのｔａｉｌノード（後述）が互いに接続され、ＶＣＯセルＣ２およびＶＣＯセルＣ４は、それらのｔａｉｌノードが互いに接続されている。

ＶＣＯセルＣ１〜Ｃ４は、環状（リング状）に複数段縦続接続されており、ＶＣＯセルＣ１の出力端子がＶＣＯセルＣ２の入力端子に接続されており、ＶＣＯセルＣ２の出力端子がＶＣＯセルＣ３の入力端子に接続されており、ＶＣＯセルＣ３の出力端子がＶＣＯセルＣ４の入力端子に接続されており、ＶＣＯセルＣ４の出力端子が反転部２を介してＶＣＯセルＣ１の入力端子に接続されている。

ＶＣＯセルＣ１〜Ｃ４は、入力端子から入力される差動信号に対して、π／４[ｒａｄ]の位相差を有する差動信号を出力端子から出力する。すなわちＶＣＯセルＣ１〜Ｃ４には、それぞれ位相がπ／４[ｒａｄ]ずれた差動信号が入力される。

次に、ｔａｉｌノードが接続された２つのＶＣＯセルの等価回路について説明するが、ＶＣＯセルＣ１、Ｃ３の等価回路とＶＣＯセルＣ２、Ｃ４の等価回路は互いに等しいため、代表的にＶＣＯセルＣ１、Ｃ３の等価回路について説明する。

図２は、ｔａｉｌノードを接続したＶＣＯセルの等価回路を示す回路図である。
等価回路１０は、負荷Ｒ１、Ｒ２およびＮＭＯＳトランジスタＭ１、Ｍ２で構成される差動増幅部１１（ＶＣＯセルＣ１）と、負荷Ｒ３、Ｒ４およびＮＭＯＳトランジスタＭ３、Ｍ４で構成される差動増幅部１２（ＶＣＯセルＣ３）と、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソースと、定電流を出力する定電流源Ｉとを備えている。

また、図２中、ｔａｉｌノードＮは、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソースと定電流源Iとの接続部を構成している。
ＮＭＯＳトランジスタＭ１、Ｍ２およびＮＭＯＳトランジスタＭ３、Ｍ４は、それぞれ差動対（ソースカップルドペア）を構成している。

ＮＭＯＳトランジスタＭ１のドレインには負荷Ｒ１が接続され、ＮＭＯＳトランジスタＭ２のドレインにはＲ２が接続されている。また、ＮＭＯＳトランジスタＭ３のドレインには負荷Ｒ３が接続され、ＮＭＯＳトランジスタＭ４のドレインにはＲ４が接続されている。

ＮＭＯＳトランジスタＭ１のゲートには信号Ｖ_ＩｎＡ＋が入力される入力端子ＩｎＡ＋が接続され、ＮＭＯＳトランジスタＭ２のゲートには信号Ｖ_ＩｎＡ−が入力される入力端子ＩｎＡ−が接続されている。また、ＮＭＯＳトランジスタＭ３のゲートには信号Ｖ_ＩｎＢ＋が入力される入力端子ＩｎＢ＋が接続され、ＮＭＯＳトランジスタＭ４のゲートには信号Ｖ_ＩｎＢ−が入力される入力端子ＩｎＢ−が接続されている。

ＮＭＯＳトランジスタＭ１のドレインと負荷Ｒ１との間には、出力端子ＯｕｔＡ−が接続され、ＮＭＯＳトランジスタＭ２のドレインと負荷Ｒ２との間には、出力端子ＯｕｔＡ＋が接続されている。出力端子ＯｕｔＡ＋からは信号Ｖ_ＩｎＡ＋に対してπ／４[ｒａｄ]の位相差を有する信号が出力され、出力端子ＯｕｔＡ−からは信号Ｖ_ＩｎＡ−に対してπ／４[ｒａｄ]の位相差を有する信号が出力される。

また、ＮＭＯＳトランジスタＭ３のドレインと、負荷Ｒ３との間には、出力端子ＯｕｔＢ−が接続され、ＮＭＯＳトランジスタＭ４のドレインと、負荷Ｒ４との間には、出力端子ＯｕｔＢ＋が接続されている。出力端子ＯｕｔＢ＋からは信号Ｖ_ＩｎＢ＋に対してπ／４[ｒａｄ]の位相差を有する信号が出力され、出力端子ＯｕｔＢ−からは信号Ｖ_ＩｎＢ−に対してπ／４[ｒａｄ]の位相差を有する信号が出力される。

負荷Ｒ１、Ｒ２、Ｒ３およびＲ４の、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３およびＭ４と反対側は、それぞれ電圧源ＶＤＤに接続されている。
ここで、負荷Ｒ１〜Ｒ４および定電流源Ｉの構成は特に限定されない。

図３は、図２に示す等価回路の入力波形を示す図である。
信号Ｖ_ＩｎＡ＋と信号Ｖ_ＩｎＡ−および信号Ｖ_ＩｎＢ＋と信号Ｖ_ＩｎＢ−との位相差はそれぞれπ[ｒａｄ]である。また、ＶＣＯセルＣ１、Ｃ３に入力される差動信号の位相差はπ／４×２＝π／２であるから、信号Ｖ_ＩｎＡ＋と信号Ｖ_ＩｎＢ＋との位相差はそれぞれπ／２[ｒａｄ]である。よって、信号Ｖ_ＩｎＡ＋、信号Ｖ_ＩｎＢ＋、信号Ｖ_ＩｎＡ−、信号Ｖ_ＩｎＢ−の位相差は、この順番で、それぞれπ／２[ｒａｄ]である。

次に、差動信号の入力により生じるｔａｉｌノードの電圧について説明する。
図４（ａ）および図４（ｂ）は、差動信号の入力により生じるｔａｉｌノードの電圧を説明する図、図４（ｃ）は、等価回路のｔａｉｌノードでの電圧波形を示す図である。

図４（ａ）に示す歪みαは、差動増幅部１１に信号Ｖ_ＩｎＡ＋および信号Ｖ_ＩｎＡ−が入力されることにより生じるｔａｉｌノードでの電圧波形、すなわち、ＶＣＯセルＣ１単体でのｔａｉｌノードでの電圧波形を示している。同様に図４（ｂ）に示す歪みβは、差動増幅部１２に信号Ｖ_ＩｎＢ＋および信号Ｖ_ＩｎＢ−が入力されることにより生じるｔａｉｌノードでの電圧波形、すなわちＶＣＯセルＣ３単体でのｔａｉｌノードでの電圧波形を示している。

図４（ｃ）に示すように、等価回路１０のｔａｉｌノードＮでは、歪みαと歪みβとが互いに打ち消しあい（相殺しあい）、振動の振幅が非常に小さいものとなる。
なお、図４（ｃ）では説明を分かり易くするため、振動の振幅を誇張して表している。

次に、図２に示す等価回路を１つのユニットとするＱＤＣ（Quadrature-Delay-Cell）について説明する。
図５は、ＱＤＣを用いた第1の実施の形態の発振回路を示すブロック図である。

発振回路１００ａは、ｔａｉｌノードが互いに接続されたＶＣＯセルＣ１、Ｃ３が１つのユニットとして構成される（構成が等価回路１０と等しい）ＱＤＣ１０１およびｔａｉｌノードが互いに接続されたＶＣＯセルＣ２、Ｃ４が１つのユニットとして構成される（構成が等価回路１０と等しい）ＱＤＣ１０２を有している。

ＱＤＣ１０１、ＱＤＣ１０２は、それぞれ入力端子ＩｎＡ＋、入力端子ＩｎＡ−、入力端子ＩｎＢ＋、入力端子ＩｎＢ−、出力端子ＯｕｔＡ＋、出力端子ＯｕｔＡ−、出力端子ＯｕｔＢ＋、出力端子ＯｕｔＢ−を備え、ＱＤＣ１０１の出力端子ＯｕｔＡ＋、出力端子ＯｕｔＡ−、出力端子ＯｕｔＢ＋、出力端子ＯｕｔＢ−がそれぞれ、ＱＤＣ１０２の入力端子ＩｎＡ＋、入力端子ＩｎＡ−、入力端子ＩｎＢ＋、入力端子ＩｎＢ−に接続されている。また、ＱＤＣ１０２の出力端子ＯｕｔＡ＋、出力端子ＯｕｔＡ−、出力端子ＯｕｔＢ＋、出力端子ＯｕｔＢ−がそれぞれ、ＱＤＣ１０１の入力端子ＩｎＡ＋、入力端子ＩｎＡ−、入力端子ＩｎＢ＋、入力端子ＩｎＢ−に接続されている。

また、ＱＤＣ１０２の出力端子ＯｕｔＢ＋、出力端子ＯｕｔＢ−とＱＤＣ１０１の入力端子ＩｎＡ＋、入力端子ＩｎＡ−との間には、差動信号線を反転させる反転部３が設けられている。

ＱＤＣ１０１、ＱＤＣ１０２は、それぞれ入力端子ＩｎＡ＋、入力端子ＩｎＡ−、入力端子ＩｎＢ＋、入力端子ＩｎＢ−から入力される差動信号に対して、π／４[ｒａｄ]の位相差を有する差動信号を出力端子ＯｕｔＡ＋、出力端子ＯｕｔＡ−、出力端子ＯｕｔＢ＋、出力端子ＯｕｔＢ−から出力する。

このような発振回路１００ａにおいても発振回路１００と同様の効果が得られる。
以上説明したように、第1の実施の形態の発振回路１００および発振回路１００ａによれば、位相差がπ／２の差動信号が入力されるＶＣＯセルＣ１およびＶＣＯセルＣ３のｔａｉｌノードを互いに接続することにより、ｔａｉｌノードＮの周波数２ｆ_０の振動を非常に小さくすることができる（振動が抑制される）。これにより、ＮＭＯＳトランジスタＭ１〜Ｍ４の３極管領域での動作による不要な振動や歪みを容易かつ確実に防止させることができる。

よって、出力信号の歪み、特に高調波歪みが低減または抑制され、位相雑音の悪化を確実に防止することができる。その結果、ジッタ性能を向上させることができる。
また、発振回路１００および発振回路１００ａは、従来に比べ、ＶＣＯセルに構造上著しい変更がなく、回路規模や消費電力を増やすことがないため、構造を簡易なものとすることができる。

次に、発振回路の第２の実施の形態について説明する。
以下、第２の実施の形態の発振回路１００ｂ、１００ｃについて、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図６は、第２の実施の形態の発振回路を示すブロック図である。
第２の実施の形態の発振回路１００ｂは、ｔａｉｌノードを接続するＶＣＯセルの組み合わせが第1の実施の形態の発振回路１００と異なっている。

発振回路１００ｂは、ＶＣＯセルＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５およびＣ６を有している。
発振回路１００ｂは、ＶＣＯセルの個数をＮ（Ｎは１以上の偶数）とすると、互いにＮ／２段毎の２つのＶＣＯセルのｔａｉｌノードが接続されている。すなわちＶＣＯセルＣ１およびＶＣＯセルＣ４のｔａｉｌノードが互いに接続され、ＶＣＯセルＣ２およびＶＣＯセルＣ５のｔａｉｌノードが互いに接続され、ＶＣＯセルＣ３およびＶＣＯセルＣ６のｔａｉｌノードが互いに接続されている。

図７は、ＱＤＣを用いた第２の実施の形態の発振回路を示す回路図である。
発振回路１００ｃは、ｔａｉｌノードが互いに接続されたＶＣＯセルＣ１、Ｃ４が１つのユニットとして構成される（構成が等価回路１０と等しい）ＱＤＣ１０３、ｔａｉｌノードが互いに接続されたＶＣＯセルＣ２、Ｃ５が１つのユニットとして構成される（構成が等価回路１０と等しい）ＱＤＣ１０４およびｔａｉｌノードが互いに接続されたＶＣＯセルＣ３、Ｃ６が１つのユニットとして構成される（構成が等価回路１０と等しい）ＱＤＣ１０５を有している。また、ＱＤＣ１０５の出力端子ＯｕｔＢ＋、出力端子ＯｕｔＢ−とＱＤＣ１０３の入力端子ＩｎＡ＋、入力端子ＩｎＡ−との間には、差動信号線を反転させる反転部４が設けられている。

このような発振回路１００ｂおよび発振回路１００ｃによれば、前述した第１の実施の形態の発振回路１００および発振回路１００ａと同様の効果が得られる。
ところで、第1の実施の形態の発振回路１００ａおよび第２の実施の形態の発振回路１００ｂで説明したように、段数Ｎが偶数の場合、互いにＮ／２段毎の２つのＶＣＯセルのｔａｉｌノードを接続してＱＤＣを作成し、各ＱＤＣの出力端子に対応する入力端子をそれぞれ接続することにより、容易にＶＣＯセルのユニット化を図ることができる。また、ユニット化を図ることにより、例えば発振回路の配線パターンを容易なものとすることができる。

次に、発振回路の第３の実施の形態について説明する。
以下、第３の実施の形態の発振回路１００ｄについて、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図８は、第３の実施の形態の発振回路を示すブロック図である。
第３の実施の形態の発振回路１００ｄは、奇数段（奇数個）のＶＣＯを用いる点が、第１の実施の形態の発振回路１００および第２の実施の形態の発振回路１００ｂと異なっている。

発振回路１００ｄは、ＶＣＯセルＣ１、Ｃ２、Ｃ３と、ＶＣＯセルＣ１、Ｃ２のｔａｉｌノード間に設けられた容量Ｃａ１、ＶＣＯセルＣ２、Ｃ３のｔａｉｌノード間に設けられた容量Ｃａ２およびＶＣＯセルＣ１、Ｃ３のｔａｉｌノード間に設けられた容量Ｃａ３とを有している。すなわち、発振回路１００ｄは、隣り合うＶＣＯセルのｔａｉｌノード間に容量が設けられている。

容量Ｃａ１、Ｃａ２、Ｃａ３は、各セルのｔａｉｌノードの直流電圧成分に影響を与えないために設けられている。但し、容量Ｃａ３は無くともよい。
この第３の実施の形態の発振回路１００ｄによれば、前述した第１の実施の形態の発振回路１００および第２の実施の形態の発振回路１００ｂと同様の効果が得られる。

次に、発振回路の第４の実施の形態について説明する。
以下、第４の実施の形態の発振回路１００ｅについて、前述した第３の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図９は、第４の実施の形態の発振回路を示すブロック図である。
第４の実施の形態の発振回路１００ｅは、ｔａｉｌノードを接続するＶＣＯセルの組み合わせが第３の実施の形態の発振回路１００ｄと異なっている。

発振回路１００ｅは、ＶＣＯセルＣ１、Ｃ２、Ｃ３、Ｃ４およびＣ５と、ＶＣＯセルＣ１、Ｃ３のｔａｉｌノード間に設けられた容量Ｃａ１１、ＶＣＯセルＣ３、Ｃ５のｔａｉｌノード間に設けられた容量Ｃａ１２およびＶＣＯセルＣ１、Ｃ５のｔａｉｌノード間に設けられた容量Ｃａ１３と、ＶＣＯセルＣ２、Ｃ４のｔａｉｌノード間に設けられた容量Ｃａ１４とを有している。但し、容量Ｃａ１３は無くともよい。

発振回路１００ｅは、（Ｎ−１）／２段毎の２つのＶＣＯセルのｔａｉｌノードが互いに接続されている。すなわち、２段毎に２つのＶＣＯセルのｔａｉｌノードが容量を介して互いに接続されている。

この第４の実施の形態の発振回路１００ｅによれば、第３の実施の形態の発振回路１００ｄと同様の効果が得られる。
ところで、第３の実施の形態の発振回路１００ｄと第４の実施の形態の発振回路１００ｅで説明したように、段数Ｎが奇数の場合の任意の段数のＶＣＯセルにおいて、互いに（Ｎ−１）／２段毎のＶＣＯセルのｔａｉｌノードを容量を介して接続することにより、このｔａｉｌノードの２ｆ_０振動は互いに弱め合い、出力波形の歪みを低減させることができる。

また、第３の実施の形態の発振回路１００ｄと第４の実施の形態の発振回路１００ｅでは、（Ｎ−１）／２毎のＶＣＯセルのｔａｉｌノードを容量を介して接続したが、（Ｎ＋１）／２毎のＶＣＯセルのｔａｉｌノードを容量を介して接続してもよく、いずれの方を選択するかは、個々のＶＣＯセルの構成要素の詳細によって判断される。

ところで、前述した発振回路１００〜１００ｅは、ＰＬＬ回路に好適に利用することができる。以下、代表的に発振回路１００をＰＬＬ回路に適用した例を示す。
図１０は、ＰＬＬ回路の実施形態を示すブロック図である。

ＰＬＬ回路２００は、プリスケーラ回路２１、分周器２２、位相周波数比較器（ＰＦＤ：Phase Frequency Detector）２３、チャージポンプ（ＣＰ：Charge Pump）２４、ループフィルタ（ＬＰＦ：Loop Filter）２５、および発振回路１００を有している。

プリスケーラ回路２１は、ＰＬＬ回路２００の外部に出力する出力クロックＯＵＴＣＬＫを分周する。プリスケーラ回路２１は、分周器２２から出力される制御信号Ｓに応じて、分周比を切り替えることができる。分周器２２は、プリスケーラ回路２１によって分周された出力クロックＯＵＴＣＬＫをさらに分周する。

ＰＦＤ２３は、出力クロックＯＵＴＣＬＫの基準となる基準クロックＳＴＣＬＫと、プリスケーラ回路２１、分周器２２によって分周されたクロックとが入力される。ＰＦＤ２３は、基準クロックＳＴＣＬＫと、プリスケーラ回路２１、分周器２２によって分周されたクロックとの位相の差に比例した幅を持つパルス信号を出力する。

ＣＰ２４は、ＰＦＤ２３から出力されるパルス信号の幅に比例した電圧もしくは電流を出力する。
ＬＰＦ２５は、ＣＰ２４から出力される電圧もしくは電流の高域をフィルタリングする。

発振回路１００は、ＬＰＦ２５から出力される電圧値もしくは電流値に応じた周波数の出力クロックＯＵＴＣＬＫを出力する。
すなわち、ＰＬＬ回路２００は、プリスケーラ回路２１、分周器２２によって分周された出力クロックＯＵＴＣＬＫの周波数が、基準クロックＳＴＣＬＫの周波数と等しくなるように動作することによって、出力クロックＯＵＴＣＬＫを一定の周波数で出力する。

発振回路１００（発振回路１００〜１００ｅ）をＰＬＬ回路２００に適用することにより、ＰＬＬ回路２００の回路規模の増大や、消費電力の増大を容易に防止することができる。また、ＰＬＬ回路の出力波形の歪みを低減し、位相ノイズ性能・ジッタ性能を向上することができる。

以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。

また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、前述した各実施の形態では、ＶＣＯセルのスイッチング素子としてＮＭＯＳトランジスタＭ１〜Ｍ４を用いたが、これに限らず、任意の増幅素子を用いることができる。

また、前述した各実施の形態では、ＶＣＯセルＣ１〜Ｃ６（ＱＤＣ１０１〜１０５）に正弦波を入力した場合について説明したが、これに限らず、例えば矩形波等、任意の波形を入力した場合に対しても同様の効果が得られる。

第１の実施の形態の発振回路を説明するブロック図である。ｔａｉｌノードを接続したＶＣＯセルの等価回路を示す回路図である。図２に示す等価回路の入力波形を示す図である。（ａ）および（ｂ）は、差動信号の入力により生じるｔａｉｌノードの電圧を説明する図であり、（ｃ）は、等価回路のｔａｉｌノードでの電圧波形を示す図である。ＱＤＣを用いた第１の実施の形態の発振回路を示すブロック図である。第２の実施の形態の発振回路を示すブロック図である。ＱＤＣを用いた第２の実施の形態の発振回路を示す回路図である。第３の実施の形態の発振回路を示すブロック図である。第４の実施の形態の発振回路を示すブロック図である。ＰＬＬ回路の実施形態を示すブロック図である。従来の差動型のリングＶＣＯを示す模式図である。図１１に示すＶＣＯセルの等価回路を示す回路図である。ｔａｉｌノードの電圧の２ｆ_０振動を示すグラフである。ｔａｉｌノードの電圧の２ｆ_０振動による出力波形を示すグラフである。従来の他のリングＶＣＯの構成を示すブロック図である。

符号の説明

１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ……発振回路，１０１、１０２、１０３、１０４、１０５……ＱＤＣ，Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６……ＶＣＯセル，Ｃａ１、Ｃａ２、Ｃａ３、Ｃａ１１、Ｃａ１２、Ｃａ１３、Ｃａ１４……容量，Ｉ……定電流源，Ｍ１、Ｍ２、Ｍ３、Ｍ４……ＮＭＯＳトランジスタ，Ｎ……ｔａｉｌノード，Ｒ１、Ｒ２、Ｒ３、Ｒ４……負荷

Claims

差動型の電圧制御型発振回路において、
それぞれ一端側が負荷を介して電圧源に接続され、他端側が共通のノードを介して共通の電流源に接続され、差動信号が入力される一対のスイッチング素子を備え、前記差動信号に対してπ／４の位相差を有する差動信号を出力する環状に縦続接続された複数のＶＣＯセルを備え、
前記各ＶＣＯセルは、それぞれ位相がπ／２ずれた差動信号が入力される前記ＶＣＯセルの前記ノードを接続した接続部を備える、
ことを特徴とする電圧制御型発振回路。
前記ノードが接続される前記ＶＣＯセルを１つのユニットで構成することを特徴とする請求項１記載の電圧制御型発振回路。
前記複数のＶＣＯセルの段数が偶数であるとき、前記複数のＶＣＯセルのいずれか１つの前記ＶＣＯセルの出力する差動信号を反転させて後段の前記ＶＣＯセルに出力する反転部をさらに備え、
前記接続部には、Ｎ／２個（Ｎは前記ＶＣＯセルの段数）毎に前記ＶＣＯセルの前記各ノードが接続されていることを特徴とする請求項１記載の電圧制御型発振回路。
前記複数のＶＣＯセルの段数が奇数であるとき、前記接続部には、前記各ノードがコンデンサを介して接続されていることを特徴とする請求項１記載の電圧制御型発振回路。
前記接続部には、（Ｎ−１）／２個または（Ｎ＋１）／２個毎に前記ＶＣＯセルの前記各ノードが接続されていることを特徴とする請求項４記載の電圧制御型発振回路。
ＰＬＬ回路において、
それぞれ一端側が負荷を介して電圧源に接続され、他端側が共通のノードを介して共通の電流源に接続され、差動信号が入力される一対のスイッチング素子を備え、前記差動信号に対してπ／４の位相差を有する差動信号を出力する環状に縦続接続された複数のＶＣＯセルを備え、
前記各ＶＣＯセルは、それぞれ位相がπ／２ずれた差動信号が入力される前記ＶＣＯセルの前記ノードを接続した接続部を備える電圧制御型発振回路、
を有することを特徴とするＰＬＬ回路。