JP2007325028A - チャージポンプ回路及び位相同期ループ回路 - Google Patents

Abstract

【課題】回路規模や消費電流の増大を抑えつつ、スプリアス成分を十分に抑制できるチャージポンプ回路とこれを備えたＰＬＬ回路を提供する。
【解決手段】第１駆動信号Ｓｕｐとその複数の遅延信号に応じて複数の電流が生成されて共通のノードＮ１へ流出し、第２駆動信号Ｓｄｎとその複数の遅延信号に応じて複数の電流が生成されて共通のノードＮ２から流入する。これにより、チャージポンプ回路自体に櫛型フィルタとしての機能を併せ持たせる。
【選択図】図２

Description

本発明は、チャージポンプ回路とこれを用いた位相同期ループ回路に係り、特に、スプリアスの抑制を図った位相同期ループ回路に関するものである。

スペクトラム精度の高い発振信号を生成したり、データ信号に周波数・位相をロックさせたクロック信号を発生したりするための回路として、位相同期ループ（phase locked loop ：ＰＬＬ）回路は種々の装置に広く用いられている。携帯電話機をはじめとする無線通信装置や、様々なケーブルを通したシリアル通信を行う装置、ディスク媒体からのデジタル記録データの再生に関わる装置（リードチャネル）などがその例である。

一般にＰＬＬ回路は、位相及び周波数比較回路、チャージポンプ回路、ループフィルタ回路、分周器、電圧制御発振器（voltage controlled oscillator：ＶＣＯ）から構成される。位相及び周波数比較回路は、分周器において分周されたＶＣＯの発振信号と入力信号との周波数差及び位相差を検出する。チャージポンプ回路は、位相及び周波数比較回路の比較結果に応じたパルス状の電流を流出又は流入する。ループフィルタ回路は、内部にキャパシタを有しており、チャージポンプ回路からの電流を平均化した電圧を出力する。ＶＣＯは、ループフィルタ回路から出力される電圧に応じた周波数で発振し、その発振信号を分周器に出力する。

図１７は、一般的なチャージポンプ回路の構成例を示す図である。
チャージポンプ回路は、例えば図１７に示すように、電源電圧ＶＤＤからループフィルタ回路へ電流を流出する電流源回路ＣＳ１０１と、ループフィルタフィルタ回路から基準電位ＶＳＳへ電流を流入する電流源回路ＣＳ２０１から構成される。電流源回路ＣＳ１０１，ＣＳ２０１は、それぞれ駆動信号Ｓｕｐ，Ｓｄｎを受けて電流を発生する。

図１８は、チャージポンプ回路において流出・流入するパルス状の電流Ｉｏｕｔの波形の一例を示す図である。位相及び周波数比較回路は入力信号の変化（例えば立ち上がり）に同期して動作するため、それを受けてチャージポンプ回路の出力電流Ｉｏｕｔも、入力信号の周波数（比較周波数ｆ＊ｒｅｆ）の成分が含まれる。
この比較周波数ｆ＊ｒｅｆの成分は、ループフィルタ回路のローパスフィルタ特性によって減衰を受けるものの、ＶＣＯまで伝わる。このため、ＶＣＯの出力すなわちＰＬＬ回路の出力には、所望の周波数成分以外にスプリアスが生じる。また、チャージポンプ回路におけるトランジスタのミスマッチ（例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタのミスマッチ）やループフィルタ回路での電流リーク等によっても同様に比較周波数ｆ＊ｒｅｆ成分によるスプリアスが発生する。隣接チャネルにとって大きな妨害波になるなどの理由により、この様なスプリアスは重要な問題となる。

ＰＬＬ回路のスプリアスを低減する手法は、従来より提案されている。その一つとして、例えば図１９に示すように、ループフィルタ回路１０４とＶＣＯ１０５の間にノッチフィルタ１０７を挿入するという技術がある。ノッチフィルタ１０７によって、ＶＣＯ１０５の入力における比較周波数ｆ＊ｒｅｆの成分が低減する。

またノッチフィルタの代わりに、スイッチ回路や櫛型フィルタを挿入するという手法がそれぞれ特許文献１，２において提案されている。
図２０は、ループフィルタ回路１０４とＶＣＯ１０５の間にノッチフィルタ１０８を挿入するＰＬＬ回路の例を示す図である。櫛型フィルタは、加算器と遅延素子によって構成することが可能であるため、インダクタや容量が不要であり、さらに比較周波数ｆ＊ｒｅｆのみならずその高調波成分も除去できるという点でノッチフィルタよりも優れている。

他方、図２１に示すように、位相及び周波数比較回路１０１とチャージポンプ回路１０３との間に波形変換回路１０２を挿入する技術が特許文献３において提案されている。
この波形変換回路１０２は、例えばＤＳＰ（デジタル・シグナル・プロセッサ）であり、位相及び周波数比較回路の出力である比較周波数ｆ＊ｒｅｆのパルス信号列を複数のパルスに時間的に分割して出力する。図２２は、図２１に示すＰＬＬ回路におけるチャージポンプ回路１０３の出力電流Ｉｏｕｔの一例を示す。このように出力電流が時間的に分割されることによって、ＶＣＯ１０５の入力における比較周波数ｆ＊ｒｅｆの成分が減衰し、結果としてスプリアスが大幅に低減される。

上記のようなシステム的手法のみならず、チャージポンプ回路の回路構成の工夫によりスプリアス特性を向上させる技術も多数報告されている。例えば特許文献４では、チャージポンプ回路の電流源回路と並列に可変抵抗を設けている。図２３はその構成例を示しており、電源電圧ＶＤＤ側の電流源回路ＣＳ１０２と並列に可変抵抗ＲＶ１が接続され、基準電位ＶＳＳ側の電流源回路ＣＳ２０２と並列に可変抵抗ＲＶ２が接続される。可変抵抗ＲＶ１の抵抗値は、制御信号Ｓｃｎｔに応じて制御される。この電流源回路と可変抵抗の並列回路は、駆動信号Ｓｕｐ，Ｓｄｎに応じてオン又はオフするスイッチＳＷ１０２，ＳＷ２０２を介してそれぞれ出力端子に接続される。特許文献４では、このような可変抵抗を設けることによって、チャージポンプ回路の終端電圧が所望の電位から大きくずれることを防止してスプリアス成分を抑制できるとともに、ＶＣＯの制御電圧のダイナミックレンジ内においてほぼ同等のスプリアス特性が得られると報告している。

特開２００２−２８０８９８号公報 特開平５−１６７４４１号公報 特開平７−７４６３１号公報 特開２００１−１１９２９７号公報

しかしながら、ＰＬＬ回路のスプリアスを抑制する上記の各手法には、次のような不利益がある。

図１９，図２０に示すようにノッチフィルタ１０７や櫛形フィルタ１０８を追加する手法では、ノッチフィルタを構成するために余分のインダクタやキャパシタが必要になるため、チップ面積を増大させる不利益がある。また、ノッチフィルタをトランジスタにより構成すると、ＶＣＯに入力される雑音が増大し、ＰＬＬ回路にとって最も重要な特性である位相ノイズ・ジッタ性能を低下させてしまうという不利益がある。

図２１に示すよう波形変換回路１０２を追加する手法では、ＤＳＰなどの大規模なデジタル回路が必要となるため、回路規模が増大し、動作速度が低下し、消費電力が増大し、かつノイズ性能等の劣化を引き起こす。

図２３に示すように可変抵抗を設ける手法では、ＰＬＬ回路のループ定数が時間的に変化するという問題がある。ループ定数は、ＰＬＬ回路がロックするために必要な時間を決めるだけでなく、ＰＬＬ回路のロック後にはそのジッタ・位相ノイズ特性を決める。従って、この様な時変的なループ定数は設計を困難にする。さらに、スプリアス特性の観点からも、この技術による性能改善は大きなものとはなり得ない。何故なら、この可変抵抗によってチャージポンプ回路の終端電圧の変動が抑えられるとはいえ、この電流源回路は相変わらず比較周波数ｆ＊ｒｅｆの電流パルスを出力する。可変抵抗によって個々のパルス波形は変化するものの、比較周波数ｆ＊ｒｅｆで電流パルスが発生する以上、チャージポンプ回路の出力電流は図１８に示すように本質的に比較周波数ｆ＊ｒｅｆの成分が支配的となり、十分なスプリアスの抑制は困難である。

本発明は、このような事情に鑑みてなされたものであり、その目的は、回路規模や消費電流の増大を抑えつつ、スプリアス成分を十分に抑制できるチャージポンプ回路とこれを備えたＰＬＬ回路を提供することにある。

本発明の第１の観点に係るチャージポンプ回路は、それぞれ異なる駆動信号に応じて発生する複数の第１電流を共通ノードへ流出する第１電流源回路と、それぞれ異なる駆動信号に応じて発生する複数の第２電流を前記共通ノードから流入する第２電流源回路と、第１駆動信号を遅延させた１つ又は複数の第１遅延信号を生成し、当該第１駆動信号又は当該第１遅延信号を前記複数の第１電流それぞれの駆動信号として前記第１電流源回路に入力する第１駆動信号遅延回路と、第２駆動信号を遅延させた１つ又は複数の第２遅延信号を生成し、当該第２駆動信号又は当該第２遅延信号を前記複数の第２電流それぞれの駆動信号として前記第２電流源回路に入力する第２駆動信号遅延回路とを有する

本発明の第２の観点に係る位相同期ループ回路は、入力される第１駆動信号に応じて電流を流出し、入力される第２駆動信号に応じて電流を流入するチャージポンプ回路と、前記チャージポンプ回路において流出又は流入する電流に応じて充電又は放電されるキャパシタを含んだ低域通過フィルタ回路と、前記低域通過フィルタ回路の出力信号に応じた周波数で発振する発振回路と、前記発振回路の発振信号と入力信号との位相及び／又は周波数を比較し、当該比較結果に応じて前記第１駆動信号及び前記第２駆動信号を生成する比較回路とを具備する。前記チャージポンプ回路は、それぞれ異なる駆動信号に応じて発生する複数の第１電流を共通ノードへ流出する第１電流源回路と、それぞれ異なる駆動信号に応じて発生する複数の第２電流を前記共通ノードから流入する第２電流源回路と、第１駆動信号を遅延させた１つ又は複数の第１遅延信号を生成し、当該第１駆動信号又は当該第１遅延信号を前記複数の第１電流それぞれの駆動信号として前記第１電流源回路に入力する第１駆動信号遅延回路と、第２駆動信号を遅延させた１つ又は複数の第２遅延信号を生成し、当該第２駆動信号又は当該第２遅延信号を前記複数の第２電流それぞれの駆動信号として前記第２電流源回路に入力する第２駆動信号遅延回路とを有する。

好適には、前記第１駆動信号遅延回路は、１つ又は複数の縦続接続された第１遅延回路を含んでおり、初段の第１遅延回路は前記第１駆動信号を入力し、各第１遅延回路は前記第１遅延信号を出力し、前記第２駆動信号遅延回路は、１つ又は複数の縦続接続された第２遅延回路を含んでおり、初段の第２遅延回路は前記第２駆動信号を入力し、各第２遅延回路は前記第２遅延信号を出力する。

本発明によれば、駆動信号に応じて流出電流及び流入電流を生成するチャージポンプとしての機能にフィルタ機能を併せ持たせることによって、回路規模や消費電流の増大を抑えつつ、スプリアス成分を効果的に抑制できる。

本発明は、チャージポンプ回路自らがフィルタ（特に櫛型フィルタ）として機能することにより、特別な回路の追加やＰＬＬ回路の構成変更なしに、ノイズ特性の劣化や消費電流の増大を生じることなく、スプリアス特性に優れたチャージポンプ回路とＰＬＬ回路を構成するものである。
以下、本発明の実施形態について、図面を参照して説明する。

図１は、本発明の実施形態に係るＰＬＬ回路の構成の一例を示す図である。
図１に示すＰＬＬ回路は、位相及び周波数比較回路１と、チャージポンプ回路２と、ループフィルタ回路３と、発振回路４と、分周器５とを有する。
位相及び周波数比較回路は、本発明の比較回路の一実施形態である。
ループフィルタ回路３は、本発明のローパスフィルタ回路の一実施形態である。
発振回路４は、本発明の発振回路の一実施形態である。

位相及び周波数比較回路１は、分周器５において分周された発振回路４の発振信号と入力信号Ｓｉｎとの位相差及び（又は）周波数差を比較し、その比較結果に応じた第１駆動信号Ｓｕｐ及び第２駆動信号Ｓｄｎを生成する。

チャージポンプ回路２は、位相及び周波数比較回路１から出力される第１駆動信号Ｓｕｐ及び第２駆動信号Ｓｄｎに応じて電流を流出又は流入する。第１駆動信号Ｓｕｐが活性化した場合、ループフィルタ３へ流出する電流Ｉｏｕｔを発生し、第２駆動信号Ｓｄｎが活性化した場合、ループフィルタ３から流入する電流Ｉｏｕｔを発生する。

ループフィルタ回路３は、チャージポンプ回路２において発生する電流Ｉｏｕｔを平滑化するローパスフィルタである。ループフィルタ回路３の内部には、チャージポンプ回路２において流出又は流入する電流Ｉｏｕｔに応じて充放電されるキャパシタが含まれている。このキャパシタに発生する電圧若しくはこれに応じた電圧を発振回路４に制御電圧として出力する。

発振回路４は、ループフィルタ回路３の出力信号に応じた周波数で発振する。すなわち、ループフィルタ回路３から出力される制御電圧に応じて発振周波数を変化させる。

分周器５は、発振回路４の発振信号を所定の分周比で分周し、位相及び周波数比較回路１へ帰還する。

図２は、本発明の実施形態に係るチャージポンプ回路２の構成の一例を示す図である。
図２に示すチャージポンプ回路は、ノードＮ１へ流出する複数の電流（第１電流）を発生する電流源回路ＣＳ１−１，…，ＣＳ１−ｎと、ノードＮ１から流入する複数の電流（第２電流）を発生する電流源回路ＣＳ２−１，…，ＣＳ２−ｎと、第１駆動信号Ｓｕｐの遅延信号を生成する第１遅延回路Ｄ１−１，…，Ｄ１−（ｎ−１）と、第２駆動信号Ｓｄｎの遅延信号を生成する第２遅延回路Ｄ２−１，…，Ｄ２−（ｎ−１）とを有する。
電流源回路ＣＳ１−１，…，ＣＳ１−ｎを含む回路は、本発明の第１電流源回路の一実施形態である。
電流源回路ＣＳ２−１，…，ＣＳ２−ｎを含む回路は、本発明の第２電流源回路の一実施形態である。
第１遅延回路Ｄ１−１，…，Ｄ１−（ｎ−１）を含む回路は、本発明の第１駆動信号遅延回路の一実施形態である。
第２遅延回路Ｄ２−１，…，Ｄ２−（ｎ−１）を含む回路は、本発明の第２駆動信号遅延回路の一実施形態である。

電流源回路ＣＳ１−１，…，ＣＳ１−ｎは、それぞれ異なる駆動信号を入力し、当該入力駆動信号に応じてノードＮ１に流出する電流をそれぞれ発生する。すなわち、電流源回路ＣＳ１−１は第１駆動信号Ｓｕｐに応じて流出電流を発生し、電流源回路ＣＳ１−２，…，ＣＳ１−ｎはそれぞれ第１遅延回路Ｄ１−１，…，Ｄ１−（ｎ−１）の出力信号に応じて流出電流を発生する。
電流源回路ＣＳ２−１，…，ＣＳ２−ｎは、それぞれ異なる駆動信号を入力し、当該入力駆動信号に応じてノードＮ１から流入する電流をそれぞれ発生する。すなわち、電流源回路ＣＳ２−１は第２駆動信号Ｓｄｎに応じて流入電流を発生し、電流源回路ＣＳ２−２，…，ＣＳ２−ｎはそれぞれ第２遅延回路Ｄ２−１，…，Ｄ２−（ｎ−１）の出力信号に応じて流入電流を発生する。

電流源回路ＣＳ１−１，…，ＣＳ１−ｎの各電流値は必ずしも互いに等しくする必要はないが、後述の式（１）に示すような所望の櫛型フィルタの特性を得るために全てを等しい電流値に設定してもよい。電流源回路ＣＳ１−１，…，ＣＳ１−ｎの電流値の総和を、単独の電流源回路を用いる場合（例えば図１７における電流源回路ＣＳ１０１）の電流値と等しくすれば、この場合のループ定数をそのまま用いて安定なＰＬＬ回路を容易に構成することができる（後述する図１２，図１３を参照）。
電流源回路ＣＳ１−１，…，ＣＳ１−ｎについても同様であり、その各電流値は任意に設定可能であるが、これらの電流値の総和を単独の電流源回路を用いる場合（例えば図１７における電流源回路ＣＳ２０１）の電流値と等しくすることによって、ループ定数の設計が容易になる。
このように、電流源回路ＣＳ１−１，…，ＣＳ１−ｎは電流源回路ＣＳ１０１をｎ個に分割したものに相当し、電流源回路ＣＳ２−１，…，ＣＳ２−ｎは電流源回路ＣＳ２０１をｎ個に分割したものに相当する。この分割数は電流流出用の電流源回路と電流流入用の電源回路とで同じにしてもよいし、それぞれ異なる数に分割してもよい。

図３は、電流源回路ＣＳ１−ｋ及びＣＳ２−ｋ（ｋは１からｎまでの整数を示す）の第１の構成例を示す図である。
図３の構成例において、電流源回路ＣＳ１−ｋは電流源回路ＣＳ１１とスイッチＳＷ１１を有し、電流源回路ＣＳ２−ｋは電流源回路ＣＳ２１とスイッチＳＷ２１を有する。
電流源回路ＣＳ１１は、例えばＰＭＯＳトランジスタによって構成される。一方の端子（ソース）が電源電圧ＶＤＤに接続され、他方の端子（ドレイン）がＳＷ１１を介してノードＮ１に接続される。
電流源回路ＣＳ２１は、例えばＮＭＯＳトランジスタによって構成される。一方の端子（ソース）が基準電位ＶＳＳに接続され、他方の端子（ドレイン）がスイッチＳＷ２１を介してノードＮ１に接続される。
スイッチＳＷ１１は第１駆動信号Ｓｕｐに応じてオン又はオフし、スイッチＳＷ２１は第２駆動信号Ｓｄｎに応じてオン又はオフする。

図４は、電流源回路ＣＳ１−ｋ及びＣＳ２−ｋの第２の構成例を示す図である。
図４の構成例において、電流源回路ＣＳ１−ｋはＰＭＯＳトランジスタＱｐ１２とスイッチＳＷ１２を有し、電流源回路ＣＳ２−ｋはＮＭＯＳトランジスタＱｎ２２とスイッチＳＷ２２を有する。
ＰＭＯＳトランジスタＱｐ１２は、そのソースが電源電圧ＶＤＤに接続され、そのドレインがノードＮ１に接続され、そのゲートにバイアス電圧Ｖｂ１が印加される。ＮＭＯＳトランジスタＱｎ２２は、そのソースが基準電位ＶＳＳに接続され、そのドレインがノードＮ１に接続され、そのゲートにバイアス電圧Ｖｂ２が印加される。
スイッチＳＷ１２は、ＰＭＯＳトランジスタＱｐ１２のゲートと電源電圧ＶＤＤとの間に接続されており、第１駆動信号Ｓｕｐに応じてオン又はオフする。スイッチＳＷ１２がオンのとき、ＰＭＯＳトランジスタＱｐ１２はゲートとソースを短絡されてオフ状態となる。スイッチＳＷ１２がオフすると、ＰＭＯＳトランジスタＱｐ１２のゲートにバイアス電圧Ｖｂ１が印加され、ＰＭＯＳトランジスタＱｐ１２はこのバイアス電圧Ｖｂ１に応じた電流をノードＮ１へ流出する。
スイッチＳＷ２２はＮＭＯＳトランジスタＱｎ２２のゲートと基準電位ＶＳＳとの間に接続され、第２駆動信号Ｓｄｎに応じてオン又はオフする。スイッチＳＷ２２がオンのとき、ＮＭＯＳトランジスタＱｎ２２はゲートとソースを短絡されてオフ状態となる。スイッチＳＷ２２がオフすると、ＮＭＯＳトランジスタＱｎ２２のゲートにバイアス電圧Ｖｂ２が印加され、ＮＭＯＳトランジスタＱｎ２２はこのバイアス電圧Ｖｂ１に応じた電流をノードＮ１から流入する。

図５は、電流源回路ＣＳ１−ｋ及びＣＳ２−ｋ（ｋは１からｎまでの整数を示す）の第３の構成例を示す図である。
図５の構成例において、電流源回路ＣＳ１−ｋは電流源回路ＣＳ１３とスイッチＳＷ１３を有し、電流源回路ＣＳ２−ｋは電流源回路ＣＳ２３とスイッチＳＷ２３を有する。
電流源回路ＣＳ１３は、例えばＰＭＯＳトランジスタによって構成される。一方の端子（ソース）がスイッチＳＷ１３を介して電源電圧ＶＤＤに接続され、他方の端子（ドレイン）がノードＮ１に接続される。
電流源回路ＣＳ２３は、例えばＮＭＯＳトランジスタによって構成される。一方の端子（ソース）がスイッチＳＷ２３を介して基準電位ＶＳＳに接続され、他方の端子（ドレイン）がノードＮ１に接続される。
スイッチＳＷ１３は第１駆動信号Ｓｕｐに応じてオン又はオフし、スイッチＳＷ２３は第２駆動信号Ｓｄｎに応じてオン又はオフする。

図２に戻る。
第１遅延回路Ｄ１−１，…，Ｄ１−（ｎ−１）は、第１駆動信号Ｓｕｐを遅延させた（ｎ−１）個の遅延信号を発生し、これをそれぞれ電流源回路ＣＳ１−２，…，ＣＳ１−ｎに駆動信号として入力する。第１遅延回路Ｄ１−１，…，Ｄ１−（ｎ−１）は、この順序で縦続接続されており、初段の第１遅延回路Ｄ１−１に第１駆動信号Ｓｕｐが入力される。
第２遅延回路Ｄ２−１，…，Ｄ２−（ｎ−１）は、第２駆動信号Ｓｄｎを遅延させた（ｎ−１）個の遅延信号を発生し、これをそれぞれ電流源回路ＣＳ２−２，…，ＣＳ２−ｎに駆動信号として入力する。第２遅延回路Ｄ２−１，…，Ｄ２−（ｎ−１）は、この順序で縦続接続されており、初段の第２遅延回路Ｄ２−１に第２駆動信号Ｓｄｎが入力される。

図６は、第１遅延回路（ＣＳ１−１，…，ＣＳ１−（ｎ−１））及び第２遅延回路（ＣＳ２−１，…，ＣＳ２−（ｎ−１））の第１の構成例を示す図である。
図６の構成例において、第１遅延回路及び第２遅延回路は、縦続接続されたインバータ回路ＩＮＶ１，ＩＮＶ２を有する。縦続に接続するインバータ回路の段数は任意であり、３段以上でも１段のみでもよい。
また、図６に示すように、各インバータ回路は制御信号Ｖｃｔｒに応じて遅延特性を調節できるようにしてもよい。例えば、制御信号Ｖｃｔｒに応じてインピーダンスを可変する素子（トランジスタや抵抗など）を、電源ライン（ＶＤＤ）と出力端子との間の電流経路やグランドライン（ＶＳＳ）と出力端子との間の電流経路に設けてもよい。これにより、後述する櫛型フィルタの特性を任意に変更することが可能になる。

図７は、第１遅延回路及び第２遅延回路の第２の構成例を示す図である。
図７の構成例において、第１遅延回路及び第２遅延回路は、並列接続されたＮＭＯＳトランジスタＱｎ１及びＰＭＯＳトランジスタＱｐ１とインバータ回路ＩＮＶ３を有する。インバータ回路ＩＮＶ３は、ＮＭＯＳトランジスタＱｎ１のゲートに入力される制御信号Ｖｃｔｒの電圧レベルを反転してＰＭＯＳトランジスタＱｐ１のゲートに入力する。
図７に示すＣＭＯＳ伝送ゲート型の遅延回路は、その遅延時間を制御信号Ｖｃｔｒに応じてほぼ線形に制御できることが知られている（文献「“Ａ ＣＭＯＳ Ｓｅｌｆ−Ｒｅｇｕｌａｔｉｎｇ ＶＣＯ Ｗｉｔｈ Ｌｏｗ Ｓｕｐｐｌｙ Ｓｅｎｓｉｔｉｖｉｔｙ，”、ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、（米国）、２００４年１月、ｖｏｌ． ３９， ｎｏ． １、 ｐ．４２−４８」を参照）。この特性を用いれば、図７に示す遅延回路においても、制御信号Ｖｃｔｒに応じて遅延時間を変更することが可能である。また、図７に示す遅延回路は、信号の伝播動作に伴って自ら消費電流を発生しないため、回路の低電力化を図ることができる。

次に、チャージポンプ回路２のより具体的な構成例について、図８及び図９を参照して説明する。

図８は、「ｎ（電流源回路の分割数）＝３」の場合におけるチャージポンプ回路２の第１の構成例を示す図である。
図８に示すチャージポンプ回路２は、それぞれ図３に示す回路構成を持った電流源回路ＣＳ１−１〜ＣＳ１−３及び電流源回路ＣＳ２−１〜ＣＳ２−３と、それぞれ図６に示す回路構成を持った第１遅延回路Ｄ１−１，Ｄ１−２及び第２遅延回路Ｄ２−１，Ｄ２−２を有する。ただし図８の例では、電流源回路ＣＳ１１をＰＭＯＳトランジスタ、電流源回路ＣＳ２１をＮＭＯＳトランジスタによって構成している。

また図８に示すチャージポンプ回路２は、電流源回路ＣＳ１−１〜ＣＳ１−ｎのＰＭＯＳトランジスタのゲート、並びに、電流源回路ＣＳ２−１〜ＣＳ２−ｎのＮＭＯＳトランジスタのゲートへそれぞれバイアス電圧を供給するための回路（Ｑｐ３１，Ｑｐ３２，Ｑｎ３１，ＣＲ１）を有する。

ＰＭＯＳトランジスタＱｐ３１は、そのソースが電源電圧ＶＤＤに接続され、そのドレインが定電流回路ＣＲ１を介して基準電位ＶＳＳに接続され、そのゲートが自身のドレインに接続される。定電流回路ＣＲ１は、ＰＭＯＳトランジスタＱｐ３１のドレイン電流を所定の基準電流に保持する。
電流源回路ＣＳ１−１〜ＣＳ１−ｎの各ＰＭＯＳトランジスタのゲートは、それぞれＰＭＯＳトランジスタＱｐ３１のゲートに共通接続される。電流源回路ＣＳ１−１〜ＣＳ１−ｎの各ＰＭＯＳトランジスタは、ＰＭＯＳトランジスタＱｐ３１とカレントミラー回路を構成しており、定電流回路ＣＲ１の基準電流に応じた一定の電流を発生する。
ＰＭＯＳトランジスタＱｐ３２は、そのソースが電源電圧ＶＤＤに接続され、そのゲートがＰＭＯＳトランジスタＱｐ３１のゲートに接続され、そのドレインがＮＭＯＳトランジスタＱｎ３１を介して基準電位ＶＳＳに接続される。ＰＭＯＳトランジスタＱｐ３２は、ＰＭＯＳトランジスタＱｐ３１とカレントミラー回路を構成しており、定電流回路ＣＲ１の基準電流に応じた一定の電流を発生する。
ＮＭＯＳトランジスタＱｎ３１は、そのゲートが自身のドレインに接続されており、そのドレインとソースの間には定電流回路ＣＲ１の基準電流に応じた一定の電流が流れる。
電流源回路ＣＳ２−１〜ＣＳ２−ｎの各ＮＭＯＳトランジスタのゲートは、それぞれＮＭＯＳトランジスタＱｎ３１のゲートに共通接続される。電流源回路ＣＳ２−１〜ＣＳ２−ｎの各ＮＭＯＳトランジスタは、ＮＭＯＳトランジスタＱｎ３１とカレントミラー回路を構成しており、定電流回路ＣＲ１の基準電流に応じた一定の電流を発生する。

図９は、「ｎ＝３」の場合におけるチャージポンプ回路２の第２の構成例を示す図である。
図９に示すチャージポンプ回路２は、それぞれ図６に示す回路構成を持った第１遅延回路Ｄ１−１，Ｄ１−２及び第２遅延回路Ｄ２−１，Ｄ２−２を有する。
また、図９に示すチャージポンプ回路２は、第１駆動信号Ｓｕｐを受けてノードＮ１へ電流を流出する回路として、ＰＭＯＳトランジスタＱｐ１４（電流源回路ＣＳ１Ａ）と、ＰＭＯＳトランジスタＱｐ１５−１〜Ｑｐ１５−３と、スイッチＳＷ１４−１〜１４−３とを有するとともに、第２駆動信号Ｓｄｎを受けてノードＮ１から電流を流入する回路として、ＰＭＯＳトランジスタＱｎ１４（電流源回路ＣＳ２Ａ）と、ＮＭＯＳトランジスタＱｎ２５−１〜Ｑｎ２５−３と、スイッチＳＷ２４−１〜２４−３とを有する。
更に図９に示すチャージポンプ回路２は、ＰＭＯＳトランジスタＱｐ１４，ＮＭＯＳトランジスタＱｎ２４にバイアス電圧を供給するための回路として、図８と同様な回路（Ｑｐ３１，Ｑｐ３２，Ｑｎ３１，ＣＲ１）を有する。

ＰＭＯＳトランジスタＱｐ１４（電流源回路ＣＳ１Ａ）は、ＰＭＯＳトランジスタＱｐ３１とカレントミラー回路を構成しており、定電流回路ＣＲ１の基準電流に応じた一定の電流を発生する。ＰＭＯＳトランジスタＱｐ１４は、そのソースが電源電圧ＶＤＤに接続され、そのドレインがＰＭＯＳトランジスタＱｐ１５−１〜Ｑｐ１５−３の各ソースに接続され、そのゲートがＰＭＯＳトランジスタＱｐ３１のゲートに接続される。
ＰＭＯＳトランジスタＱｐ１５−１〜Ｑｐ１５−３は、それぞれＰＭＯＳトランジスタＱｐ１４とカスコード回路を構成する。ＰＭＯＳトランジスタＱｐ１５−１〜Ｑｐ１５−３のゲートには一定のバイアス電圧Ｖｂｉａｓ１が印加されており、ＰＭＯＳトランジスタＱｐ１５−１〜Ｑｐ１５−３の各ソースはこのバイアス電圧Ｖｂｉａｓ１に応じたほぼ一定の電圧に保持される。これにより、ＰＭＯＳトランジスタＱｐ１４のドレイン電圧が安定化し、ＰＭＯＳトランジスタＱｐ１４の電流変動が抑制される。
また、スイッチＳＷ１４−ｉ（ｉは１から３までの整数を示す）は、入力される駆動信号に応じてノードＮ１又は基準電位ＶＳＳの何れかを選択し、この選択した側にＰＭＯＳトランジスタＱｐ１５−ｉのドレインを接続する。スイッチＳＷ１４−１は第１駆動信号Ｓｕｐを入力し、スイッチＳＷ１４−２，ＳＷ１４−３はそれぞれ第１遅延回路Ｄ１−１，Ｄ１−２の出力信号を駆動信号として入力する。第１駆動信号Ｓｕｐが活性化すると、これに応じて第１遅延回路Ｄ１−１，Ｄ１−２の出力信号が順次活性化し、スイッチＳＷ１４−１〜ＳＷ１４−３は順次にノードＮ１を選択する。第１駆動信号Ｓｕｐが不活性状態になると、スイッチＳＷ１４−１〜ＳＷ１４−３は順次に基準電位ＶＳＳを選択する。ＰＭＯＳトランジスタＱｐ１５−１〜Ｑｐ１５−３にはスイッチＳＷ１４−１〜ＳＷ１４−３を介して常に電流が流れるため、ＰＭＯＳトランジスタＱｐ１４の電流が途絶えなくなり、ＰＭＯＳトランジスタＱｐ１４のドレイン電圧が安定化する。

ＮＭＯＳトランジスタＱｎ２４（電流源回路ＣＳ２Ａ）は、ＮＭＯＳトランジスタＱｎ３１とカレントミラー回路を構成しており、定電流回路ＣＲ１の基準電流に応じた一定の電流を発生する。ＮＭＯＳトランジスタＱｎ２４は、そのソースが基準電位ＶＳＳに接続され、そのドレインがＮＭＯＳトランジスタＱｎ２５−１〜Ｑｎ２５−３の各ソースに接続され、そのゲートがＮＭＯＳトランジスタＱｎ３１のゲートに接続される。
ＮＭＯＳトランジスタＱｎ２５−１〜Ｑｎ２５−３は、それぞれＮＭＯＳトランジスタＱｎ２４とカスコード回路を構成する。ＮＭＯＳトランジスタＱｎ２５−１〜Ｑｎ２５−３のゲートには一定のバイアス電圧Ｖｂｉａｓ２が印加されており、ＮＭＯＳトランジスタＱｎ２５−１〜Ｑｎ２５−３の各ソースはこのバイアス電圧Ｖｂｉａｓ２に応じたほぼ一定の電圧に保持される。これにより、ＮＭＯＳトランジスタＱｎ２４のドレイン電圧が安定化し、ＮＭＯＳトランジスタＱｎ２４の電流変動が抑制される。
また、スイッチＳＷ２４−ｉは、入力される駆動信号に応じてノードＮ１又は電源電圧ＶＤＤの何れかを選択し、この選択した側にＮＭＯＳトランジスタＱｎ２５−ｉのドレインを接続する。スイッチＳＷ２４−１は第２駆動信号Ｓｄｎを入力し、スイッチＳＷ２４−２，ＳＷ２４−３はそれぞれ第２遅延回路Ｄ２−１，Ｄ２−２の出力信号を駆動信号として入力する。第２駆動信号Ｓｄｎが活性化すると、これに応じて第２遅延回路Ｄ２−１，Ｄ２−２の出力信号が順次活性化し、スイッチＳＷ２４−１〜ＳＷ２４−３は順次にノードＮ１を選択する。第２駆動信号Ｓｄｎが不活性状態になると、スイッチＳＷ２４−１〜ＳＷ２４−３は順次に電源電圧ＶＤＤを選択する。ＮＭＯＳトランジスタＱｎ２５−１〜Ｑｎ２５−３にはスイッチＳＷ２４−１〜ＳＷ２４−３を介して常に電流が流れるため、ＮＭＯＳトランジスタＱｎ２４の電流が途絶えなくなり、ＮＭＯＳトランジスタＱｎ２４のドレイン電圧が安定化する。

次に、上述した構成を有する本実施形態に係るチャージポンプ回路が櫛型フィルタ特性を持ち得ることを示す。簡単のため、ｎ個に分割された電流源回路の電流値が全て等しく（電流「Ｉ＊ＣＰ」）、また、駆動信号（Ｓｕｐ，Ｓｄｎ）を遅延させる各遅延回路の遅延時間も全て等しい（遅延時間「τ」）場合を考える。この場合、本実施形態にＣＰ回路の伝達関数Ｈ（ｓ）は下記の式で表される。

式（１）から分かるように、本実施形態に係るチャージポンプ回路の伝達特性Ｈ（ｓ）は、（電流源回路を分割しない）通常のチャージポンプ回路の伝達特性に「｛（ｎ−１）／２｝×τ」だけの時間遅延特性とフィルタ特性を掛け合わせたものである。
図１０は、このフィルタ部分の伝達利得の一例を示す図である（ｎ＝１，２，３，４，５）。図１０に示すように、このフィルタは（１周期の中に）（ｎ−１）個のノッチ（零点）を持つ櫛型フィルタであることが分かる。よって、ノッチをＰＬＬ回路の比較周波数ｆ＊ｒｅｆに合わせることにより、本発実施形態に係るチャージポンプ回路はスプリアス成分を低減することができる。特に、次式に示すように、最初のノッチを比較周波数ｆ＊ｒｅｆに合わせた場合、遅延量が最小になるとともに、「ｋ・ｆ＊ｒｅｆ」（ｋ＝１，２，…，ｎ−１）の項も自動的にノッチとなることから、比較周波数ｆ＊ｒｅｆのハーモニクス成分も低減することができる。

上記の原理を別の観点すなわち時間的観点から述べる。本実施形態に係るチャージポンプ回路の時間領域における伝達特性を図１１に模式的に示す。図１１の左側の図は、パルス幅が「ΔＴ」の駆動信号（Ｓｕｐ，Ｓｄｎ）の時間波形を示し、図１１の右側の図は、この駆動信号を受けてチャージポンプ回路から出力される電流パルスの波形を示す。
図１１に示すように、時間的観点からは、本発明におけるスプリアス低減の原理は特許文献３における波形変換の方式に対応する。しかしながら本発明では、非常に単純なアナログ回路を用いることによって、ＤＳＰ等の特別な回路を追加することなく波形変換を実現できる点で、特許文献３の方式と根本的に異なっている。

次に、本実施形態に係るチャージポンプ回路を用いたＰＬＬ回路のシミュレーション結果について、図１２〜図１６を参照して説明する。
本シミュレーションでは「ｎ＝３」とし、遅延時間量は式（２）に従うように設定した。また、ＰＬＬ回路の各ブロックはＡＨＤＬ（analog hardware description language）で記述され、理想的な動作を行うように設定した。

図１２及び図１３は、収束時におけるＰＬＬ回路の各部の波形のシミュレーション例を示す図である。図１２は通常のチャージポンプ回路を用いた場合の波形を示し、図１３は本実施形態に係るチャージポンプ回路を用いた場合の波形を示す。
図１２及び図１３において、「キャパシタ電圧」はループフィルタ回路のキャパシタに加わる電圧を示し、「抵抗電圧」はループフィルタ回路の抵抗に加わる電圧（キャパシタに流れる電流に対応する電圧）を示す。
図１２と図１３に示すように、本実施形態に係るチャージポンプ回路を用いたＰＬＬ回路では、「抵抗電圧」の変動（すなわちキャパシタの充放電電流の振幅）が小さくなっており、それでいてＰＬＬ回路の収束特性すなわちＰＬＬ回路のループ定数はほぼ同一に保たれている。

図１４及び図１５は、ＰＬＬ回路の出力波形のスペクトラムのシミュレーション例を示す図である。図１４は通常のチャージポンプ回路を用いた場合のスペクトラムを示し、図１５は本実施形態に係るチャージポンプ回路を用いた場合のスペクトラムを示す。
図１４及び図１５において、比較周波数ｆ＊ｒｅｆは「２００ＭＨｚ」であり、ＰＬＬ回路の出力信号の中心周波数「８００ＭＨｚ」に対して「±２００ＭＨｚ」だけずれた「６００ＭＨｚ」と「１ＧＨｚ」にそれぞれスプリアス成分が生じている。なお本シミュレーションにおいては、スプリアス特性の抑制効果が明確になるように、チャージポンプ回路の流出側と流入側の電流源回路に故意にミスマッチを設けている。

スプリアス成分（Ｂ）と中心周波数成分（Ａ）とのレベル差（Ｂ−Ａ）を比較すると、通常のチャージポンプ回路を用いた場合（図１４）は「−６４．４ｄＢｃ」となり、本実施形態に係るチャージポンプ回路を用いた場合（図１５）は「−９６．３ｄＢｃ」となる。したがって、本実施形態に係るチャージポンプ回路を用いることによって、スプリアス成分を大幅に（約３２ｄＢ）抑制できることが分かる。

図１６は、本実施形態に係るチャージポンプ回路のフィルタ特性のシミュレーション例を示す図である。
図１６のグラフにおいて、横軸は遅延時間τを示し、縦軸は基本波成分に対するスプリアス成分の減衰量（図１４、図１５における「Ｂ−Ａ」）を示す。ＰＬＬ回路の入力信号の周波数（比較周波数ｆ＊ｒｅｆ）は「２００ＭＨｚ」である。
図１６のシミュレーション結果は、式（１）に基づいて算出される図１０の櫛型フィルタ特性（ｎ＝３）によく合致していることが分かる。

以上説明したように、本実施形態によれば、第１駆動信号Ｓｕｐとその複数の（又は１つの）遅延信号に応じて複数の電流（第１電流）が生成されて共通のノードＮ１へ流出し、第２駆動信号Ｓｄｎとその複数の（又は１つの）遅延信号に応じて複数の電流（第２電流）が生成されて共通のノードＮ２から流入する。これにより、チャージポンプ回路自体に櫛型フィルタとしての機能を併せ持たせることができるため、回路規模や消費電流の増大を抑えつつ、スプリアス成分を効果的に抑制できる。また、ノイズ発生源となる余分なトランジスタを設けなくてよいため、ノイズ性能の劣化を最小限に抑えることができる。更に、極めて単純なアナログ回路で構成可能なため、動作速度の低下がほとんどない。しかも、図１２及び図１３を比較して分かるように、従来のＰＬＬ回路のチャージポンプ回路を本実施形態に置き換えることによるループ定数の変化がほとんどないため、安定に動作するＰＬＬ回路を非常に容易に設計することができる。

以上、本発明の実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々の変形例を含んでいる。

上述した実施形態において挙げた電流源回路（図３〜図５）や遅延回路（図６，図７）は一例であり、本発明これに限定されない。例えば電流源回路は、カスコード構造を有するものや、帰還アンプを用いて定電流動作を実現するもの、差動型の回路構成を有するものなど、種々の構成が可能である。また遅延回路についても、抵抗や配線パターンなどの様々な遅延素子を用いて構成可能である。
また、図８、図９に示すチャージポンプ回路も一例であり、他の電流源回路や遅延回路を組み合わせてチャージポンプ回路を構成することも可能である。

本発明の実施形態に係るＰＬＬ回路の構成の一例を示す図である。 本発明の実施形態に係るチャージポンプ回路の構成の一例を示す図である。 電流源回路の第１の構成例を示す図である。 電流源回路の第２の構成例を示す図である。 電流源回路の第３の構成例を示す図である。 第１遅延回路及び第２遅延回路の第１の構成例を示す図である。 第１遅延回路及び第２遅延回路の第２の構成例を示す図である。 「ｎ＝３」の場合におけるチャージポンプ回路の第１の構成例を示す図である。 「ｎ＝３」の場合におけるチャージポンプ回路の第２の構成例を示す図である。 本実施形態に係るチャージポンプ回路のフィルタとしての特性を示す図である。 本実施形態に係るチャージポンプ回路の時間領域における伝達特性を模式的に示す図である。 通常のチャージポンプ回路を用いたＰＬＬ回路の収束時における波形のシミュレーション例を示す図である。 本実施形態に係るチャージポンプ回路を用いたＰＬＬ回路の収束時における波形のシミュレーション例を示す図である。 通常のチャージポンプ回路を用いたＰＬＬ回路の出力波形のスペクトラムのシミュレーション例を示す図である。 本実施形態に係るチャージポンプ回路を用いたＰＬＬ回路の出力波形のスペクトラムのシミュレーション例を示す図である。 本実施形態に係るチャージポンプ回路のフィルタ特性のシミュレーション例を示す図である。 一般的なチャージポンプ回路の構成例を示す図である。 チャージポンプ回路において流出・流入するパルス状の電流の波形の一例を示す図である。 ループフィルタ回路とＶＣＯの間にノッチフィルタを挿入することによってスプリアスを低減するＰＬＬ回路について説明するための図である。 ループフィルタ回路とＶＣＯの間にノッチフィルタを挿入することによってスプリアスを低減するＰＬＬ回路について説明するための図である。 位相及び周波数比較回路とチャージポンプ回路との間に波形変換回路を挿入することによってスプリアスを低減するＰＬＬ回路について説明するための図である。 図２１に示すＰＬＬ回路におけるチャージポンプ回路の出力電流の一例を示す図である。 チャージポンプ回路の電流源回路と並列に可変抵抗を設けることによってスプリアスを低減するＰＬＬ回路について説明するための図である。

符号の説明

１…位相及び周波数比較回路、２…チャージポンプ回路、３…ループフィルタ回路、４…発振回路、５…分周器、ＣＳ１−１〜ＣＳ１−ｎ，ＣＳ２−１〜ＣＳ２−ｎ，ＣＳ１Ａ，ＣＳ２Ａ…電流源回路、Ｄ１−１〜Ｄ１−（ｎ−１）…第１遅延回路、Ｄ２−１〜Ｄ１−（ｎ−１）…第２遅延回路、ＩＮＶ１，ＩＮＶ２…インバータ回路、Ｑｎ１…ＮＭＯＳトランジスタ、Ｑｐ１…ＰＭＯＳトランジスタ

Claims (7)

1. それぞれ異なる駆動信号に応じて発生する複数の第１電流を共通ノードへ流出する第１電流源回路と、
   それぞれ異なる駆動信号に応じて発生する複数の第２電流を前記共通ノードから流入する第２電流源回路と、
   第１駆動信号を遅延させた１つ又は複数の第１遅延信号を生成し、当該第１駆動信号又は当該第１遅延信号を前記複数の第１電流それぞれの駆動信号として前記第１電流源回路に入力する第１駆動信号遅延回路と、
   第２駆動信号を遅延させた１つ又は複数の第２遅延信号を生成し、当該第２駆動信号又は当該第２遅延信号を前記複数の第２電流それぞれの駆動信号として前記第２電流源回路に入力する第２駆動信号遅延回路と
   を有するチャージポンプ回路。
2. 前記第１駆動信号遅延回路は、１つ又は複数の縦続接続された第１遅延回路を含んでおり、初段の第１遅延回路は前記第１駆動信号を入力し、各第１遅延回路は前記第１遅延信号を出力し、
   前記第２駆動信号遅延回路は、１つ又は複数の縦続接続された第２遅延回路を含んでおり、初段の第２遅延回路は前記第２駆動信号を入力し、各第２遅延回路は前記第２遅延信号を出力する、
   請求項１に記載のチャージポンプ回路。
3. 前記第１遅延回路及び前記第２遅延回路は、１つ又は複数の縦続接続されたインバータ回路を含む、
   請求項２に記載のチャージポンプ回路。
4. 前記第１遅延回路及び前記第２遅延回路は、一方の端子から他方の端子へ信号を伝送する１つ又は複数の並列接続されたトランジスタを含む、
   請求項２に記載のチャージポンプ回路。
5. 前記第１駆動信号は第１の周期を有するパルス信号、前記第２駆動信号は第２の周期を有するパルス信号であり、
   前記第１遅延回路は、前記第１の周期を前記第１電流の数で割った値に相当する遅延を生じ、
   前記第２遅延回路は、前記第２の周期を前記第２電流の数で割った値に相当する遅延を生じる、
   請求項２に記載のチャージポンプ回路。
6. 前記第１電流源回路は、互いに等しい第１電流を前記共通ノードへ流出し、
   前記第２電流源回路は、互いに等しい第２電流を前記共通ノードから流入する、
   請求項５に記載のチャージポンプ回路。
7. 入力される第１駆動信号に応じて電流を流出し、入力される第２駆動信号に応じて電流を流入するチャージポンプ回路と、
   前記チャージポンプ回路において流出又は流入する電流に応じて充電又は放電されるキャパシタを含んだ低域通過フィルタ回路と、
   前記低域通過フィルタ回路の出力信号に応じた周波数で発振する発振回路と、
   前記発振回路の発振信号と入力信号との位相及び／又は周波数を比較し、当該比較結果に応じて前記第１駆動信号及び前記第２駆動信号を生成する比較回路と
   を具備し、
   前記チャージポンプ回路は、
   それぞれ異なる駆動信号に応じて発生する複数の第１電流を共通ノードへ流出する第１電流源回路と、
   それぞれ異なる駆動信号に応じて発生する複数の第２電流を前記共通ノードから流入する第２電流源回路と、
   第１駆動信号を遅延させた１つ又は複数の第１遅延信号を生成し、当該第１駆動信号又は当該第１遅延信号を前記複数の第１電流それぞれの駆動信号として前記第１電流源回路に入力する第１駆動信号遅延回路と、
   第２駆動信号を遅延させた１つ又は複数の第２遅延信号を生成し、当該第２駆動信号又は当該第２遅延信号を前記複数の第２電流それぞれの駆動信号として前記第２電流源回路に入力する第２駆動信号遅延回路とを有する、
   位相同期ループ回路。
   

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