JP2007288375A

JP2007288375A - 半導体集積回路

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Publication number: JP2007288375A
Application number: JP2006111479A
Authority: JP
Inventors: Homare Nakamura; 誉中村; Yasuhiro Kamimura; 康浩上村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-04-14
Filing date: 2006-04-14
Publication date: 2007-11-01

Abstract

【課題】フラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減すること。
【解決手段】フラクショナル−ＮＰＬＬ回路は、位相周波数比較器ＰＦＤ、チャージポンプ回路Ｃｈ＿Ｐｍｐ、ループフィルタＬｐ＿Ｆｌｔ、電圧制御発振器ＶＣＯ、フラクショナル分周器ＤＩＶ、ΣΔ変調器ΣΔＭｏｄを含む。基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとの位相差の検出動作に基づくループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの電圧生成動作が時間差を有する複数の動作により実行されるように位相周波数比較器とチャージポンプ回路との一方が構成されている。
【選択図】図８

Description

本発明は、分周比が整数だけでなく分数（小数）を含むフラクショナルＰＬＬ（Phase Locked Loop）回路を具備する半導体集積回路に関し、特に、サイクルトウサイクルジッターを低減するのに有益な技術に関する。

分周比が整数のみの一般的なＰＬＬ回路ではロックド・ループの周波数解像度は基準周波数ｆ_ＲＥＦとなるので、精密な周波数解像度は小さな基準周波数ｆ_ＲＥＦを必要とし、従って小さなループ周波数帯域となる。狭ループ周波数帯域は長いスイッチング時間となるので望ましくなく、ＰＬＬ回路の電圧制御発振器（ＶＣＯ）の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。

下記の非特許文献１によれば、フラクショナルシンセサイザは基準周波数ｆ_ＲＥＦよりも精密な周波数解像度を持つために開発され、フラクショナル−Ｎ分周器では分周比は周期的に整数Ｎから整数Ｎ＋１に変更され、結果的に平均分周比はＮよりも（Ｎ＋１）分周のデューティー比分増加する。累積加算器（アキュムレータ）からのオーバーフローは、瞬時の分周比を変調するために使用される。

このようにフラクショナル−ＮＰＬＬ回路は、ＰＬＬ回路の負帰還ループ中の分周器の分周比Ｎが整数だけでなく分数（小数）を含む有理数である。このフラクショナル−Ｎ分周によって、与えられたチャンネルスペーシングに対する広いループ帯域は高速・セットリングタイムを可能とし、電圧制御発振器に要求される位相ノイズ要求も低くなると下記の非特許文献２に記載されている。また、この非特許文献１には、１次ΔΣ変調器（ΣΔ変調器とも呼ばれる）の累積加算器（アキュムレータ）に関係した分周比がｎ／ｎ＋１の二重係数分周器（ＤｕａｌＭｏｄｕｌｕｓＤｉｖｉｄｅｒ）が記載されている。累積加算器のオーバーフローの条件がｎ＋１への分周へのシフトに使用されている。さらに、この非特許文献２には、フラクショナル−Ｎ分周に高次ΔΣ変調による高次ノイズシェービング技術によりフラクショナル−Ｎ周波数合成でのスプリアス出力周波数も低減すると報告されている。

さらに、下記の非特許文献３には、ΣΔ変調器の出力により分周器の２つの分周比の間をトグルするフラクショナル−ＮＰＬＬ回路により、スプレッドスペトクラムクロック発生器（ＳＳＣＧ：Spread Spectrum Clock Generator）を構成することが記載されている。スプレッドスペトクラムクロック発生器（ＳＳＣＧ）は、電子機器におけるＥＭＩ（Electromagnetic Interference）のような不要輻射を軽減するため、クロック信号を周波数変調して、クロックの基本波と高調波のピーク電力を低減するものである。トータルエネルギーは同一であるが、クロック信号の振幅と信号エッジの波形とを保ったままクロック信号が広い周波数帯域にわたり拡散される（spread）ので、ピークエネルギーを低減することができる。また、下記の非特許文献３には、ΣΔ変調器の出力の量子化ノイズを低減するため１次ΣΔ変調器を複数多段としたＭＡＳＨ(Multistage noise Shaping Technique)型のΣΔ変調器を用いることも報告されている。

ＢｒｉａｎＭｉｌｌｅｒａｎｄＲｏｂｅｒｔＪ．Ｃｏｎｌｅｙ "ＡＭｕｌｔｉｐｌｅＭｏｄｕｌａｔｏｒＦｒａｃｔｉｏｎａｌＤｉｖｉｄｅｒ"，ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮＡＮＤＭＥＡＳＵＲＥＭＥＮＴ，ＶＯＬ．４０．ＮＯ．３．ＪＵＮＥ１９９１．ＰＰ．５７８−５８３．ＴｏｍＡ．Ｄ．Ｒｉｌｅｙｅｔａｌ"Ｄｅｌｔａ−ＳｉｇｍａＭｏｄｕｌａｔｉｏｎｉｎＦｒａｃｔｉｏｎａｌ−ＮＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｓ"，ＩＥＥＥＪＯＵＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．２８．ＮＯ．５．ＭＡＹ１９９３．ＰＰ．５５３−５５９．Ｗｅｉ−ＴａＣｈｅｎｅｔａｌ． "ＡＳｐｒｅａｄＳｐｅｃｔｒｕｍＣｌｏｃｋＧｅｎｅｒａｔｏｒｆｏｒＳＡＴＡ−ＩＩ"，２００５ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ，２３−２６Ｍａｙ２００５，ＰＰ．２６４３−２６４６．

本発明に先立って、本発明者等は、フラクショナル−ＮＰＬＬ回路により構成されるスプレッドスペトクラムクロック発生器の開発に従事した。

図１は、本発明に先立って本発明者等によって検討されたスプレッドスペトクラムクロック発生器（ＳＳＣＧ）および本発明のひとつの実施形態によるスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路を示す図である。

同図に示すように、スプレッドスペクトラムクロックジェネレータ（ＳＳＣＧ）はＰＬＬとモジュレータから構成される。ＰＬＬは、入力カウンタＩｎ＿ＣＯＵＮＴ、位相周波数比較器ＰＦＤ、チャージポンプ回路Ｃｈ＿Ｐｍｐ、ループフィルタＬｐ＿Ｆｌｔ、電圧制御発振器ＶＣＯ、ポストカウンタＰｓｔ＿ＣＯＵＮＴ、フラクショナル分周器ＤＩＶから構成されている。フラクショナル分周器ＤＩＶの平均分周比Ｎは、ΣΔ変調器ΣΔＭｏｄのオーバーフロー出力信号により整数部Ｉと小数部分数値情報Ｆ／Ｇとの和の値に設定される。図示しない水晶発振器からの安定な周波数の基準クロックＲｅｆ＿ＣＬＫが入力カウンタＩｎ＿ＣＯＵＮＴの入力に供給されることにより、入力カウンタＩｎ＿ＣＯＵＮＴの出力より分周された基準クロック信号ＲＣＬＫが位相周波数比較器ＰＦＤの一方の入力端子に供給される。位相周波数比較器ＰＦＤの他方の入力端子にはフラクショナル分周器ＤＩＶの出力信号ＶＣＬＫが供給される。位相周波数比較器ＰＦＤからの出力信号であるチャージポンプ電圧のインクリメント信号ＩＮＣとディクリメント信号ＤＥＣとが、チャージポンプ回路Ｃｈ＿Ｐｍｐに供給される。チャージポンプ回路Ｃｈ＿Ｐｍｐの出力端子のチャージポンプ電圧が、ループフィルタＬｐ＿Ｆｌｔに供給される。ループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴにより、電圧制御発振器ＶＣＯの発振出力信号の周波数・位相が制御される。電圧制御発振器ＶＣＯの発振出力信号はポストカウンタＰｓｔ＿ＣＯＵＮＴの入力端子に供給されることにより、ポストカウンタＰｓｔ＿ＣＯＵＮＴの出力端子よりＰＬＬ出力信号ＰＬＬＯＵＴが得られるとともにフラクショナル分周器ＤＩＶの入力端子に供給される。フラクショナル分周器ＤＩＶの出力信号ＶＣＬＫの周波数・位相が入力カウンタＩｎ＿ＣＯＵＮＴの出力からの基準クロック信号ＲＣＬＫの周波数・位相と一致するようにＰＬＬ回路による負帰還制御が行われる。小数であるフラクショナル分周器ＤＩＶの瞬時の分周比は、ΣΔ変調器ΣΔＭｏｄのオーバーフロー出力信号により周期的に整数ｎから整数ｎ＋１に変更され、結果的に平均分周比Ｎ＝Ｉ＋Ｆ／Ｇ＝整数部＋小数部となる。このように、フラクショナル分周器ＤＩＶの瞬時の分周比が周期的に整数ｎから整数ｎ＋１に変更されるので、フラクショナル−ＮＰＬＬ回路では、フラクショナル分周器ＤＩＶの出力信号ＶＣＬＫの周波数・位相が入力カウンタＩｎ＿ＣＯＵＮＴの出力からの基準クロック信号ＲＣＬＫの周波数・位相との不一致が頻繁に発生する。従って、フラクショナル−ＮＰＬＬ回路では、フラクショナル分周器ＤＩＶの出力信号ＶＣＬＫの周波数・位相が入力カウンタＩｎ＿ＣＯＵＮＴの出力からの基準クロック信号ＲＣＬＫの周波数・位相と一致するような負帰還制御も頻繁に行われる。このように、分周比が整数のみの一般的なＰＬＬ回路と比較すると、分周比が周期的に変更されるフラクショナル−ＮＰＬＬ回路では、不一致の周波数・位相を一致するための負帰還制御が高い頻度で行われる。

図７は、本発明に先立って本発明者等によって検討されたスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路において、フラクショナル分周器ＤＩＶの出力信号ＶＣＬＫの周波数・位相が入力カウンタＩｎ＿ＣＯＵＮＴの出力からの基準クロック信号ＲＣＬＫの周波数・位相と一致するような負帰還制御の様子を示す図である。

同図に示すように、入力カウンタＩｎ＿ＣＯＵＮＴの出力からの基準クロック信号ＲＣＬＫの位相よりもフラクショナル分周器ＤＩＶの出力信号ＶＣＬＫの位相が位相差Ｐｆ＿Ｄｉｆｆ遅れている。従って、電圧制御発振器ＶＣＯの発振出力信号の周波数・位相を制御するループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴを急速に増加させるために、位相周波数比較器ＰＦＤからチャージポンプ回路Ｃｈ＿Ｐｍｐへ最初に大きなパルス幅のインクリメント信号ＩＮＣに供給され、少し後に小さなパルス幅のディクリメント信号ＤＥＣが供給される。その結果、ループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴは目標値よりも数倍程度大きなオーバーシュートを生じた後、定常的な目標値まで低下する。逆の場合として、基準クロック信号ＲＣＬＫの位相よりも出力信号ＶＣＬＫの位相が進んでいると、ループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴを急速に低下させるために、位相周波数比較器ＰＦＤからチャージポンプ回路Ｃｈ＿Ｐｍｐへ最初に大きなパルス幅のディクリメント信号ＤＥＣに供給され、少し後に小さなパルス幅のインクリメント信号ＩＮＣが供給される。この場合には、ループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴは減少方向のオーバーシュートを生じた後、定常的な目標値まで増加する。いずれにせよ、この出力電圧ＶＣＮＴのオーバーシュートは、ＰＬＬ回路の高速応答のためには、不可欠である。

しかし、この出力電圧ＶＣＮＴのオーバーシュートは下記の点で問題を有することが、本発明者等の検討により明らかとされた。

すなわち、オーバーシュートの時点では、電圧制御発振器ＶＣＯの発振出力信号の発振周波数は、目標値よりも数倍程度高い。従って、ポストカウンタＰｓｔ＿ＣＯＵＮＴの出力端子よりＰＬＬ出力信号ＰＬＬＯＵＴの周波数も、目標値よりも数倍程度高くなる。すると、ＰＬＬ出力信号ＰＬＬＯＵＴのパルス幅は、オーバーシュート直前のパルス幅τ０、オーバーシュート直後のパルス幅τ１、τ２…と変化する。このようなパルス幅の変化は、サイクルトゥサイクルジッターと呼ばれている。ポストカウンタＰｓｔ＿ＣＯＵＮＴの出力端子よりＰＬＬ出力信号ＰＬＬＯＵＴは、ＰＣ（パーソナルコンピュータ）等の電子機器システムでプロセッサとメモリ等の複数のデバイス間のデータ転送のためのシステムクロック信号として使用される。このシステムクロック信号のサイクルトゥサイクルジッターが大きいとデバイス間データ転送の余裕が少なくなり、データ転送エラー発生の確率が増加してしまう。従って、ＰＣ等の電子機器システムで高信頼性のデータ転送を達成するためには、スプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減する必要がある。

本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、フラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減することにある。また、本発明のその他の目的とするところは、電子機器において高信頼性のデータ転送を可能とするスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を提供することにある。また、本発明の更に他の目的とするところは、フラクショナル−ＮＰＬＬ回路により構成された周波数シンセサイザから生成される出力信号の周波数の変位量を低減することにある。

本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。

すなわち、本発明のひとつの形態による半導体集積回路は、基準クロック信号（ＲＣＬＫ）が一方の入力端子に供給される位相周波数比較器（ＰＦＤ）と、前記位相周波数比較器（ＰＦＤ）の出力信号に応答するチャージポンプ回路（Ｃｈ＿Ｐｍｐ）と、前記チャージポンプ回路（Ｃｈ＿Ｐｍｐ）の出力信号に応答するループフィルタ（Ｌｐ＿Ｆｌｔ）と、前記ループフィルタ（Ｌｐ＿Ｆｌｔ）の出力電圧（ＶＣＮＴ）に応答する電圧制御発振器（ＶＣＯ）と、前記電圧制御発振器（ＶＣＯ）の出力信号に応答するフラクショナル分周器（ＤＩＶ）と、前記フラクショナル分周器（ＤＩＶ）の平均分周比が小数を含むように前記フラクショナル分周器（ＤＩＶ）の分周比を１つの整数（ｎ）から他の整数（ｎ＋１）に変更する制御ユニット（ΣΔＭｏｄ）とを含み、前記フラクショナル分周器（ＤＩＶ）の出力帰還信号（ＶＣＬＫ）に前記位相周波数比較器（ＰＦＤ）の他方の入力端子が応答するフラクショナル−ＮＰＬＬ回路を具備する（図１参照）。

本発明のひとつの形態による半導体集積回路は、特に、前記基準クロック信号（ＲＣＬＫ）の１つのパルスの位相と前記出力帰還信号（ＶＣＬＫ）の１つのパルスの位相との位相差検出動作に基づく前記ループフィルタ（Ｌｐ＿Ｆｌｔ）の前記出力電圧（ＶＣＮＴ）の電圧生成動作が時間差を有する複数の生成動作により実行されるように前記位相周波数比較器（ＰＦＤ）と前記チャージポンプ回路（Ｃｈ＿Ｐｍｐ）との少なくともいずれか一方が構成されている（図８、図１０、図１１、図１２、図１３、図１４参照）。尚、前記ループフィルタ（Ｌｐ＿Ｆｌｔ）の前記出力電圧（ＶＣＮＴ）の前記電圧生成動作を前記複数の生成動作に分割するに際して、前記複数の生成動作の各電圧生成動作での充電電流と放電電流との電流値は、電圧生成動作を分割する前の充電電流と放電電流の電流値を分割数で割り算した値に設定される。その結果、出力電圧（ＶＣＮＴ）の１回の電圧生成動作での充電と放電とのエネルギーは、分割する前の充電と放電とのエネルギー分割数で割り算した値に等しくなる。

本発明の前記ひとつの形態の手段によれば、位相差検出動作に基づくループフィルタ（Ｌｐ＿Ｆｌｔ）の出力電圧（ＶＣＮＴ）の電圧生成動作が時間差を有する複数の生成動作により分割されて実行される。また、この分割によって出力電圧（ＶＣＮＴ）の１回当りの電圧生成動作の充放電エネルギーは、分割する前の充放電エネルギーを分割数で割り算した値に低減される。その結果、前記ループフィルタ（Ｌｐ＿Ｆｌｔ）の前記出力電圧（ＶＣＮＴ）のオーバーシュート量は分割数で割り算した値に低減される。この出力電圧（ＶＣＮＴ）のオーバーシュート量の低減により、フラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減することが可能となる（図１１参照）。

本発明の具体的な形態による半導体集積回路では、前記位相周波数比較器（ＰＦＤ）は第１の位相周波数比較器（ＰＦＤ１）と第２の位相周波数比較器（ＰＦＤ２）とを含み、前記チャージポンプ回路（Ｃｈ＿Ｐｍｐ）は第１のチャージポンプ回路（Ｃｈ＿Ｐｍｐ１）と第２のチャージポンプ回路（Ｃｈ＿Ｐｍｐ２）とを含む。前記第１の位相周波数比較器（ＰＦＤ１）の出力信号（ＩＮＣ、ＤＥＣ）は前記第１のチャージポンプ回路（Ｃｈ＿Ｐｍｐ１）の入力に供給され、前記第２の位相周波数比較器（ＰＦＤ２）の出力信号（ＩＮＣ２、ＤＥＣ２）は前記第２のチャージポンプ回路（Ｃｈ＿Ｐｍｐ２）の入力に供給される。半導体集積回路は、更に、前記基準クロック信号（ＲＣＬＫ）と前記出力帰還信号（ＶＣＬＫ）とが供給されることにより遅延基準クロック信号（ＲＣＬＫ＿２）と遅延帰還信号（ＶＣＬＫ＿２）とを生成する遅延回路（Ｄｌｙ１）を含む。前記第１の位相周波数比較器（ＰＦＤ１）の一方の入力端子と他方との入力端子とには、前記基準クロック信号（ＲＣＬＫ）と前記出力帰還信号（ＶＣＬＫ）とがそれぞれ供給される。前記第２の位相周波数比較器（ＰＦＤ２）の一方の入力端子と他方との入力端子とには、前記遅延回路（Ｄｌｙ１）から前記遅延基準クロック信号（ＲＣＬＫ＿２）と前記遅延帰還信号（ＶＣＬＫ＿２）とがそれぞれ供給される。前記第１のチャージポンプ回路（Ｃｈ＿Ｐｍｐ１）の第１の出力信号と前記第２のチャージポンプ回路（Ｃｈ＿Ｐｍｐ２）の第２の出力信号とは、前記ループフィルタ（Ｌｐ＿Ｆｌｔ）に供給される（図８、図９、図１０、図１１参照）。

本発明の他の具体的な形態による半導体集積回路では、前記チャージポンプ回路（Ｃｈ＿Ｐｍｐ）は第１のチャージポンプ回路（Ｃｈ＿Ｐｍｐ１）と第２のチャージポンプ回路（Ｃｈ＿Ｐｍｐ２）とを含む。半導体集積回路は、更に、前記位相周波数比較器（ＰＦＤ）の位相比較出力信号（ＩＮＣ０、ＤＥＣＯ）が供給されることにより遅延位相比較出力信号（ＩＮＣ１、ＤＥＣ１）を生成する遅延回路（Ｄｅｌａｙ１）を含む。前記第１のチャージポンプ回路（Ｃｈ＿Ｐｍｐ１）の入力には前記位相周波数比較器（ＰＦＤ）の前記位相比較出力信号（ＩＮＣ０、ＤＥＣＯ）が供給され、前記第２のチャージポンプ回路（Ｃｈ＿Ｐｍｐ２）の入力には前記遅延回路（Ｄｌｙ１）から前記遅延位相比較出力信号（ＩＮＣ１、ＤＥＣ１）が供給される。前記第１のチャージポンプ回路（Ｃｈ＿Ｐｍｐ１）の第１の出力信号と前記第２のチャージポンプ回路（Ｃｈ＿Ｐｍｐ２）の第２の出力信号とは、前記ループフィルタ（Ｌｐ＿Ｆｌｔ）に供給される（図１２参照）。

本発明の他の具体的な形態による半導体集積回路では、前記位相周波数比較器（ＰＦＤ）は第１の位相周波数比較器（ＰＦＤ１）と第２の位相周波数比較器（ＰＦＤ２）とを含み、前記チャージポンプ回路（Ｃｈ＿Ｐｍｐ）は第１のチャージポンプ回路（Ｃｈ＿Ｐｍｐ１）と第２のチャージポンプ回路（Ｃｈ＿Ｐｍｐ２）とを含む。半導体集積回路は、更に前記基準クロック信号（ＲＣＬＫ）と前記出力帰還信号（ＶＣＬＫ）とが供給されることにより反転基準クロック信号（／ＲＣＬＫ）と反転負帰還信号（／ＶＣＬＫ）とを生成するインバータ（ＩＮＶ）を含む。前記第１の位相周波数比較器（ＰＦＤ１）の一方の入力端子と他方との入力端子とには、前記基準クロック信号（ＲＣＬＫ）と前記出力帰還信号（ＶＣＬＫ）とがそれぞれ供給される。前記第２の位相周波数比較器（ＰＦＤ２）の一方の入力端子と他方との入力端子とには、前記インバータ（ＩＮＶ）から前記反転基準クロック信号（／ＲＣＬＫ）と前記反転負帰還信号（／ＶＣＬＫ）とがそれぞれ供給される。前記第１のチャージポンプ回路（Ｃｈ＿Ｐｍｐ１）の第１の出力信号と前記第２のチャージポンプ回路（Ｃｈ＿Ｐｍｐ２）の第２の出力信号とは、前記ループフィルタ（Ｌｐ＿Ｆｌｔ）に供給される（図１３、図１４参照）。

本発明の具体的な形態による半導体集積回路では、前記制御ユニット（ΣΔＭｏｄ）はΣΔ変調器（ΣΔＭｏｄ）である（図４、５参照）。

本発明の具体的な形態による半導体集積回路は、前記ΣΔ変調器（ΣΔＭｏｄ）は１次ΣΔ変調器を複数多段としたＭＡＳＨ型である（図１４参照）。

本発明の具体的な形態による半導体集積回路は、前記ＭＡＳＨ型の前記ΣΔ変調器（ΣΔＭｏｄ）にはディジタル微分器（ｄｉｆｆ３１）を介してディザー回路（ｄｉｔｈｅｒ）からの擬似ランダム雑音が供給される（図１５参照）。

本発明の具体的な形態による半導体集積回路では、前記ループフィルタ（Ｌｐ＿Ｆｌｔ）は複数の抵抗（Ｒ１、Ｒ２）と複数の容量（Ｃ１、Ｃ２、Ｃ３）とを含む高次のループフィルタにより構成されている（図９参照）。

本発明の具体的な形態によれば、高次のループフィルタ（Ｌｐ＿Ｆｌｔ）はΣΔ変調器に起因するＲＦ帯域の不所望なＦＭ側帯波成分を抑圧することができる。

本発明の他の具体的な形態による半導体集積回路では、前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器（ＶＣＯ）の出力信号の周波数の高低に応じて前記遅延回路（Ｄｌｙ１）の遅延時間の小大が制御される（図１８参照）。

本発明の他の具体的な形態による半導体集積回路では、前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器（ＶＣＯ）の出力信号の周波数の高低に応じて前記遅延回路（Ｄｌｙ１）の動作電流の大小が制御されることにより、前記遅延回路（Ｄｌｙ１）の前記遅延時間の小大が制御されるものである（図１８参照）。

本発明の他の具体的な形態による半導体集積回路では、前記フラクショナル−ＮＰＬＬ回路はスプレッドスペクトラムクロック発生器（ＳＳＣＧ）を構成する（図１、図２、図３、図１７参照）。

本発明の具体的な形態によれば、スプレッドスペクトラムクロック発生器（ＳＳＣＧ）から生成され電子機器の複数のデバイス間データ転送に使用されるシステムクロック信号のサイクルトゥサイクルジッターを低減することができ、複数のデバイス間のデータ転送エラーレートを低減することができる。

本発明の他の具体的な形態による半導体集積回路は、複数の内部デバイス（ＣＰＵ、Ｉ／ＯＰｏｒｔ…）を含む内部コア（Ｉｎｔ＿Ｃｏｒｅ）を更に含み、前記内部コア（Ｉｎｔ＿Ｃｏｒｅ）の前記複数の内部デバイス（ＣＰＵ、Ｉ／ＯＰｏｒｔ…）に前記スプレッドスペクトラムクロック発生器（ＳＳＣＧ）を構成する前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器（ＶＣＯ）の前記出力信号に基づく動作クロック信号（ＣＬＫ＿Ｍａｉｎ）が供給される（図１７参照）。

本発明の具体的な形態によれば、前記内部コア（Ｉｎｔ＿Ｃｏｒｅ）の前記複数の内部デバイス（ＣＰＵ、Ｉ／ＯＰｏｒｔ…）の間の内部データ転送のエラーレートを低減することができる。

本発明の他の具体的な形態による半導体集積回路では、前記内部コア（Ｉｎｔ＿Ｃｏｒｅ）の前記複数の内部デバイス（ＣＰＵ、Ｉ／ＯＰｏｒｔ…）のひとつの内部デバイス（Ｉ／ＯＰｏｒｔ）は半導体集積回路外部の外部デバイスと接続可能に適合化され、前記ひとつの内部デバイス（Ｉ／ＯＰｏｒｔ）と前記外部デバイスとの間の外部データ転送が前記動作クロック信号（ＣＬＫ＿Ｍａｉｎ）により制御される（図１７参照）。

本発明の具体的な形態によれば、前記ひとつの内部デバイス（Ｉ／ＯＰｏｒｔ）と前記外部デバイスとの間の外部データ転送のエラーレートを低減することができる。

本発明の他の具体的な形態による半導体集積回路では、前記フラクショナル−ＮＰＬＬ回路は周波数シンセサイザを構成する。

本発明の具体的な形態によれば、基準クロックに基づき周波数シンセサイザにより合成されるＰＬＬ出力信号の不所望な周波数変位を低減することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。

すなわち、本発明によれば、フラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減することができる。

≪ＳＳＣＧを構成するフラクショナル−ＮＰＬＬ回路≫
図１は、本発明の１つの実施形態によるスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路を示す図である。

同図に示すように、スプレッドスペクトラムクロックジェネレータ（ＳＳＣＧ）はＰＬＬとモジュレータから構成される。ＰＬＬは、入力カウンタＩｎ＿ＣＯＵＮＴ、位相周波数比較器ＰＦＤ、チャージポンプ回路Ｃｈ＿Ｐｍｐ、ループフィルタＬｐ＿Ｆｌｔ、電圧制御発振器ＶＣＯ、ポストカウンタＰｓｔ＿ＣＯＵＮＴ、フラクショナル分周器ＤＩＶから構成されている。フラクショナル分周器ＤＩＶの平均分周比Ｎは、ΣΔ変調器ΣΔＭｏｄのオーバーフロー出力信号により整数部Ｉと小数部分数値情報Ｆ／Ｇとの和の値に設定される。図示しない水晶発振器からの安定な周波数の基準クロックＲｅｆ＿ＣＬＫが入力カウンタＩｎ＿ＣＯＵＮＴの入力に供給されることにより、入力カウンタＩｎ＿ＣＯＵＮＴの出力より分周された基準クロック信号ＲＣＬＫが位相周波数比較器ＰＦＤの一方の入力端子に供給される。位相周波数比較器ＰＦＤの他方の入力端子にはフラクショナル分周器ＤＩＶの出力信号ＶＣＬＫが供給される。位相周波数比較器ＰＦＤからの出力信号であるチャージポンプ電圧のインクリメント信号ＩＮＣとディクリメント信号ＤＥＣとが、チャージポンプ回路Ｃｈ＿Ｐｍｐに供給される。チャージポンプ回路Ｃｈ＿Ｐｍｐの出力端子のチャージポンプ電圧が、ループフィルタＬｐ＿Ｆｌｔに供給される。ループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴにより、電圧制御発振器ＶＣＯの発振出力信号の周波数・位相が制御される。電圧制御発振器ＶＣＯの発振出力信号はポストカウンタＰｓｔ＿ＣＯＵＮＴの入力端子に供給されることにより、ポストカウンタＰｓｔ＿ＣＯＵＮＴの出力端子よりＰＬＬ出力信号ＰＬＬＯＵＴが得られるとともにフラクショナル分周器ＤＩＶの入力端子に供給される。フラクショナル分周器ＤＩＶの出力信号ＶＣＬＫの周波数・位相が入力カウンタＩｎ＿ＣＯＵＮＴの出力からの基準クロック信号ＲＣＬＫの周波数・位相と一致するようにＰＬＬ回路による負帰還制御が行われる。小数であるフラクショナル分周器ＤＩＶの瞬時の分周比は、ΣΔ変調器ΣΔＭｏｄのオーバーフロー出力信号により周期的に整数ｎから整数ｎ＋１に変更され、結果的に平均分周比Ｎ＝Ｉ＋Ｆ／Ｇ＝整数部＋小数部となる。

図２は、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路から生成されるＰＬＬ出力信号ＰＬＬＯＵＴの周波数ｆ_{ＰＬＬＯＵＴ}が時間とともにどのように変化するかを示す図である。

同図に示すように、ΣΔ変調器ΣΔＭｏｄにより周波数変調されたＰＬＬ出力信号ＰＬＬＯＵＴの周波数ｆ_{ＰＬＬＯＵＴ}は、最大値ｆ_{ＰＬＬＯＵＴ}（ｍａｘ）と最小値ｆ_{ＰＬＬＯＵＴ}（ｍｉｎｉ）との間で直線的に変化する。最大値ｆ_{ＰＬＬＯＵＴ}（ｍａｘ）と最小値ｆ_{ＰＬＬＯＵＴ}（ｍｉｎｉ）との間の変化量は、例えば最大値ｆ_{ＰＬＬＯＵＴ}（ｍａｘ）の略０．５％〜５％となっている。

図３は、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路から生成されるＰＬＬ出力信号ＰＬＬＯＵＴの周波数スペクトラムを示す図である。

図３の特性ＳＳＣＧは、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路からシステムクロック信号として生成されるＰＬＬ出力信号ＰＬＬＯＵＴ広い周波数帯域にわたり拡散され（spread）、ピークエネルギーを低減することができることを示している。尚、図３の特性Ｎｏｎ−ＳＳＣＧは、極めて高いピークエネルギーを持つ一般的なクロック発生器の周波数特性を示している。

図４は、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路のフラクショナル分周器ＤＩＶとΣΔ変調器ΣΔＭｏｄとの動作をより詳細に説明する図である。

同図に示すように、分周器ＤＩＶの分周比を制御する制御入力端子には加算器ＡＤＤが接続されている。加算器ＡＤＤには、分周比演算器ＤＲ＿ＡＬＵの整数ユニットＩｎｔからの整数値情報ＩとΣΔ変調器ΣΔＭｏｄからの分子情報Ｆ÷分母情報Ｇ＝分数値情報Ｆ／Ｇとが供給されている。まず、分周比演算器ＤＲ＿ＡＬＵの整数ユニットＩｎｔと分数ユニットＦｒａとは、入力されたスプレッドスペトクラムクロック発生器（ＳＳＣＧ）のシステムクロック信号の周波数変調情報に基づいて、整数値情報Ｉと分子情報Ｆと分母情報Ｇとを計算する。分周比演算器ＤＲ＿ＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉは加算器ＡＤＤの一方の入力端子に供給され、分周比演算器ＤＲ＿ＡＬＵの分数ユニットＦｒａからの分子情報Ｆと分母情報ＧとはΣΔ変調器ΣΔＭｏｄに供給され、ΣΔ変調器ΣΔＭｏｄには動作クロック信号ｆ_ＲＥＦが供給される。この動作クロック信号ｆ_ＲＥＦとしては、図１の入力カウンタＩｎ＿ＣＯＵＮＴの入力に供給される基準クロックＲｅｆ＿ＣＬＫを利用することができる。ΣΔ変調器ΣΔＭｏｄは、分子情報Ｆと分母情報Ｇとから、分子情報Ｆ÷分母情報Ｇ、一例として４０３／１６２５の分数（フラクション）の情報を持つ分数値情報Ｆ／Ｇを生成して、加算器ＡＤＤの他方の入力端子に供給する。加算器ＡＤＤは整数値情報Ｉ（一例として、Ｉ＝１３７）と分数値情報Ｆ／ＧとからＩ＋Ｆ／Ｇ、一例として１３７＋（４０３／１６２５）＝１３７．２４８の出力情報を平均分周比Ｎとして分周器ＤＩＶに供給する。その結果、分周器ＤＩＶの平均分周比Ｎが１３７．２４８と整数と分数（小数）とを含む値に設定される。従って、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路では、入力カウンタＩｎ＿ＣＯＵＮＴの出力より分周された基準クロック信号ＲＣＬＫの周波数ｆ_ＲＣＬＫとＰＬＬ出力信号ＰＬＬＯＵＴの周波数ｆ_{ＰＬＬＯＵＴ}との間でｆ_ＲＣＬＫ＝ｆ_{ＰＬＬＯＵＴ}／Ｎ（ｆ_{ＰＬＬＯＵＴ}＝Ｎ×ｆ_ＲＣＬＫ）の関係が維持される。

従って、図２に示すように、ＰＬＬ出力信号ＰＬＬＯＵＴの周波数ｆ_{ＰＬＬＯＵＴ}を最大値ｆ_{ＰＬＬＯＵＴ}（ｍａｘ）から最小値ｆ_{ＰＬＬＯＵＴ}（ｍｉｎｉ）に向かい減少させるためには、分数値情報Ｆ／Ｇを減少させて平均分周比Ｎを減少させることになる。また、ＰＬＬ出力信号ＰＬＬＯＵＴの周波数ｆ_{ＰＬＬＯＵＴ}を最小値ｆ_{ＰＬＬＯＵＴ}（ｍｉｎｉ）から最大値ｆ_{ＰＬＬＯＵＴ}（ｍａｘ）に向かい増加させるためには、分数値情報Ｆ／Ｇを増加させて平均分周比Ｎを増加させることになる。

また、平均分周比Ｎについて詳しく述べると、分周比演算器ＤＲ＿ＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉ（Ｉ＝１３７）と、ΣΔ変調器ΣΔＭｏｄからの分数値情報Ｆ／Ｇに応じた頻度（４０３／１６２５）で発生するオーバーフロー・１ビット出力とに応答して分周器ＤＩＶの分周比ｎは、ｎ（＝Ｉ＝１３７）からｎ＋１（=Ｉ＋１＝１３８）に変更される。従って、分周器ＤＩＶの分周比がｎ（＝Ｉ＝１３７）となる頻度は１２２２／１６２５＝７５．２％で、分周器ＤＩＶの分周比がｎ＋１（=Ｉ＋１＝１３８）となる頻度は４０３／１６２５＝２４．８％である。従って、平均分周比Ｎは、１３７×０．７５２＋１３８×０．２４８＝１３７．２４８となる。

図５は、図４に示したΣΔ変調器ΣΔＭｏｄの内部構成を示す図である。

同図に示すように、分周比演算器ＤＲ＿ＡＬＵの分数ユニットＦｒａからの分子情報Ｆは第１加算器Ｓｕｍ１の一方の入力端子（Ａ）に供給される一方、第１加算器Ｓｕｍ１の他方の入力端子には後に説明する第２加算器Ｓｕｍ２の出力信号（Ｃ）が供給される。第１加算器Ｓｕｍ１の出力信号は積分器Ｉｎｔｇｒｔｒとしての遅延回路に供給され、積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）は１ビット出力の量子化器ｑｎｔｚｒの入力に供給される。積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）は、所定のゲイン１／Ｇを持つ帰還回路ｆｂｃの入力に供給される。このゲイン１／Ｇの逆数Ｇは、ΣΔ変調器ΣΔＭｏｄは分周比を設定する分母情報Ｇ（一例として、Ｇ＝１／１６２５）に対応する。従って、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“０”の非オーバーフロー状態では帰還回路ｆｂｃの出力はゼロとなり、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“１”のオーバーフロー状態では帰還回路ｆｂｃの出力は１６２５となる。従って、帰還回路ｆｂｃは、１ビットのＤ／Ａ変換器として動作する。従って、量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）が“１”のオーバーフロー状態が生じると、第２加算器Ｓｕｍ２では積分器Ｉｎｔｇｒｔｒの出力信号（Ｂ）の累積加算から帰還回路ｆｂｃの出力１６２５の減算が実行される。さらに、第２加算器Ｓｕｍ２の出力信号（Ｃ）は、第１加算器Ｓｕｍ１の他方の入力端子に供給される。また、非オーバーフロー状態・オーバーフロー状態を示す量子化器ｑｎｔｚｒの１ビット出力信号（Ｄ）は、ΣΔ変調器ΣΔＭｏｄの分数値情報Ｆ／Ｇとして図４の加算器ＡＤＤに供給される。

図６は、図５に示したΣΔ変調器ΣΔＭｏｄの動作を示す図である。

同図に示すようにΣΔ変調器ΣΔＭｏｄには、動作クロック信号ｆ_ＲＥＦが供給される。また、図６の（Ａ）に示すように、ΣΔ変調器ΣΔＭｏｄの第１加算器Ｓｕｍ１の一方の入力端子に、分子情報Ｆが供給される。従って、動作クロック信号の１サイクルで、積分器Ｉｎｔｇｒｔｒの出力から１回の累積加算結果が得られる。図６の（Ｂ）に示すように、動作クロック信号の４サイクル目で、積分器Ｉｎｔｇｒｔｒの出力から４回目の累積加算結果が得られる。また、図６の（Ｄ）に示すように、動作クロック信号の４サイクル目では、量子化器ｑｎｔｚｒの１ビット出力信号に“１”のオーバーフロー状態が現れる。すると、図６の（Ｃ）に示すように、第２加算器Ｓｕｍ２では積分器Ｉｎｔｇｒｔｒの出力の累積加算から帰還回路ｆｂｃの出力１６２５の減算が実行される。尚、量子化器ｑｎｔｚｒは、入力信号が０〜１６２４の場合には”０”の非オーバーフロー状態の１ビット出力信号を出力する一方、入力信号が１６２５もしくはそれよりも大きな値の場合には“１”のオーバーフロー状態の１ビット出力信号を出力する。以上のような動作が動作クロック信号ｆ_ＲＥＦに応答して繰り返され、ΣΔ変調器ΣΔＭｏｄからの分数情報分数値情報Ｆ／Ｇ（４０３／１６２５）の頻度で“１”のオーバーフロー状態の１ビット出力信号が量子化器ｑｎｔｚｒから生成される。

図５に示した量子化器ｑｎｔｚｒの出力信号（Ｄ）、すなわちΣΔ変調器ΣΔＭｏｄの１ビット分数値情報Ｆ／Ｇは、図４の加算器ＡＤＤに供給され、この加算器ＡＤＤで分周比演算器ＤＲ＿ＡＬＵの整数ユニットＩｎｔより供給される整数値情報Ｉと加算される。ΣΔ変調器ΣΔＭｏｄの１ビット出力信号が“０”の非オーバーフロー状態ではフラクショナル−ＮＰＬＬ回路の分周器ＤＩＶの分周比ｎは整数値情報Ｉ（Ｉ＝１３７）に設定され、ΣΔ変調器ΣΔＭｏｄの１ビット出力信号が“１”のオーバーフロー状態ではフラクショナルシンサＰＬＬ回路の分周器ＤＩＶの分周比は（ｎ＋１）（＝（Ｉ＋１）＝１３８）に設定されて、その結果、平均分周比Ｎは１３７．２４８となる。

≪サイクルトゥサイクルジッターを低減するための位相比較器とチャージポンプ回路≫
図８は、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減するための位相比較器とチャージポンプ回路の１つの実施形態の構成を示す図である。

同図に示すように、特に、基準クロック信号ＲＣＬＫの１つのパルスの位相と出力帰還信号ＶＣＬＫの１つのパルスの位相との位相差検出動作に基づくループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの電圧生成動作が時間差を有する複数の生成動作により実行されるように位相周波数比較器ＰＦＤとチャージポンプ回路Ｃｈ＿Ｐｍｐとの少なくともいずれか一方が構成されている。より具体的に説明すると、位相周波数比較器ＰＦＤは第１の位相周波数比較器ＰＦＤ１と第２の位相周波数比較器ＰＦＤ２と以下同様に第ｎの位相比較器ＰＦＤｎとを含み、チャージポンプ回路Ｃｈ＿Ｐｍｐは第１のチャージポンプ回路Ｃｈ＿Ｐｍｐ１と第２のチャージポンプ回路Ｃｈ＿Ｐｍｐ２と以下同様に第ｎのチャージポンプ回路Ｃｈ＿Ｐｍｐｎを含む。第１の位相周波数比較器ＰＦＤ１の出力信号ＩＮＣ、ＤＥＣは第１のチャージポンプ回路Ｃｈ＿Ｐｍｐ１の入力に供給され、第２の位相周波数比較器ＰＦＤ２の出力信号ＩＮＣ＿２、ＤＥＣ＿２は第２のチャージポンプ回路Ｃｈ＿Ｐｍｐ２の入力に供給され、以下同様に第ｎの位相周波数比較器ＰＦＤｎの出力信号ＩＮＣ＿ｎ、ＤＥＣ＿ｎは第ｎのチャージポンプ回路Ｃｈ＿Ｐｍｐｎの入力に供給される。半導体集積回路は、更に、基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとが供給されることにより遅延基準クロック信号ＲＣＬＫ＿２と遅延帰還信号ＶＣＬＫ＿２とを生成する遅延回路Ｄｌｙ１を含む。半導体集積回路は、以下同様に、基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとが供給されることにより第ｎ遅延基準クロック信号ＲＣＬＫ＿ｎと第ｎ遅延帰還信号ＶＣＬＫ＿ｎとを生成する遅延回路Ｄｌｙｎを含む。第１の位相周波数比較器ＰＦＤ１の一方の入力端子と他方との入力端子とには、基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとがそれぞれ供給される。第２の位相周波数比較器ＰＦＤ２の一方の入力端子と他方との入力端子とには、遅延回路Ｄｌｙ１から遅延基準クロック信号ＲＣＬＫ＿２と遅延帰還信号ＶＣＬＫ＿２とがそれぞれ供給される。以下同様に、第ｎの位相周波数比較器ＰＦＤｎの一方の入力端子と他方との入力端子とには、遅延回路Ｄｌｙｎから他の遅延基準クロック信号ＲＣＬＫ＿ｎと他の遅延帰還信号ＶＣＬＫ＿ｎとがそれぞれ供給される。第１のチャージポンプ回路Ｃｈ＿Ｐｍｐ１の第１の出力信号と第２のチャージポンプ回路Ｃｈ＿Ｐｍｐ２の第２の出力信号と第ｎのチャージポンプ回路Ｃｈ＿Ｐｍｐｎの第ｎの出力信号とは、ループフィルタＬｐ＿Ｆｌｔに供給される。このように、位相周波数比較器はｎ個に分割され、チャージポンプ回路もｎ個に分割されているが、ｎ個のチャージポンプ回路Ｃｈ＿Ｐｍｐ１、Ｃｈ＿Ｐｍｐ２…Ｃｈ＿ＰｍｐｎのそれぞれのループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴを増加させるための充電電流Ｉｃｐ／ｎと出力電圧ＶＣＮＴを減少させるための放電電流Ｉｃｐ／ｎとは、ｎ個に分割する以前の場合の充電電流Ｉｃｐと放電電流Ｉｃｐのそれぞれの１／ｎの電流値に設定されている。

図９は、図８のｎ個のチャージポンプ回路Ｃｈ＿Ｐｍｐ１、Ｃｈ＿Ｐｍｐ２…Ｃｈ＿Ｐｍｐｎのそれぞれの充電電流Ｉｃｐ／ｎと放電電流Ｉｃｐ／ｎとにより駆動されることにより、出力電圧ＶＣＮＴを生成するループフィルタＬｐ＿Ｆｌｔを示す図である。

同図に示すように、ループフィルタＬｐ＿Ｆｌｔは複数の抵抗Ｒ１、Ｒ２と複数の容量Ｃ１、Ｃ２、Ｃ３と含む高次のループフィルタにより構成されている。チャージポンプ回路Ｃｈ＿Ｐｍｐの充電電流と放電電流とは、容量Ｃ１の一端、抵抗Ｒ１の一端、抵抗Ｒ２の一端を駆動する。抵抗Ｒ２の他端と容量Ｃ３の一端の接続ノードから、電圧制御発振器ＶＣＯの発振周波数を制御するための出力電圧ＶＣＮＴが生成される。

図１のΣΔ変調器ΣΔＭｏｄは、分周器ＤＩＶとチャージポンプ回路Ｃｈ＿Ｐｍｐとに電流スイッチングノイズを与える可能性があり、ＲＦ帯域の不所望なＦＭ側帯波成分の発生させることがある。図９に示した３次のループフィルタＬｐ＿Ｆｌｔは、図１のΣΔ変調器ΣΔＭｏｄに起因するＲＦ帯域の不所望なＦＭ側帯波成分を抑圧することができる。

図１０は、図８に示したｎ−１分割された遅延回路Ｄｌｙ１…Ｄｌｙｎとｎ分割された位相比較器ＰＦＤ１、ＰＦＤ２…ＰＦＤｎとｎ分割されたチャージポンプ回路Ｃｈ＿Ｐｍｐ１、Ｃｈ＿Ｐｍｐ２…Ｃｈ＿Ｐｍｐｎとからなる位相比較器とチャージポンプ回路の各部の波形を示す図である。同図から、基準クロック信号ＲＣＬＫの１つのパルスと出力帰還信号ＶＣＬＫの１つのパルスとの位相差の１つの検出動作が時間軸でｎ回の位相検出動作に分割されていることが理解される。

図１１は、位相比較器とチャージポンプ回路のそれぞれの分割数ｎ＝２（２分割）の場合のループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの波形を示す図である。同図から、基準クロック信号ＲＣＬＫの１つのパルスの位相と出力帰還信号ＶＣＬＫの１つのパルスの位相との位相差検出動作に基づくループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの電圧生成動作が、時間差Ｄｌｙ＿ｎを有する複数の生成動作に分割されて実行されることが理解される。また、分割後の出力電圧ＶＣＮＴの１回の電圧生成動作の充放電エネルギーが分割前の電圧生成動作の充放電エネルギーよりも低減されているので、図７に示した非分割の場合と比較してループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴのオーバーシュート量とＰＬＬ出力信号ＰＬＬＯＵＴのパルス幅変化（サイクルトゥサイクルジッター）とが略半分に低減されていることが理解される。

≪その他の実施形態≫
図１２は、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減するための位相比較器とチャージポンプ回路のその他の実施形態の構成を示す図である。

同図に示すように、チャージポンプ回路Ｃｈ＿Ｐｍｐは第１のチャージポンプ回路Ｃｈ＿Ｐｍｐ１と第２のチャージポンプ回路Ｃｈ＿Ｐｍｐ２と、…第ｎのチャージポンプ回路Ｃｈ＿Ｐｍｐｎを含む。半導体集積回路は、更に、位相周波数比較器ＰＦＤの位相比較出力信号ＩＮＣ０、ＤＥＣＯが供給されることにより遅延位相比較出力信号ＩＮＣ１、ＤＥＣ１を生成する遅延回路Ｄｌｙ１を含む。以下同様に、半導体集積回路は、更に遅延回路Ｄｌｙ１の遅延位相比較出力信号ＩＮＣ１、ＤＥＣ１が供給されることにより第ｎ遅延位相比較出力信号ＩＮＣｎ、ＤＥＣｎを生成する第ｎ遅延回路Ｄｌｙｎを含む。第１のチャージポンプ回路Ｃｈ＿Ｐｍｐ１の入力には位相周波数比較器ＰＦＤの位相比較出力信号ＩＮＣ０、ＤＥＣＯが供給され、第２のチャージポンプ回路Ｃｈ＿Ｐｍｐ２の入力には遅延回路Ｄｅｌａｙ１から遅延位相比較出力信号ＩＮＣ１、ＤＥＣ１が供給される。以下同様に、第ｎのチャージポンプ回路Ｃｈ＿Ｐｍｐｎの入力には、第ｎ遅延回路Ｄｌｙｎから第ｎ遅延位相比較出力信号ＩＮＣｎ、ＤＥＣｎが供給される。第１のチャージポンプ回路Ｃｈ＿Ｐｍｐ１の第１の出力信号と第２のチャージポンプ回路Ｃｈ＿Ｐｍｐ２の第２の出力信号、…第ｎのチャージポンプ回路Ｃｈ＿Ｐｍｐｎの第ｎの出力信号とは、図９に示した３次のループフィルタＬｐ＿Ｆｌｔに供給される。図１２の実施形態でも、ループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴを増加させるための充電電流Ｉｃｐ／ｎと出力電圧ＶＣＮＴを減少させるための放電電流Ｉｃｐ／ｎは、分割前の充電電流Ｉｃｐと放電電流Ｉｃｐの１／ｎの電流値に設定されている。従って、分割後の出力電圧ＶＣＮＴの１回の電圧生成動作の充放電エネルギーが分割前の電圧生成動作の充放電エネルギーよりも低減されているので、図８の実施形態と同様にループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴのオーバーシュート量とＰＬＬ出力信号ＰＬＬＯＵＴのパルス幅変化（サイクルトゥサイクルジッター）とを低減することができる。

図１３は、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減するための位相比較器とチャージポンプ回路のその他の実施形態の構成を示す図である。

同図に示すように、位相周波数比較器ＰＦＤは第１の位相周波数比較器ＰＦＤ１と第２の位相周波数比較器ＰＦＤ２とを含み、チャージポンプ回路Ｃｈ＿Ｐｍｐは第１のチャージポンプ回路Ｃｈ＿Ｐｍｐ１と第２のチャージポンプ回路Ｃｈ＿Ｐｍｐ２とを含む。半導体集積回路は、更に基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとが供給されることにより反転基準クロック信号／ＲＣＬＫと反転負帰還信号／ＶＣＬＫとを生成するインバータＩＮＶを含む。第１の位相周波数比較器ＰＦＤ１の一方の入力端子と他方との入力端子とには、基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫとがそれぞれ供給される。第２の位相周波数比較器ＰＦＤ２の一方の入力端子と他方との入力端子とには、インバータＩＮＶから反転基準クロック信号／ＲＣＬＫと反転負帰還信号／ＶＣＬＫとがそれぞれ供給される。第１のチャージポンプ回路Ｃｈ＿Ｐｍｐ１の第１の出力信号と第２のチャージポンプ回路Ｃｈ＿Ｐｍｐ２の第２の出力信号とは、図９に示した３次のループフィルタＬｐ＿Ｆｌｔに供給される。

図１４は、図１３に示したインバータＩＮＶと２分割された位相比較器ＰＦＤ１、ＰＦＤ２と２分割されたチャージポンプ回路Ｃｈ＿Ｐｍｐ１、Ｃｈ＿Ｐｍｐ２とからなる位相比較器とチャージポンプ回路の各部の波形を示す図である。同図から、基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫのローレベルからハイレベルへの立ち上がりの第１タイミングで位相比較器ＰＦＤ１とチャージポンプ回路Ｃｈ＿Ｐｍｐ１とによりループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの１回目の電圧生成が行われ、基準クロック信号ＲＣＬＫと出力帰還信号ＶＣＬＫのハイレベルからローレベルへの立ち下がりの第２タイミングで位相比較器ＰＦＤ２とチャージポンプ回路Ｃｈ＿Ｐｍｐ２とによりループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴの２回目の電圧生成が行われることが理解できる。この図１３の実施形態でも、ループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴを増加させるための充電電流Ｉｃｐ／２と出力電圧ＶＣＮＴを減少させるための放電電流Ｉｃｐ／２は、分割前の充電電流Ｉｃｐと放電電流Ｉｃｐの１／２の電流値に設定されている。従って、分割後の出力電圧ＶＣＮＴの１回の電圧生成動作の充放電エネルギーが分割前の電圧生成動作の充放電エネルギーの半分に低減されているので、図８と図１２の実施形態と同様にループフィルタＬｐ＿Ｆｌｔの出力電圧ＶＣＮＴのオーバーシュート量とＰＬＬ出力信号ＰＬＬＯＵＴのパルス幅変化（サイクルトゥサイクルジッター）とを低減することができる。

≪ＭＡＳＨ方式のΣΔ変調器とディザー≫
図１５は、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路で使用されるＭＡＳＨ（Multistage noise Shaping Technique）により構成されたＭＡＳＨ方式のΣΔ変調器ΣΔＭｏｄを示す図である。ＭＡＳＨ方式のΣΔ変調器は、１次ΣΔ変調器を多段接続したもので、ｎ次ΣΔ変調ノイズ・シェービング特性が得られるものである。

同図に示すように、１段目のΣΔ変調器は、図２に示したΣΔ変調器ΣΔＭｏｄと同様に加算器Ｓｕｍ１１、積分器Ｉｎｔｇｒｔｒ１１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ１、ゲイン１／Ｇを持つ帰還回路ｆｂｃ１、加算器Ｓｕｍ１２を含むとともに、量子化器ｑｎｔｚｒ１の出力は積分器Ｉｎｔｇｒｔｒ１２を介して出力分数値情報Ｆ／Ｇの加算器Ｓｕｍ１３に伝達される。１段目のΣΔ変調器の加算器Ｓｕｍ１２の出力は、２段目のΣΔ変調器へ伝達される。１段目のΣΔ変調器と同様に、２段目のΣΔ変調器は、加算器Ｓｕｍ２１、積分器Ｉｎｔｇｒｔｒ２１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ２、ゲイン１／Ｇを持つ帰還回路ｆｂｃ２、加算器Ｓｕｍ２２、積分器Ｉｎｔｇｒｔｒ２２、加算器Ｓｕｍ２３を含むとともに、加算器Ｓｕｍ２３の出力と加算器Ｓｕｍ１３の入力との間に接続されたディジタル微分器ｄｉｆ１１を含む。２段目のΣΔ変調器の加算器Ｓｕｍ２２の出力は、３段目のΣΔ変調器へ伝達される。３段目のΣΔ変調器は、加算器Ｓｕｍ３１、積分器Ｉｎｔｇｒｔｒ３１としての遅延回路、１ビット出力の量子化器ｑｎｔｚｒ３、ゲイン１／Ｇを持つ帰還回路ｆｂｃ３、加算器Ｓｕｍ３２を含み、量子化器ｑｎｔｚｒ３の出力はディジタル微分器ｄｉｆ２１を介して加算器Ｓｕｍ２３に伝達される。

この図１５に示したΣΔ変調器ΣΔＭｏｄは、３次のΣΔ変調器であり、上記の非特許文献３で報告された高次のΣΔ変調器ΣΔＭｏｄと原理的に同一のものであり、ノイズ・シェービング特性を改善することができる。この高次のΣΔ変調器ΣΔＭｏｄは３次のΣΔ変調器に限定されるものではなく、３次から５次のΣΔ変調器を使用することができる。

尚、図１５に示すように、分子情報Ｆが供給される入力端子と１段目のΣΔ変調器の加算器Ｓｕｍ１１の入力との間には、別の加算部Ｓｕｍ０が接続されている。加算部Ｓｕｍ０の一方の入力端子には分子情報Ｆが供給され、加算部Ｓｕｍ０の他方の入力端子にディザーｄｉｔｈｅｒの出力からの擬似ランダム雑音がディジタル微分器ｄｉｆｆ３１とゲイン１に設定されたアンプ（１）を介して伝達される。

図１６は、図１５のディザーｄｉｔｈｅｒの回路構成を示す図である。同図に示すように、ディザーｄｉｔｈｅｒは、５段の遅延回路Ｄ１〜Ｄ５と排他的ＯＲ回路ＥＸＯＲ１、３段の遅延回路Ｄ６〜Ｄ８と排他的ＯＲ回路ＥＸＯＲ２、４段の遅延回路Ｄ９〜Ｄ１２と排他的ＯＲ回路ＥＸＯＲ３、２段の遅延回路Ｄ１３、Ｄ１４で構成されている。初段の遅延回路Ｄ１に初期値が入力されることにより、最終段の遅延回路Ｄ１４の出力が初段の遅延回路Ｄ１の入力に帰還される。このディザーｄｉｔｈｅｒの出力は２^１５−１通りの組み合わせを持つ”０”と”１”の１ビットのストリームの擬似ランダム雑音である。その結果、ディザーｄｉｔｈｅｒの出力に接続されたディジタル微分器ｄｉｆｆ３１の出力は＋１、０、−１のいずれかとなるが、＋１は連続して出力されず、−１も連続して出力されない。図１６に示した高次のΣΔ変調器ΣΔＭｏｄ（例えば、３次のΣΔ変調器）では、ディザーｄｉｔｈｅｒとディジタル微分器ｄｉｆｆ３１とが省略されると、分子情報Ｆに依存した高次のΣΔ変調器ΣΔＭｏｄの回路の周期的な分周比変化によるスプリアス信号が発生する。このスプリアス信号を低減するため、図１５の加算部Ｓｕｍ０の他方の入力端子に接続されたディザーｄｉｔｈｅｒからのディザー振幅を適切な値に設定する。その結果、擬似ランダム雑音によって高次のΣΔ変調器ΣΔＭｏｄの回路の周期的な分周比変化によるノイズ（フラクショナルノイズ）を乱し、ディザーに際して周波数変換されるスプリアス信号を更に高域に周波数変換する。その結果、スプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路から生成されるシステムクロック信号の高域スプリアス信号成分のレベルを低減することができる。

≪スプレッドスペトクラムクロック発生器を内蔵した半導体集積回路≫
図１７は、図１に示した本発明の１つの実施形態によるスプレッドスペトクラムクロック発生器を内蔵した半導体集積回路を示す図である。

同図において、メイン発振器Ｍａｉｎ＿ＯＳＣが、図１に示した本発明の１つの実施形態によるスプレッドスペトクラムクロック発生器である。半導体集積回路の内部コアＩｎｔ＿Ｃｏｒｅは、メイン発振器Ｍａｉｎ＿ＯＳＣからの随時動作クロック信号ＣＬＫ＿Ｍａｉｎとサブクロック発振回路Ｓｕｂ＿ＯＳＣからの低速随時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ｓｌｃｔとが供給される第１内部コアとしての中央処理ユニットＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリとしてのリードオンリーメモリ・フラッシュメモリＲＯＭ／Ｆｌａｓｈ、周辺モジュールＰｅｒ＿Ｍｏｄ、入出力ポートＩ／ＯＰｏｒｔと、サブクロック発振回路Ｓｕｂ＿ＯＳＣからの常時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ａｌｗｓが供給される第２内部コアとしてのタイマーＴｉｍｅｒ、スタンバイ制御回路Ｓｔｂｙ＿Ｃｎｔとから構成されている。また、内部コアＩｎｔ＿Ｃｏｒｅの第１内部コアとしての中央処理ユニットＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリとしてのリードオンリーメモリ・フラッシュメモリＲＯＭ／Ｆｌａｓｈ、周辺モジュールＰｅｒ＿Ｍｏｄ、入出力ポートＩ／ＯＰｏｒｔと第２内部コアとしてのタイマーＴｉｍｅｒ、スタンバイ制御回路Ｓｔｂｙ＿Ｃｎｔとは外部リセット信号Ｅｘｔ＿Ｒｅｓｅｔによりリセットされることができる。尚、サブクロック発振回路Ｓｕｂ＿ＯＳＣの消費電力は、メイン発振器Ｍａｉｎ＿ＯＳＣの消費電力よりも小さく設定されている。

このようにメイン発振器Ｍａｉｎ＿ＯＳＣが図１に示したスプレッドスペトクラムクロック発生器で構成されることにより、例えば中央処理ユニットＣＰＵとランダムアクセスメモリＲＡＭとの間のチップ内部のデータ転送エラーレートが低減され、入出力ポートＩ／ＯＰｏｒｔを介しての中央処理ユニットＣＰＵとＨＤＤ（ハードディスク装置）等の外部デバイスとの間のチップ外部のデータ転送エラーレートも低減されることができる。また、スプレッドスペトクラムクロック発生器の採用により、ＥＭＩのような不要輻射が軽減されて、内部コアＩｎｔ＿Ｃｏｒｅの各種回路の雑音による誤動作も軽減され、半導体集積回路のチップ外部の他の電子機器への干渉も軽減されることができる。

尚、図１７に示したメイン発振器Ｍａｉｎ＿ＯＳＣからの随時動作クロック信号ＣＬＫ＿Ｍａｉｎの周波数は制御信号Ｌｏｗ＿ｆ、Ｈｉｇｈ＿ｆにより変更されることができる。制御信号Ｌｏｗ＿ｆ、Ｈｉｇｈ＿ｆがローレベルの時には、低速（例えば、２０ＭＨｚ）の随時動作クロック信号ＣＬＫ＿Ｍａｉｎがメイン発振器Ｍａｉｎ＿ＯＳＣから出力される。制御信号Ｌｏｗ＿ｆ、Ｈｉｇｈ＿ｆがハイレベルの時には、高速（例えば、２００ＭＨｚ）の随時動作クロック信号ＣＬＫ＿Ｍａｉｎがメイン発振器Ｍａｉｎ＿ＯＳＣから出力される。低速クロックは半導体集積回路がバッテリー動作中で低消費電力が必要な際に使用され、高速クロックは半導体集積回路が商用電源で動作して高速データ処理能力が必要な際に使用されることができる。

しかし、このようにメイン発振器Ｍａｉｎ＿ＯＳＣの随時動作クロック信号ＣＬＫ＿Ｍａｉｎの周波数が１０倍変化するにともなって、例えば図８の遅延回路Ｄｌｙ１、ＤＬｙｎのそれぞれの遅延時間を１０倍変化する必要がある。

図１８は図８と図１２の遅延回路Ｄｌｙ１、ＤＬｙｎに使用するための可変遅延回路を示す図である。

同図に示すように、低速クロックとするためにメイン発振器Ｍａｉｎ＿ＯＳＣの制御信号Ｌｏｗ＿ｆ、Ｈｉｇｈ＿ｆがローレベルとなると図１８のスイッチＳＷがオフ状態となる。抵抗Ｒに流れる電流はカレントミラーの入力トランジスタＰＭＯＳＱｐ０と出力トランジスタＰＭＯＳＱｐ１でミラーされる。このミラーされた電流は、他のカレントミラーＮＭＯＳＱｎ１、Ｑｎ２とＱｎ３、Ｑｎ４とを介して遅延回路Ｄｌｙ１、ＤＬｙｎとしてのＣＭＯＳインバータのＰＭＯＳＭｐ１のソースに供給される。また、ミラーされた電流と同一値の電流がＮＭＯＳＱｎ５を介して、遅延回路Ｄｌｙ１、ＤＬｙｎとしてのＣＭＯＳインバータのＮＭＯＳＭｎ１のソースに供給される。この時のＣＭＯＳインバータのＰＭＯＳＭｐ１、ＮＭＯＳＭｎ１の動作電流は比較的低い値なので、遅延回路Ｄｌｙ１、ＤＬｙｎの遅延時間は大きい。

一方、高速クロックとするためにメイン発振器Ｍａｉｎ＿ＯＳＣの制御信号Ｌｏｗ＿ｆ、Ｈｉｇｈ＿ｆがハイレベルとなると図１８のスイッチＳＷがオン状態となる。抵抗Ｒに流れる電流はカレントミラーの入力トランジスタＰＭＯＳＱｐ０とスイッチＳＷによって並列接続された１０個の出力トランジスタＰＭＯＳＱｐ１〜ＰＭＯＳＱｐ１０で大きなミラー比で電流増幅される。この大きなミラー比で電流増幅された電流は、他のカレントミラーＮＭＯＳＱｎ１、Ｑｎ２とＱｎ３、Ｑｎ４とを介して遅延回路Ｄｌｙ１、ＤＬｙｎとしてのＣＭＯＳインバータのＰＭＯＳＭｐ１のソースに供給される。また、大きなミラー比で電流増幅された電流と同一値の電流がＮＭＯＳＱｎ５を介して、遅延回路Ｄｌｙ１、ＤＬｙｎとしてのＣＭＯＳインバータのＮＭＯＳＭｎ１のソースに供給される。この時のＣＭＯＳインバータのＰＭＯＳＭｐ１、ＮＭＯＳＭｎ１の動作電流は高い値なので、遅延回路Ｄｌｙ１、ＤＬｙｎの遅延時間は小さい。このようにして、遅延回路Ｄｌｙ１、ＤＬｙｎのそれぞれの遅延時間を１０倍変化させることが可能である。

また、メイン発振器Ｍａｉｎ＿ＯＳＣのクロック信号ＣＬＫ＿Ｍａｉｎの周波数の高低に対応させて、図８、図１２、図１３のチャージポンプ回路Ｃｈ＿Ｐｍｐ１、Ｃｈ＿Ｐｍｐ２…Ｃｈ＿Ｐｍｐｎの充電電流と放電電流との電流値を大小に制御することが推奨される。このようにして、遅延回路Ｄｌｙ１、ＤＬｙｎの遅延時間とチャージポンプ回路Ｃｈ＿Ｐｍｐ１、Ｃｈ＿Ｐｍｐ２…Ｃｈ＿Ｐｍｐｎの充電電流と放電電流との電流値とを制御することにより、チャージポンプ回路の出力電圧ＶＣＮＴの複数回の電圧変化を適切に制御することが可能となる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、フラクショナル分周器の分周比を制御する制御ユニットとしては、ΣΔ変調器以外にも変調プロファイルのデータを格納したレジスタを使用することもできる。

例えば、本発明のフラクショナル−ＮＰＬＬ回路はスプレッドスペトクラムクロック発生器以外にも例えばフラクショナルシンセサイザにも使用できることは言うまでもない。フラクショナルシンセサイザは、冒頭で説明したように基準周波数よりも精密な周波数解像度を持つので、携帯電話機器や無線ＬＡＮに使用されるＲＦＩＣの受信系回路と送信系回路とに使用されるキャリア信号を生成するために使用されている。このＲＦＩＣでのキャリア信号の生成にも、本発明のフラクショナル−ＮＰＬＬ回路が利用されることができる。

また、本発明はシングルチップの半導体集積回路以外にも、ＳＩＰ（System in Package）やＭＣＭ（Multi Chips Module）の内部のクロック発振器にも適用することができる。ＳＩＰやＭＣＭのように１つのパッケージや１つのモジュールの内部にＣＰＵ、システムＬＳＩ、種々のメモリ等の複数の半導体デバイスを搭載する場合に、本発明のスプレッドスペトクラムクロック発生器を採用することによって、複数の半導体デバイスの間のデータ転送エラーレートを低減することが可能である。

図１は、本発明に先立って本発明者等によって検討されたスプレッドスペトクラムクロック発生器および本発明のひとつの実施形態によるスプレッドスペトクラムクロック発生器を構成するフラクショナル−ＮＰＬＬ回路を示す図である。図２は、図１に示したスプレッドスペトクラムクロック発生器を構成するフラクショナル−ＮＰＬＬ回路から生成されるＰＬＬ出力信号の周波数が時間とともにどのように変化するかを示す図である。図３は、図１に示したスプレッドスペトクラムクロック発生器を構成するフラクショナル−ＮＰＬＬ回路から生成されるＰＬＬ出力信号ＰＬＬＯＵＴの周波数スペクトラムを示す図である。図４は、図１に示したスプレッドスペトクラムクロック発生器（ＳＳＣＧ）を構成するフラクショナル−ＮＰＬＬ回路のフラクショナル分周器ＤＩＶとΣΔ変調器ΣΔＭｏｄとの動作をより詳細に説明する図である。図５は、図４に示したΣΔ変調器ΣΔＭｏｄの内部構成を示す図である。図６は、図５に示したΣΔ変調器ΣΔＭｏｄの動作を示す図である。図７は、本発明に先立って本発明者等によって検討されたスプレッドスペトクラムクロック発生器を構成するフラクショナル−ＮＰＬＬ回路において、フラクショナル分周器の出力信号の周波数・位相が基準クロック信号の周波数・位相と一致するような負帰還制御の様子を示す図である。図８は、図１に示したスプレッドスペトクラムクロック発生器を構成するフラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減するための位相比較器とチャージポンプ回路の１つの実施形態の構成を示す図である。図９は、図８のチャージポンプ回路により駆動されて、出力電圧を生成するループフィルタを示す図である。図１０は、図８に示した位相比較器とチャージポンプ回路の各部の波形を示す図である。図１１は、位相比較器とチャージポンプ回路の分割数ｎが２の場合のループフィルタの出力電圧の波形を示す図である。図１２は、図１に示したスプレッドスペトクラムクロック発生器を構成するフラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減するための位相比較器とチャージポンプ回路のその他の実施形態の構成を示す図である。図１３は、図１に示したスプレッドスペトクラムクロック発生器を構成するフラクショナル−ＮＰＬＬ回路のサイクルトゥサイクルジッターを低減するための位相比較器とチャージポンプ回路のその他の実施形態の構成を示す図である。図１４は、図１３に示したインバータと２分割された位相比較器と２分割されたチャージポンプ回路とからなる位相比較器とチャージポンプ回路の各部の波形を示す図である。図１５は、図１に示したスプレッドスペトクラムクロック発生器を構成するフラクショナル−ＮＰＬＬ回路で使用されるＭＡＳＨ方式のΣΔ変調器を示す図である。図１６は、図１５のディザーの回路構成を示す図である。図１７は、図１に示した本発明の１つの実施形態によるスプレッドスペトクラムクロック発生器を内蔵した半導体集積回路を示す図である。図１８は図８と図１２の遅延回路に使用するための可変遅延回路を示す図である。

符号の説明

ＲＣＬＫ基準クロック信号
ＰＦＤ位相周波数比較器
位相周波数比較器チャージポンプ回路
Ｌｐ＿Ｆｌｔループフィルタ
ＶＣＮＴ出力電圧
ＶＣＯ電圧制御発振器
ＤＩＶフラクショナル分周器
ΣΔＭｏｄ制御ユニット（ΣΔ変調器）
ＶＣＬＫ出力帰還信号

Claims

基準クロック信号が一方の入力端子に供給される位相周波数比較器と、
前記位相周波数比較器の出力信号に応答するチャージポンプ回路と、
前記チャージポンプ回路の出力信号に応答するループフィルタと、
前記ループフィルタの出力電圧に応答する電圧制御発振器と、
前記電圧制御発振器の出力信号に応答するフラクショナル分周器と、
前記フラクショナル分周器の平均分周比が小数を含むように前記フラクショナル分周器の分周比を１つの整数から他の整数に変更する制御ユニットとを含み、
前記フラクショナル分周器の出力帰還信号に前記位相周波数比較器の他方の入力端子が応答するフラクショナル−ＮＰＬＬ回路を具備しており、
前記基準クロック信号の１つのパルスの位相と前記出力帰還信号の１つのパルスの位相との位相差検出動作に基づく前記ループフィルタの前記出力電圧の電圧生成動作が時間差を有する複数の生成動作により実行されるように前記位相周波数比較器と前記チャージポンプ回路との少なくともいずれか一方が構成されている半導体集積回路。
前記位相周波数比較器は第１の位相周波数比較器と第２の位相周波数比較器とを含み、
前記チャージポンプ回路は第１のチャージポンプ回路と第２のチャージポンプ回路とを含み、
前記第１の位相周波数比較器の出力信号は前記第１のチャージポンプ回路の入力に供給され、前記第２の位相周波数比較器の出力信号は前記第２のチャージポンプ回路の入力に供給され、
前記基準クロック信号と前記出力帰還信号とが供給されることにより遅延基準クロック信号と遅延帰還信号とを生成する遅延回路を更に含み、
前記第１の位相周波数比較器の一方の入力端子と他方との入力端子とには前記基準クロック信号と前記出力帰還信号とがそれぞれ供給され、前記第２の位相周波数比較器の一方の入力端子と他方との入力端子とには前記遅延回路から前記遅延基準クロック信号と前記遅延帰還信号とがそれぞれ供給され、
前記第１のチャージポンプ回路の第１の出力信号と前記第２のチャージポンプ回路の第２の出力信号とは、前記ループフィルタに供給される請求項１に記載の半導体集積回路。
前記チャージポンプ回路は第１のチャージポンプ回路と第２のチャージポンプ回路とを含み、
前記位相周波数比較器の位相比較出力信号が供給されることにより遅延位相比較出力信号を生成する遅延回路を更に含み、
前記第１のチャージポンプ回路の入力には前記位相周波数比較器の前記位相比較出力信号が供給され、前記第２のチャージポンプ回路の入力には前記遅延回路から前記遅延位相比較出力信号が供給され、
前記第１のチャージポンプ回路の第１の出力信号と前記第２のチャージポンプ回路の第２の出力信号とは、前記ループフィルタに供給される請求項１に記載の半導体集積回路。
前記位相周波数比較器は第１の位相周波数比較器と第２の位相周波数比較器とを含み、前記チャージポンプ回路は第１のチャージポンプ回路と第２のチャージポンプ回路とを含み、
前記基準クロック信号と前記出力帰還信号とが供給されることにより反転基準クロック信号と反転負帰還信号とを生成するインバータを更に含み、
前記第１の位相周波数比較器の一方の入力端子と他方との入力端子とには前記基準クロック信号と前記出力帰還信号とがそれぞれ供給され、前記第２の位相周波数比較器の一方の入力端子と他方との入力端子とには前記インバータから前記反転基準クロック信号と前記反転負帰還信号とがそれぞれ供給され、
前記第１のチャージポンプ回路の第１の出力信号と前記第２のチャージポンプ回路の第２の出力信号とは、前記ループフィルタに供給される請求項１に記載の半導体集積回路。
前記制御ユニットはΣΔ変調器である請求項１から請求項４までのいずれかに記載の半導体集積回路。
前記ΣΔ変調器は１次ΣΔ変調器を複数多段としたＭＡＳＨ型である請求項５に記載の半導体集積回路。
前記ＭＡＳＨ型の前記ΣΔ変調器にはディジタル微分器を介してディザー回路からの擬似ランダム雑音が供給される請求項６に記載の半導体集積回路。
前記ループフィルタは複数の抵抗と複数の容量とを含む高次のループフィルタにより構成されている請求項１から請求項４までのいずれかに記載の半導体集積回路。
前記ループフィルタは複数の抵抗と複数の容量とを含む高次のループフィルタにより構成されている請求項５に記載の半導体集積回路。
前記ループフィルタは複数の抵抗と複数の容量とを含む高次のループフィルタにより構成されている請求項６と請求項７とのいずれかに記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器の出力信号の周波数の高低に応じて前記遅延回路の遅延時間の小大が制御される請求項２または請求項３に記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器の出力信号の周波数の高低に応じて前記遅延回路の動作電流の大小が制御されることにより、前記遅延回路の前記遅延時間の小大が制御されるものである請求項１１に記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路はスプレッドスペクトラムクロック発生器を構成する請求項１から請求項４までのいずれかに記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路はスプレッドスペクトラムクロック発生器を構成する請求項５に記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路はスプレッドスペクトラムクロック発生器を構成する請求項６と請求項７とのいずれかに記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路はスプレッドスペクトラムクロック発生器を構成する請求項１１と請求項１２とのいずれかに記載の半導体集積回路。
複数の内部デバイスを含む内部コアを更に含み、前記内部コアの前記複数の内部デバイスに前記スプレッドスペクトラムクロック発生器を構成する前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器の前記出力信号に基づく動作クロック信号が供給される請求項１３に記載の半導体集積回路。
複数の内部デバイスを含む内部コアを更に含み、前記内部コアの前記複数の内部デバイスに前記スプレッドスペクトラムクロック発生器を構成する前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器の前記出力信号に基づく動作クロック信号が供給される請求項１４に記載の半導体集積回路。
複数の内部デバイスを含む内部コアを更に含み、前記内部コアの前記複数の内部デバイスに前記スプレッドスペクトラムクロック発生器を構成する前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器の前記出力信号に基づく動作クロック信号が供給される請求項１５に記載の半導体集積回路。
複数の内部デバイスを含む内部コアを更に含み、前記内部コアの前記複数の内部デバイスに前記スプレッドスペクトラムクロック発生器を構成する前記フラクショナル−ＮＰＬＬ回路の前記電圧制御発振器の前記出力信号に基づく動作クロック信号が供給される請求項１６に記載の半導体集積回路。
前記内部コアの前記複数の内部デバイスのひとつの内部デバイスは半導体集積回路外部の外部デバイスと接続可能に適合化され、前記ひとつの内部デバイスと前記外部デバイスとの間の外部データ転送が前記動作クロック信号により制御される請求項１７に記載の半導体集積回路。
前記内部コアの前記複数の内部デバイスのひとつの内部デバイスは半導体集積回路外部の外部デバイスと接続可能に適合化され、前記ひとつの内部デバイスと前記外部デバイスとの間の外部データ転送が前記動作クロック信号により制御される請求項１８に記載の半導体集積回路。
前記内部コアの前記複数の内部デバイスのひとつの内部デバイスは半導体集積回路外部の外部デバイスと接続可能に適合化され、前記ひとつの内部デバイスと前記外部デバイスとの間の外部データ転送が前記動作クロック信号により制御される請求項１９に記載の半導体集積回路。
前記内部コアの前記複数の内部デバイスのひとつの内部デバイスは半導体集積回路外部の外部デバイスと接続可能に適合化され、前記ひとつの内部デバイスと前記外部デバイスとの間の外部データ転送が前記動作クロック信号により制御される請求項２０に記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路は周波数シンセサイザを構成する請求項１から請求項４までのいずれかに記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路は周波数シンセサイザを構成する請求項５に記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路は周波数シンセサイザを構成する請求項６と請求項７とのいずれかに記載の半導体集積回路。
前記フラクショナル−ＮＰＬＬ回路は周波数シンセサイザを構成する請求項１１と請求項１２とのいずれかに記載の半導体集積回路。