TWI469524B - 一種具有低時脈抖動之時脈產生裝置與相關方法 - Google Patents

一種具有低時脈抖動之時脈產生裝置與相關方法 Download PDF

Info

Publication number
TWI469524B
TWI469524B TW99123490A TW99123490A TWI469524B TW I469524 B TWI469524 B TW I469524B TW 99123490 A TW99123490 A TW 99123490A TW 99123490 A TW99123490 A TW 99123490A TW I469524 B TWI469524 B TW I469524B
Authority
TW
Taiwan
Prior art keywords
clock
phase
circuit
output signal
output
Prior art date
Application number
TW99123490A
Other languages
English (en)
Other versions
TW201105042A (en
Inventor
Chia Liang Lin
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of TW201105042A publication Critical patent/TW201105042A/zh
Application granted granted Critical
Publication of TWI469524B publication Critical patent/TWI469524B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)

Description

一種具有低時脈抖動之時脈產生裝置與相關方法
本發明係相關於時脈產生裝置與相關方法，尤指一種具有低時脈抖動的時脈產生裝置與相關方法。
時脈產生裝置是一種應用很廣泛的電子裝置，例如是：鎖相迴路(Phase Lock Loop，PLL)。鎖相迴路接收一參考時脈並據以產生一輸出時脈，該輸出時脈與該參考時脈相位鎖住。一般而言，典型的鎖相迴路包括有：一控制電路與一受控振盪器。該受控振盪器輸出該輸出時脈，其中，該輸出時脈的頻率係受控於來自該控制電路的一控制信號。在一般情形下，該輸出時脈係依據一除頻因子N而被除頻而產生一除頻時脈，其中該除頻因子N係為整數。該控制電路偵測出該參考時脈與該除頻時脈之相位差而基於該相位差而輸出該控制信號。如此，該輸出時脈的頻率係由一閉迴路機制所控制以致於可將該參考時脈與該除頻時脈之間的相位差最小化。所以，在穩態時該輸出時脈與該參考時脈相位鎖住。
一般而言，在典型的鎖相迴路電路中，該控制電路包括有：一相位偵測器與一濾波器。該相位偵測器接收該參考時脈與該除頻時脈，並輸出一偵測輸出結果以代表該參考時脈與該除頻時脈間之相位差。該濾波器接收並轉換該偵測輸出結果成該控制信號來控制該受控振盪器。在典型的鎖相迴路電路中，該相位偵測器包括有一相位/頻率偵測器(phase/frequency detector，PFD)與一電荷幫浦(charge pump)，且該偵測輸出結果係為一電流模式信號。該濾波器接收並轉換該電流模式信號成一電壓模式控制信號來控制該受控振盪器，其中，該受控振盪器係一壓控振盪器(voltage-controlled oscillator，VCO)。現在的鎖相迴路經常被實現在一互補型金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS) 積體電路上。在較高階製程(例如是：深亞微米(deep sub-micron，DSM))互補金屬氧化物半導體(CMOS)積體電路上，一短通道長度之快速元件經常會有漏電流。In particular，特別是，該電荷幫浦也經常會有漏電流。故，在相位偵測時，有一誤差將被引入在該電流模式信號，而導致在該電壓模式控制信號有誤差以及導致該輸出時脈之相位/頻率也存有誤差。在該輸出時脈的相位/頻率上的誤差通常被稱為「時脈抖動(clock jitter)」。
本發明的目的之一，在於提供一種具有低時脈抖動的時脈產生裝置與相關方法。
因此，本發明的目的之一，在於提供一種時脈產生裝置與相關方法，該時脈產生裝置與相關方法可減輕因漏電流所導致時脈抖動的現象。
因此，本發明的目的之一，在於提供一種可適用於採用較先進製程的時脈產生裝置與相關方法，該時脈產生裝置與相關方法可減少因較先進製程所導致漏電流所產生的誤差。
本發明的實施例揭露一種時脈產生裝置，該時脈產生裝置包括有：一第一相位偵測電路，係接收一第一時脈與一第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第一偵測輸出信號；一第二相位偵測電路，係接收該第一時脈與該第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；一加總電路，係加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及一受控振盪電路，係依據該控制信號的控制以產生一輸出時脈。
本發明的實施例還揭露一種時脈產生方法，包括有：接收一第一時脈；提供一第一相位偵測電路以偵測該第一時脈與一第二時脈間之相位差來輸出一第一偵測輸出信號；提供一第二相位偵測電路以偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及依據該控制信號以控制一輸出時脈之頻率。
本發明的實施例還揭露一種時脈產生裝置，包括有：一第一相位偵測電路，係接收一第一時脈與一第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第一偵測輸出信號；一第二相位偵測電路，係接收該第一時脈與該第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；一加總電路，係加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及一受控振盪電路，係依據該控制信號的控制以產生一輸出時脈；其中該第二偵測輸出信號被建立來減少該輸出時脈之時脈抖動。
本發明主張美國暫時申請案(申請案號：61/226,657)之國際優先權，該暫時申請案之申請日為2009年07月17日，名稱為「減少因漏電流造成時脈抖動之鎖相裝置及其方法(METHOD AND APPARATUS OF PHASE LOCKING FOR REDUCING CLOCK JITTER DUE TO CHARGE LFAKAGE)」。且該暫時申請案之內容為本案所引用參考。
請參酌本案圖式以閱讀底下的詳細說明，其中本案圖式係以舉例說明的方式，來介紹本發明各種不同的實施例，並供瞭解如何實現本發明。本發明實施例提供了充足的內容，以供本技術領域且有通常知識者來實施本案所揭露之實施例，或實施依本案所揭露之內容所衍生之實施例。須注意的 是，該些實施例彼此間並不互斥，且部分實施例可與其它一或多個實施例作適當結合，以形成新的實施例，亦即本發明之實施並不侷限於以下所揭露之實施例。
第1圖係繪示出依據本發明之時脈產生電裝置100之一實施例之功能方塊圖。在本實施例，時脈產生電裝置100包括一第一相位偵測電路110用來接收一第一時脈CLK1(在此實施例係為一參考時脈)與一第二時脈CLK2(在此實施例係為一除頻時脈)，並輸出一第一偵測輸出信號I1；一第二相位偵測電路用來接收該第一時脈與該第二時脈，並輸出一第二偵測輸出信號I2；一加總電路130係加總該第一偵測輸出信號I1與該第二偵測輸出信號I2以產生一控制信號IC；一第一相位偵測電路140用來接收該控制信號IC以輸出一控制信號VC；一受控振盪電路150(一實施例為一電壓控制振盪器VCO)，係依據該控制信號的控制以產生一第三時脈CLK3；以及，一除頻電路160用來接收該第三時脈CLK3並依據一除數因子N(一實施例為一正整數)來除頻該第三時脈CLK3來產生該第二時脈CLK2。該第一相位偵測電路110利用一較高速輸出電路(實施態樣為使用短通道元件(short-channel devices)來達到實現高速，一般而言，短通道元件的輸出容易有漏電流)。該漏電流是在該第一相位偵測電路110的輸出上有一固定電流流出(drain)。換言之，該第一偵測輸出信號I1包括有一固定電流成份，且該固定電流成份係實質上無關於相位偵測。該第二相位偵測電路120利用一較慢速輸出電路(實施態樣為使用長通道元件(long-channel devices)來達到實現慢速。一般而言，長通道元件的輸出僅有很少的漏電流)。在穩態階段，該第二偵測輸出信號I2大約上補償(offset)了在該第一偵測輸出信號I1的該固定電流成份，由於使用高速短通道元件而使得在該第一相位偵測電路110的輸出具有較大漏電流的不利影響就藉由如此而減輕。
第2圖繪示出在第1圖中之該第一相位偵測電路110之一實施例之電路200示意圖。第2圖所繪示出的電路200包括有一第一正反器210、第二正反器220、及閘230、電流源240、電流槽250、第一與第二開關260、270。在此，VDD代表一第一固定電位電路節點(一般被稱為供應點)，VSS代表一第二固定電位節點(一般被稱為接地點)。該正反器有一資料輸入端點(由“D”代表)、一邊緣觸發端點(由“箭頭”代表)、一輸出端點(由“Q”表示)、以及一重置端點(由“R”代表)。該第一正反器210在該第一時脈CLK1之上升緣被觸發以產生一第一邏輯信號UP。該第二正反器220在該第二時脈CLK2之上升緣被觸發以產生一第二邏輯信號DN。及閘230接收邏輯信號UP與DN，並輸出一重置信號RESET來重置正反器210與220(在邏輯信號UP與DN都被(asserted)後)。電流源240係經由該第一開關260輸出電流至輸出節點280。電流槽250係經由該第二開關270從該輸出節點280流出電流。該第一開關260受第一邏輯信號UP控制，第二開關受該第二邏輯信號DN控制。在這種方式下，該第一偵測輸出信號I1係為一電流形式的信號。一實施例，該電路200是一典型相位偵測電路，且已被廣泛使用且熟知，所以其運作原理在此不再詳述。然而，在較高階製程CMOS積體電路(例如是：深亞微米CMOS積體電路)中，開關260與270係易於漏電流，所以即使在相對應控制邏輯信號不是(asserted)的情形下，仍不能很有效地關閉(OFF)。該第二相位偵測電路可以用來減輕上述問題。
第3圖繪示出在第1圖中之該第一相位偵測電路120之一實施例之電路300示意圖。電路300包括有：一相位偵測器310係接收該第一時脈CLK1與該第二時脈CLK2，並輸出一邏輯信號PE，該邏輯信號PE用來表示該第一時脈CLK1與該第二時脈CLK2的時序關係；一數位濾波器320用來接收該邏輯信號PE並據以輸出一控制碼D；以及一數位類比轉換器(DAC)330用以接收該控制D並輸出該第二偵測輸出信號I2。在一實施例中，相位偵 測器310係為二元相位偵測器。在一實施例中，當在時序關係上為該第一在另一實施例中，利用該第二時脈CLK2來取樣該第一時脈CLK1以產生該邏輯信號PE。該數位濾波器320依據該邏輯信號之目前複數個數值來更新該控制碼D。在一實施例中，該數位濾波器320係依據每M個取樣值更新該控制碼D一次。在一實施例中，當在M個取樣值中，數值為1的數量多於數值為0的數量時，該控制碼被增加至少一；當在M個取樣值中，數值為1的數量少於數值為0的數量時，該控制碼被減少至少一。該數位類比轉換器(DAC)330將該控制碼D轉換成該第二偵測輸出信號I2。在另一實施例中，該該數位類比轉換器330包括有複數個電源元件，該複數個電源元件的輸出被聯合一起以形成該第二偵測輸出信號I2。每個電源元件有二個分離輸出位準，且每個電源元件係受到該控制碼的相對應位元的控制。在此方式下，該第二偵測輸出信號I2是受到該控制碼D的控制。在穩態時，該控制碼D係以閉迴路方式下被確立以使得該第一時脈CLK1與該第二時脈CLK2間的時序差可縮到最小。當時序差可縮到最小時，該第三時脈的時脈抖動亦會縮到最小。為了滿足這種狀態，該第二偵測輸出信號I2必須被確立以便最佳地補償該漏電流。在這種方式下，漏電流的不利影響就藉由如此被緩和。在另一實施例，該數位類比轉換器330係採用較低速元件所組成，所以該數位類比轉換器330實質上是免疫於漏電流的。這樣的設計是可被接受的，因為該控制碼D不是很頻繁地被更新，在另一實施例中，該第二偵測輸出信號I2是一零階保持信號(zero-order hold signal)，該零階保持信號可以更有效地消除在第一相位偵測電路之輸出上的漏電流。
第4圖為第1圖中所示之加總電路130與迴路濾波電路140的一實施例之電路示意圖。該加總電路120可以是將二個電流型式信號I1與I2聯合在一起的節點。該濾波電路140有多實施態樣，其中一種係包括有一第一電 容C1與一串聯型式的電阻-電容電路，該電阻-電容電路包括有一第二電容C2兆一第一電阻R。該濾波電路140接收該二個信號I1與I2之總和信號，並轉換該總和信號成一控制信號VC。
上述眾多實施例僅用以方便說明以幫助明瞭其運作方式，非是本發明之限制條件。壓控振盪電路(VCO)150有各種實施態樣，且為此技術領域人士所熟知，故在此不再詳述。此外，除頻電路160亦有各種實施態樣，且為此技術領域人士所熟知，故在此不再詳述。
請再參閱第1圖，在另一實施例中，該第二相位偵測電路120在第一階段被禁能。在第一階段時，時脈產生電路100的運作情形相似於習知的時脈產生電路(例如是：鎖相迴路(PLL)、延遲鎖住迴路(DLL)等其他傳統時脈產生電路)。在第一階段時，時脈產生電路100相似於習知的時脈產生電路，並確立(SETTLE)於一第一穩態，此時，在第一相位偵測電路之輸出上的漏電流將導致在壓控振盪電路(VCO)的輸出上有時脈抖動。在該第一穩態被確立之後，時脈產生電路100進入第二階段。在第二階段中，該第二相位偵測電路120被致能，該第二偵測輸出信號I2被遂漸被更新與被確立來補償在第一相位偵測電路110之輸出上的漏電流。如此運作可使該壓控振盪電路150之輸出上的時脈抖動的情形被減少，甚至是被消除。
在許多應用上，由於該濾波電路140與該壓控振盪電路VCO 150也須採用短通道元件而使得在這二個電路間會存在有額外的漏電流。然而，這額外的漏電流亦可藉由該第二偵測輸出信號I2而進行補償。因為該第二偵測輸出信號I2是被確立來減輕(最小化)因漏電流所造成在第三時脈上的時脈抖動，而無關於該漏電流的來源為何。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之 均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧時脈產生裝置
110、200‧‧‧第一相位偵測電路
120、300‧‧‧第二相位偵測電路
130‧‧‧加總電路
140‧‧‧第一相位偵測電路
150‧‧‧受控振盪電路
160‧‧‧除頻電路
210‧‧‧第一正反器
220‧‧‧第二正反器
230‧‧‧及閘
240‧‧‧電流源
250‧‧‧電流槽
260、270‧‧‧開關
310‧‧‧相位偵測器
320‧‧‧數位濾波器
330‧‧‧數位類比轉換器(DAC)
第1圖為依據本發明之時脈產生裝置之功能方塊示意圖。
第2圖為第1圖中所示之第一相位偵測電路110的一實施例之電路示意圖。
第3圖為第1圖中所示之第二相位偵測電路120的一實施例之電路示意圖。
第4圖為第1圖中所示之加總電路130與迴路濾波電路140的一實施例之電路示意圖。
100‧‧‧時脈產生裝置
110‧‧‧第一相位偵測電路
120‧‧‧第二相位偵測電路
130‧‧‧加總電路
140‧‧‧迴路濾波電路
150‧‧‧受控振盪電路
160‧‧‧除頻電路

Claims (22)

  1. 一種時脈產生裝置，包括有：一第一相位偵測電路，係接收一第一時脈與一第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第一偵測輸出信號；一第二相位偵測電路，係接收該第一時脈與該第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；一加總電路，耦接該第一相位偵測電路與該第二相位偵測電路，係加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及一受控振盪電路，係依據該控制信號的控制以產生一輸出時脈；其中，該第二時脈係相對應於該輸出時脈；其中，該第一相位偵測電路具有一第一漏電流，該第二相位偵測電路具有一第二漏電流，該第一漏電流係大於該第二漏電流。
  2. 如申請專利範圍第1項所述之時脈產生裝置，其中該第二偵測輸出信號係為一零階保持信號(zero-order hold signal)。
  3. 如申請專利範圍第1項所述之時脈產生裝置，其中該第一偵測輸出信號係包括有與相位偵測實質上無關的一電流成份。
  4. 如申請專利範圍第1項所述之時脈產生裝置，其中該第二偵測輸出信號被建立來補償在該第一相位偵測電路之輸出的漏電流。
  5. 如申請專利範圍第1項所述之時脈產生裝置，其中該時脈產生裝置具有一第一操作階段與一第二操作階段，其中在該第一操作階段時，該第二相位偵測電路被禁能，其中在該第二操作階段時，該第二相位偵測電路被致能。
  6. 如申請專利範圍第5項所述之時脈產生裝置，其中該時脈產生裝置是處於穩態後，該時脈產生裝置進入該第二操作階段。
  7. 如申請專利範圍第1項所述之時脈產生裝置，其中該第二相位偵測電路 被設置來減少因為該時脈產生裝置之漏電流所導致的該輸出時脈的時脈抖動。
  8. 如申請專利範圍第7項所述之時脈產生裝置，其中該時脈產生裝置還包括有一迴路濾波電路，其中，該時脈產生裝置之漏電流包括有：該迴路濾波電路、該受控振盪電路、與該第一相位偵測電路的至少其一的漏電流。
  9. 如申請專利範圍第1項所述之時脈產生裝置，該第二相位偵測電路還包括：一相位偵測器，係接收一第一時脈與一第二時脈，並輸出一邏輯信號來代表該第一時脈與該第二時脈間之時序關係；一數位濾波器，係接收該邏輯信號，並據以輸出一控制碼；以及一數位類比轉換器，係接收該控制碼，並據以輸出該第二偵測輸出信號。
  10. 如申請專利範圍第1項所述之時脈產生裝置，該加總電路耦接一濾波電路，該濾波電路包括有：一第一電容與一電阻-電容電路，其中，該第一電容與該電阻-電容電路係為並聯。
  11. 一種時脈產生方法，包括有：接收一第一時脈；提供一第一相位偵測電路以偵測該第一時脈與一第二時脈間之相位差來輸出一第一偵測輸出信號；提供一第二相位偵測電路以偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及依據該控制信號以控制一輸出時脈之頻率；其中，該第二時脈係與該輸出時脈相對應；其中，該第一相位偵測電路具有一第一漏電流，該第二相位偵測電路具 有一第二漏電流，該第一漏電流係大於該第二漏電流。
  12. 如申請專利範圍第11項所述之時脈產生方法，其中該第一偵測輸出信號係包括有與相位偵測實質上無關的一電流成份。
  13. 如申請專利範圍第11項所述之時脈產生方法，其中該第二偵測輸出信號被建立來補償在該第一相位偵測電路之輸出的漏電流。
  14. 如申請專利範圍第11項所述之時脈產生方法，其中在該第一操作階段時，偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號之步驟被停上，其中在該第二操作階段時，偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號之步驟被啟能。
  15. 如申請專利範圍第11項所述之時脈產生方法，其中該第二偵測輸出信號被建立來減少該輸出時脈的時脈抖動。
  16. 如申請專利範圍第11項所述之時脈產生方法，其中該第二偵測輸出信號係為一零階保持信號(zero-order hold signal)。
  17. 如申請專利範圍第11項所述之時脈產生方法，其中，輸出該第二偵測輸出信號之步驟還包括：輸出一邏輯信號來代表該第一時脈與該第二時脈間之時序關係；對該邏輯信號進行數位濾波以輸出一控制碼；以及對該控制碼進行數位類比轉換以輸出該第二偵測輸出信號。
  18. 一種時脈產生裝置，包括有：一第一相位偵測電路，係接收一第一時脈與一第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第一偵測輸出信號；一第二相位偵測電路，係接收該第一時脈與該第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；一加總電路，係加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及一受控振盪電路，係依據該控制信號的控制以產生一輸出時脈； 其中，該第二時脈係相對應於該輸出時脈，其中該第二偵測輸出信號被建立來減少該輸出時脈之時脈抖動；其中，該第一相位偵測電路具有一第一漏電流，該第二相位偵測電路具有一第二漏電流，該第一漏電流係大於該第二漏電流。
  19. 如申請專利範圍第18項所述之時脈產生裝置，其中該第二偵測輸出信號係為一零階保持信號(zero-order hold signal)。
  20. 一種時脈產生裝置，包括有：一第一相位偵測電路，係接收一第一時脈與一第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第一偵測輸出信號；一第二相位偵測電路，係接收該第一時脈與該第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；一加總電路，耦接該第一相位偵測電路與該第二相位偵測電路，係加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及一受控振盪電路，係依據該控制信號的控制以產生一輸出時脈；其中，該第二時脈係相對應於該輸出時脈；其中該第二偵測輸出信號被建立來補償在該第一相位偵測電路之輸出的漏電流。
  21. 一種時脈產生方法，包括有：接收一第一時脈；提供一第一相位偵測電路以偵測該第一時脈與一第二時脈間之相位差來輸出一第一偵測輸出信號；提供一第二相位偵測電路以偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及 依據該控制信號以控制一輸出時脈之頻率；其中，該第二時脈係與該輸出時脈相對應；其中該第二偵測輸出信號被建立來補償在該第一相位偵測電路之輸出的漏電流。
  22. 一種時脈產生裝置，包括有：一第一相位偵測電路，係接收一第一時脈與一第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第一偵測輸出信號；一第二相位偵測電路，係接收該第一時脈與該第二時脈，並偵測該第一時脈與該第二時脈間之相位差來輸出一第二偵測輸出信號；一加總電路，係加總該第一偵測輸出信號與該第二偵測輸出信號以產生一控制信號；以及一受控振盪電路，係依據該控制信號的控制以產生一輸出時脈；其中，該第二時脈係相對應於該輸出時脈，其中該第二偵測輸出信號被建立來減少該輸出時脈之時脈抖動；其中該第二偵測輸出信號被建立來補償在該第一相位偵測電路之輸出的漏電流。
TW99123490A 2009-07-17 2010-07-16 一種具有低時脈抖動之時脈產生裝置與相關方法 TWI469524B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US22665709P 2009-07-17 2009-07-17

Publications (2)

Publication Number Publication Date
TW201105042A TW201105042A (en) 2011-02-01
TWI469524B true TWI469524B (zh) 2015-01-11

Family

ID=43464854

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99123490A TWI469524B (zh) 2009-07-17 2010-07-16 一種具有低時脈抖動之時脈產生裝置與相關方法

Country Status (3)

Country Link
US (1) US8283984B2 (zh)
CN (1) CN101958709B (zh)
TW (1) TWI469524B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830176B (zh) * 2022-03-18 2024-01-21 瑞鼎科技股份有限公司 資料時脈追蹤系統及相位誤差產生改善方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI463865B (zh) * 2007-11-23 2014-12-01 Mstar Semiconductor Inc 多切割之水平同步訊號之產生裝置及方法
BR112012001170A2 (pt) 2009-07-17 2016-03-01 Nektar Therapeutics método e sistema para criar uma pressão de solicitação negativa
WO2011022789A1 (en) * 2009-08-28 2011-03-03 Op T Eynde Frank Voltage controlled oscillator (vco ) based analog-digital converter
TWI474152B (zh) 2012-04-20 2015-02-21 Realtek Semiconductor Corp 時脈相位差的估計裝置及方法
US8957705B2 (en) * 2012-09-14 2015-02-17 Intel Corporation Phase frequency detector
CN103368388A (zh) * 2013-05-27 2013-10-23 苏州贝克微电子有限公司 利用时钟抖动进行均方根至直流转换的装置和方法
CN106656168B (zh) * 2016-12-30 2020-09-04 北京集创北方科技股份有限公司 时钟数据恢复装置及方法
CN112087228B (zh) * 2019-06-13 2024-05-03 无锡有容微电子有限公司 一种锁相环电路
KR20240045772A (ko) * 2022-09-30 2024-04-08 주식회사 스카이칩스 위상차 제어회로

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6094078A (en) * 1997-10-21 2000-07-25 Matsushita Electric Industrial Co., Ltd. Phase-locked loop circuit
TW200533930A (en) * 2004-04-15 2005-10-16 Mediatek Inc Phase locked loop, adaptive frequency detector and related method thereof
US20060104399A1 (en) * 2004-11-16 2006-05-18 Sang-Jin Byun Clock and data recovery apparatus
US7136441B2 (en) * 2001-01-24 2006-11-14 Matsushita Electric Industrial Co., Ltd. Clock recovery circuit
TW200721685A (en) * 2005-09-29 2007-06-01 Hynix Semiconductor Inc Delay locked loop
TW200737732A (en) * 2006-03-30 2007-10-01 Realtek Semiconductor Corp Method and apparatus for generating output signal
TW200814538A (en) * 2006-09-07 2008-03-16 Realtek Semiconductor Corp Multiloop phase locked loop circuit
US7463100B2 (en) * 2005-11-25 2008-12-09 Samsung Electro-Mechanics Co., Ltd. Phase frequency detector capable of improving noise characteristics
US20090108892A1 (en) * 2007-10-24 2009-04-30 Industrial Technology Research Institute Frequency synthesizer
TW200924505A (en) * 2007-11-23 2009-06-01 Mstar Semiconductor Inc Multi-slicing horizontal synchronization signal generating apparatus and method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142246A (en) * 1991-06-19 1992-08-25 Telefonaktiebolaget L M Ericsson Multi-loop controlled VCO
US6281727B1 (en) * 2000-10-05 2001-08-28 Pericom Semiconductor Corp. Fine-tuning phase-locked loop PLL using variable resistor between dual PLL loops
US6608511B1 (en) * 2002-07-17 2003-08-19 Via Technologies, Inc. Charge-pump phase-locked loop circuit with charge calibration
JP4093826B2 (ja) * 2002-08-27 2008-06-04 富士通株式会社 クロック発生装置
JP4482524B2 (ja) 2006-01-06 2010-06-16 川崎マイクロエレクトロニクス株式会社 リーク電流補償回路を備えたｐｌｌ回路

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6094078A (en) * 1997-10-21 2000-07-25 Matsushita Electric Industrial Co., Ltd. Phase-locked loop circuit
US7136441B2 (en) * 2001-01-24 2006-11-14 Matsushita Electric Industrial Co., Ltd. Clock recovery circuit
TW200533930A (en) * 2004-04-15 2005-10-16 Mediatek Inc Phase locked loop, adaptive frequency detector and related method thereof
US20060104399A1 (en) * 2004-11-16 2006-05-18 Sang-Jin Byun Clock and data recovery apparatus
TW200721685A (en) * 2005-09-29 2007-06-01 Hynix Semiconductor Inc Delay locked loop
US7463100B2 (en) * 2005-11-25 2008-12-09 Samsung Electro-Mechanics Co., Ltd. Phase frequency detector capable of improving noise characteristics
TW200737732A (en) * 2006-03-30 2007-10-01 Realtek Semiconductor Corp Method and apparatus for generating output signal
TW200814538A (en) * 2006-09-07 2008-03-16 Realtek Semiconductor Corp Multiloop phase locked loop circuit
US20090108892A1 (en) * 2007-10-24 2009-04-30 Industrial Technology Research Institute Frequency synthesizer
TW200924505A (en) * 2007-11-23 2009-06-01 Mstar Semiconductor Inc Multi-slicing horizontal synchronization signal generating apparatus and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830176B (zh) * 2022-03-18 2024-01-21 瑞鼎科技股份有限公司 資料時脈追蹤系統及相位誤差產生改善方法

Also Published As

Publication number Publication date
TW201105042A (en) 2011-02-01
US20110012683A1 (en) 2011-01-20
US8283984B2 (en) 2012-10-09
CN101958709A (zh) 2011-01-26
CN101958709B (zh) 2012-11-07

Similar Documents

Publication Publication Date Title
TWI469524B (zh) 一種具有低時脈抖動之時脈產生裝置與相關方法
JP5564550B2 (ja) Ｐｌｌ回路
US8063707B2 (en) Phase locked loop
Kim et al. A 2.4-GHz 1.5-mW digital multiplying delay-locked loop using pulsewidth comparator and double injection technique
WO2002005429A2 (en) Digital phase detector circuit and method therefor
US6150889A (en) Circuit and method for minimizing recovery time
US7372340B2 (en) Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages
TWI638526B (zh) 頻率合成裝置及其方法
TWI338454B (en) Delay-locked loop and method thereof
US20180241541A1 (en) Method and circuits for phase-locked loops
Moon et al. A 2.2-mW 20–135-MHz False-Lock-Free DLL for Display Interface in 0.15-$\mu\hbox {m} $ CMOS
JP2007288375A (ja) 半導体集積回路
US7855584B2 (en) Low lock time delay locked loops using time cycle suppressor
JP4597681B2 (ja) 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ
JP2012034212A (ja) 位相ロックループ回路
JP2009077308A (ja) 位相ロックループ回路
JP4014501B2 (ja) クロック復元回路およびデータ受信回路
JP5799828B2 (ja) 位相ロックループ回路
Park et al. A reset-free anti-harmonic programmable MDLL-based frequency multiplier
Zhao et al. A low-power digital design of all digital PLL for 2.4 G wireless communication applications
Yang et al. A wide-range multiphase delay-locked loop using mixed-mode VCDLs
Yilmaz et al. 20–300 MHz frequency generator with− 70 dBc reference spur for low jitter serial applications
Wang et al. A DLL based low-phase-noise clock multiplier with offset-tolerant PFD
Kim et al. An unlimited lock range DLL for clock generator
Singhal et al. Design of Clock and Data recovery circuit using current starved VCO working with less jitter