TWI474152B - 時脈相位差的估計裝置及方法 - Google Patents

Description

時脈相位差的估計裝置及方法

本發明係關於相位差估計機制，尤指一種用以估計兩時脈之間之時脈相位差(Clock Skew)的估計裝置與方法。

隨著半導體製程演進至深次微米製程(Deep Sub-micron)階段，製程飄移(process variation)對於電路設計以及良率的影響越來越大，製程飄移不只會影響資料訊號的傳遞時間，更嚴重的是會影響晶片時脈的相位差飄移(clock skew variation)。由於晶片時脈是同步電路所仰賴以作為資料同步的依據，因此，若晶片時脈因為製程因素而造成前後飄移，則此會嚴重影響電路的工作時序，現有的解決方法是在設計階段增加工作時序上的強度以降低因為工作時序偏差而造成的時序錯誤。但是若在設計階段設定過大，則會導致電路面積及設計人力等資源的不必要浪費。

因此，本發明的目的之一在於提供一種用以估計第一時脈與第二時脈之間之時脈相位差的估計裝置與方法，以解決現有技術遇到的問題。

在本發明之下述的實施方式中，為了更了解製程所造成的工作時序飄移，我們會在晶片積體電路中植入內建感測電路以偵測因為製程變異或是電壓壓降改變而造成的電路元件特性的變化，進而偵測並估算時脈相位差。

在應用上，本發明之實施例所提出之裝置能夠量測時序相位差飄移，並能夠偵則出目前製程及晶片設計之繞線法則所引發的工作時序相位差飄移量，以利日後能準確的掌握製程設計參數的設定。

依據本發明一實施例，其係揭露一種估計第一時脈與第二時脈之間之時脈相位差的估計裝置。估計裝置包含有偵測電路與處理電路。偵測電路係用以偵測第一、第二時脈之間的時脈相位差，產生代表時脈相位差的偵測結果訊號。處理電路係耦接至偵測電路並用以決定訊號處理之單位時間，以及依據訊號處理的單位時間與偵測結果訊號，估計時脈相位差。

此外，依據本發明上述的實施例，其另揭露一種估計第一時脈與第二時脈之間之時脈相位差的方法。該方法包含有：偵測第一、第二時脈之間的時脈相位差，產生代表時脈相位差的偵測結果訊號；決定訊號處理的單位時間，以及依據訊號處理的單位時間與偵測結果訊號，估計時脈相位差。

依據本發明之另一實施例，其係揭露一種估計第一時脈與第二時脈之間之時脈相位差的方法。第一時脈係一頻率合成器所產生並傳送至第一電路，而第二時脈係該頻率合成器所產生並傳送至第二電路。該方法包含有：於第一電路之處，接收第一時脈以及頻率合成器所產生並經由第二電路所轉送的第二時脈；偵測由頻率合成器所接收的第一時脈與第二電路所轉送的第二時脈之間之第一相位差，產生代表第一相位差的第一偵測結果訊號；依據訊號處理的單位時間與第一偵測結果訊號，估計第一相位差；於第二電路之處，接收第二時脈以及頻率合成器所產生並經由第一電路所轉送的第一時脈；偵測由頻率合成器所接收的第二時脈與第一電路所轉送的第一時脈之間之第二相位差，產生代表第二相位差的第二偵測結果訊號；依據訊號處理的單位時間與第二偵測結果訊號，估計第二相位差；以及依據所估計出的第一、第二相位差，計算第一時脈與第二時脈之間的時脈相位差。

請搭配參照第1圖與第2圖，第1圖所繪示為本發明之一實施例用以估計第一時脈CLK1與第二時脈CLK2之間之時脈相位差(Clock Skew)的估計裝置100的示意圖，第2圖所繪示為第1圖所示之估計裝置100所估計之該時脈相位差的訊號範例示意圖。如第1圖所示，估計裝置100包含有偵測電路105與處理電路110，偵測電路105包含有一比對電路1051與一緩衝閂鎖電路1052，比對電路1051包含有一互斥或閘(XOR gate)，而緩衝閂鎖電路1052包含有複數個緩衝器1503及複數個正反器1504。就訊號的連接關係來說，第一時脈CLK1與第二時脈CLK2係連接至該互斥或閘的輸入端，而該互斥或閘之輸出端係連接至該些緩衝器1503與該些正反器1504，使得其輸出端上的比對結果訊號S_xor被傳輸至該些緩衝器1503與該些正反器1504，其中該些緩衝器1503係以串聯方式電性連接，依序地緩衝並傳遞所接收之比對結果訊號S_xor在不同時間點上的訊號邏輯準位值；該些正反器1504係以串聯方式電性連接，且分別耦接至該些緩衝器1053的輸入端，每一正反器在本實施例中係利用掃描式D型正反器(Scan D-type Flip Flop,Scan DFF)加以實現，其資料輸入端di係連接至一相對應緩衝器的訊號輸入端，其時脈輸入端clk係皆連接至第一、第二時脈CLK1、CLK2的其中之一(在本實施例中係連接至第二時脈CLK2)，其移位輸入端si係連接至前一級正反器的資料輸出端q或是連接至一移位輸入訊號S_si，其移位致能端se係皆連接至一移位致能訊號S_se，最後一級的正反器則產生並輸出偵測結果訊號S1至處理電路110；該些正反器1054係根據時脈輸入端clk所接收到的第二時脈CLK2之頻率，分別取得相對應緩衝器所暫存的資料，以產生偵測結果訊號S1。因此，藉由互斥或閘、緩衝器、掃描式D正反器的運作，偵測電路105係可用來偵測第一時脈CLK1與第二時脈CLK2之間的時脈相位差Pd，以產生代表時脈相位差Pd的偵測結果訊號S1。

在本實施例中，第一時脈CLK1與第二時脈CLK2係由同一頻率合成器所產生的時脈訊號，然而，因為電路線路配置的關係，常造成第一時脈CLK1與第二時脈CLK2之間出現相位差異，所以，在本實施例中，係假設第一時脈CLK1與第二時脈CLK2的頻率實質上相同，而僅具有相位差；然而，需注意的是，此僅是為了方便說明本發明之實施例的運作，並非是本發明的限制。如第2圖所示，第一時脈CLK1與第二時脈CLK2係為實質上頻率相同而相位不同的訊號，比對電路1051係用以比對第一時脈CLK1與第二時脈CLK2的訊號波形，其互斥或閘係接收第一時脈CLK1與第二時脈CLK2，對第一時脈CLK1與第二時脈CLK2進行互斥或運算，產生比對結果訊號S_xor，當第一時脈CLK1與第二時脈CLK2的邏輯準位相同時，該互斥或閘的輸出係為低邏輯準位‘0’，反之，當第一時脈CLK1與第二時脈CLK2的邏輯準位不相同時，該互斥或閘的輸出係為高邏輯準位‘1’，因此，如第2圖所示，該互斥或閘所輸出之比對結果訊號S_xor的高邏輯準位‘1’的訊號長度可代表第一時脈CLK1與第二時脈CLK2的相位差Pd，需注意的是，此時尚未估計出所產生之高邏輯準位‘1’的訊號長度，因此仍並未估計出相位差Pd的值，在本發明的實施例中，估計裝置100係利用數位估算的方式來進行時脈相位差Pd的估計，藉由使用後級的緩衝閂鎖電路1052與處理電路110的計算，估計裝置100可利用數位電路的操作來取得/取樣出比對結果訊號S_xor所代表相位差Pd之訊號長度應係對應於多少個單位時間(例如電晶體單位運作時間)。實作上，本實施例中，電晶體單位運作時間係為一緩衝閘的訊號傳遞時間(gate propagation delay)，然此並非是本發明的限制。

緩衝閂鎖電路1052係用以緩衝/閂鎖比對結果訊號S_xor，依據第一時脈CLK1與第二時脈CLK2的其中之一時脈以及比對結果訊號S_xor，產生代表時脈相位差Pd的偵測結果訊號S1，偵測結果訊號S1係為一數位資料訊號並具有時脈相位差Pd所對應之單位時間數目的估計資訊，於此需注意的是，本實施例中，緩衝閂鎖電路1052係根據第二時脈CLK2的頻率來產生偵測結果訊號S1，而因為第一、第二時脈CLK1、CLK2的頻率實質上相同，所以，在其他實施例中，緩衝閂鎖電路1052亦可根據第一時脈CLK1的頻率來產生偵測結果訊號S1。在偵測結果訊號S1被產生後，處理電路110可依據偵測結果訊號S1包含有之時脈相位差Pd所對應的單位時間數目以及一單位時間的實際時間長度，估計出時脈相位差Pd的值。此外，訊號處理的單位時間之時間長度可由處理電路110預先估計/決定，或是在得到偵測結果訊號S1之後再決定/估算一訊號處理的單位時間。

當該互斥或閘產生並輸出比對結果訊號S_xor時，上述該些緩衝器1503係用以逐一地緩衝比對結果訊號S_xor的訊號內容，每一相對應的掃描式D型正反器之時脈輸入端係耦接至第二時脈CLK2，因此，每一掃描式D型正反器係依據第二時脈CLK2的頻率而進行作動，所以，利用N個掃描式D型正反器，即可在第二時脈CLK2的一訊號週期時段內同時對比對結果訊號S_xor的波形進行取樣，產生N個取樣數值。比對結果訊號S_xor所代表的是兩時脈之間的相位差Pd，因此，在被取樣之後，取樣數值的變化可指示出相位差Pd的數值大小，如第2圖所示，偵測結果訊號S1包含有取樣所產生的一連串資料位元，舉例來說，偵測結果訊號S1之該一連串資料位元，如第2圖所示，在一訊號週期時段P_S1的時間內，具有一連串的連續資料位元‘1’與一連串的連續資料位元‘0’，其中在此例子中，資料位元‘1’的個數等於3並小於資料位元‘1’的個數，假設每一正反器的作動反應時間實質上均相同，則資料位元‘1’的個數所代表的是比對結果訊號S_xor於一次週期時間內處於高邏輯準位的時間，亦即，代表第一、第二時脈CLK1與CLK2之相位差Pd的數值大小。

偵測結果訊號S1所包含之該連串資料位元係傳送至處理電路110。為了能夠得出或計算出相位差Pd的數值，處理電路110係先計算或估算估計裝置100內之每一訊號處理的單位時間，也就是說，估算估計裝置100內之基本電路元件的訊號處理單位時間，以正反器來說，其基本電路元件由電晶體所組成，等效上，處理電路110可藉由估計電晶體的平均訊號處理單位時間來決定前述之每一訊號處理的單位時間。在決定出訊號處理的單位時間後，處理電路110係根據所決定之訊號處理的單位時間以及偵測電路105所產生的偵測結果訊號S1，來估計時脈相位差Pd，例如，第2圖所顯示之偵測結果訊號S1在一週期時間內具有3個資料位元‘1’，也就是說，表示了時脈相位差Pd的數值相對應地3倍於訊號處理的單位時間，所以，當估算或計算出該訊號處理的單位時間，處理電路110就可以決定出時脈相位差Pd的數值。換言之，處理電路110係估計偵測結果訊號S1中對應於時脈相位差Pd的一組資料位元(例如上述的3個連續的資料位元‘1’)，並根據訊號處理的單位時間，判斷該組資料位元所對應的單位時間值，來估計出時脈相位差Pd。

此外，在其他實施例中，處理電路110亦可藉由判斷第一、第二時脈CLK1、CLK2其中一時脈(例如第二時脈CLK2)的週期具有M1個訊號處理單位時間，以及判斷上述之該組資料位元對應於M2個訊號處理單位時間，之後再根據數值M1、M2來估計出時脈相位差Pd的值。舉例來說，訊號處理單位時間係為一個緩衝閘的訊號傳遞時間，在第二時脈CLK2的頻率與週期長度已知的條件下，處理電路110可擷取第二時脈CLK2的訊號來分析一緩衝閘的訊號傳遞時間，例如，處理電路110可推算第二時脈CLK2的一週期長度內所對應之一緩衝閘訊號傳遞時間的個數M1，而在週期長度已知下，即可求出一緩衝閘的訊號傳遞時間，以進行時脈相位差Pd的估算。

此外，本發明之實施例中所使用的該些正反器1054係以掃描式D型正反器實現之，使用掃描式D型正反器來實現可達到緩衝/閂鎖所輸入之比對結果訊號S_xor以及將緩衝/閂鎖之結果輸出至後級的處理電路110之兩種功效。請參照第3圖，其所繪示為第1圖所示之掃描式D型正反器的電路示意圖。如第3圖所示，每一掃描式D型正反器1054等效上可視為由一正反器1055與一多工器1056所組成的電路元件，正反器1055係接收第二時脈CLK2與多工器1056的輸出來產生訊號至掃描式D型正反器1054的資料輸出端，多工器1056係分別經由掃描式D型正反器1054的資料輸入端di與移位輸入端si接收緩衝器1053之輸入端的比對結果訊號S_xor以及前一級掃描式D型正反器的資料或一輸入訊號的資料，為方便說明，資料輸入端si與移位輸入端si所接收的訊號在第3圖中係以S_di與S_si表示之。而多工器1056將依據掃描式D型正反器1054之移位致能端se所接收的移位致能訊號S_se來擇一輸出訊號S_di或S_si，當移位致能訊號S_se位於低邏輯準位時，多工器1056係輸出訊號S_di(亦即比對結果訊號S_xor)至後一級的正反器1055，而移位致能訊號S_se位於高邏輯準位時，多工器1056則輸出訊號S_si(前一級掃描式D型正反器的資料或輸入訊號的資料)至後一級的正反器1055。換言之，當移位致能訊號S_se位於低邏輯準位時，掃描式D型正反器1054係進行對比對結果訊號S_xor的閂鎖操作來取樣出訊號S_xor的內容，而當移位致能訊號S_se位於高邏輯準位時，掃描式D型正反器1054則將所取樣到的資料輸出至處理電路110。於此需注意的是，本發明並不限於使用掃描式D型正反器1054來實現緩衝/閂鎖以及將緩衝/閂鎖之結果輸出的功能，在其他實施例中，亦可使用其他電路架構或修改第1圖所示之電路架構來實現上述的功能與操作，亦即，第1圖所示之實施例係為本發明的較佳實施例，並非本發明的限制。

此外，在本發明的實施例中，掃描式D型正反器1504的個數N之值係相同於該些緩衝器1503的個數，且N的值為大於或等於2的正整數。實現上，為了能夠精確地估計出時脈相位差Pd之值，掃描式D型正反器1504的個數N之值係與第二時脈CLK2的週期長度p以及訊號處理的單位時間d有關，本發明之較佳實施例方式係使N之值大於p/d的值，使得上述緩衝/閂鎖的取樣操作可精確地取得足夠資料。而需注意的是，掃描式D型正反器的個數N不必然與p/d的值相關，且亦可由使用者或電路設計者自行決定之，換言之，掃描式D型正反器的個數N之值並非是本發明的限制。因此，前述該些掃描式D型正反器1504與該些緩衝器1503的個數N可根據訊號處理的單位時間d以及第一、第二時脈CLK1、CLK2其中一時脈(本實施例中為第二時脈CLK2)的週期長度p所決定，而決定N之值的操作也可由處理電路110執行。

在本發明的較佳實施例中，前述之互斥或閘及緩衝器係設計為對稱結構(Symmetric Cell)，以對稱結構所設計之互斥或閘及緩衝器所產生的訊號，其上升時間(Rising time)與下降時間(Falling time)實質係相同或是相近，如此，可避免估計時脈相位差Pd時造成誤差。

此外，在應用時，上述實施例的估計裝置100可設置於積體電路晶片的內部或外部來偵測第一、第二時脈CLK1、CLK2的相位差Pd，例如，該兩時脈可皆由積體電路晶片內的同一頻率合成器所產生，由於該積體電路晶片內部的電路配置關係，使得該兩時脈訊號在經過不等長之線路時產生相位差異而造成時脈相位差Pd。需注意的是，上述應用方式僅係用以方便說明，並非是本發明的限制。

請參照第4圖，其所繪示為第1圖所示之估計裝置100的操作流程示意圖。倘若大體上可達到相同的結果，並不需要一定照第4圖所示之流程中的步驟順序來進行，且第4圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中；詳細的流程步驟係說明如下：步驟402：開始；步驟404：接收第一、第二時脈CLK1、CLK2；步驟406：比對第一、第二時脈CLK1、CLK2，以產生可代表時脈相位差Pd的比對結果訊號S_xor；步驟408：使用多級緩衝器與正反器來緩衝/閂鎖比對結果訊號S_xor；步驟410：輸出緩衝/閂鎖的結果值，產生偵測結果訊號S1；步驟412：依據電路元件之訊號處理的單位時間以及偵測結果訊號S1中代表時脈相位差Pd的一組資料位元，估計出時脈相位差Pd的值；以及步驟414：結束。

此外，第1圖之實施例所示之估計裝置100係使用於估計被傳送至電路中相同位置或相近位置的第一、第二時脈CLK1、CLK2，然而，在實際應用時，第一、第二時脈CLK1、CLK2有可能被傳輸至同一積體電路中的不同位置。舉例來說，請參照第5圖，其所繪示為本發明一實施例之積體電路500的電路設置示意圖。如第5圖所示，積體電路500至少包含有一頻率合成器(或時脈產生器)502、複數個D型正反器505A與505B以及估計裝置100A與100B。由於D型正反器505A與505B的電路設置位置不同且相距較遠，所以，在本實施例中，可將正反器505A視為第一部分的電路，而正反器505B被視為第二部分的電路。頻率合成器502所產生的第一、第二時脈CLK1、CLK2係分別被傳輸至積體電路500內的不同電路位置(上述正反器505A與505B的位置)，因此，第一、第二時脈CLK1、CLK2係經過不等長的線路或不等數目的電路元件所處理或傳送，而具有不同的相位延遲，例如，從頻率合成器502至正反器505A的相位延遲係為I1，而從頻率合成器502至正反器505B的相位延遲係為I2，如第5圖所示。D型正反器505A與505B則係用以接收第一、第二時脈CLK1、CLK2以進行後續其他訊號處理，而估計裝置100A與100B的操作與功能係類似於第1圖所示之估計裝置100的操作與功能，其係分別設置於D型正反器505A與505B的鄰近位置，目的是用以估計出第一、第二時脈CLK1、CLK2在經過相位延遲後的時脈相位差Pd。估計裝置100A與100B之間彼此係具有線路連接(如第5圖所示)，使得估計裝置100A接收並估計D型正反器505A輸入端上的第一時脈CLK1及由估計裝置100B所轉送的第二時脈，由於由估計裝置100B所傳送的第二時脈係另被額外線路(估計裝置100A與100B之間的線路)所處理而具有不同的相位延遲，為了清楚表示，由估計裝置100B所傳送的第二時脈係標示為CLK2’，以和D型正反器505B之輸入端所接收的第二時脈CLK2有所區別。相同地，估計裝置100B係用以接收並估計D型正反器505B輸入端上的第二時脈CLK2及由估計裝置100A所轉送的第一時脈，為了清楚表示，由估計裝置100A所轉送的第一時脈係標示為CLK1’，以和D型正反器505A之輸入端所接收的第一時脈CLK1有所區別。

因此，估計裝置100A可用來接收並估計出時脈訊號CLK1與時脈訊號CLK2’之間的時脈相位差D1，而估計裝置100B可用來接收並估計出時脈訊號CLK2與時脈訊號CLK1’之間的時脈相位差D2，假設頻率合成器502至估計裝置100A的訊號相位延遲為I1，頻率合成器502至估計裝置100B的訊號相位延遲為I2，由估計裝置100A至估計裝置100B的訊號相位延遲為e1，以及估計裝置100B估計裝置100A的訊號相位延遲為e2，則時脈相位差D1實際應等於I1-(I2+e2)，以及時脈相位差D2實際應等於I2-(I1+e1)，因此，如果估計裝置100A與100B之間的訊號相位延遲e1、e2實質上彼此相同或相近，則時脈相位差D1與D2的差值關係可用以下等式表示之：

D1-D2=2×(I1-I2+e1-e2)=2×(I1-I2)；

因此，基於第一時脈CLK1與第二時脈CLK2之間的時脈相位差Pd實質上是相位延遲I1與I2的差值，因此，當估計第一時脈CLK1與第二時脈CLK2之間的時脈相位差Pd時，可藉由以下的計算公式來得到或估算出時脈相位差Pd的值：

Pd=I1-I2=(D1-D2)/2；

如此，當使用估計裝置100A、100B分別估算出相位差D1、D2的值時，可將第一、第二相位差D1與D2相減，得到一相位差值，後之再將該相位差值除以二來得到第一時脈CLK1與第二時脈CLK2之間之時脈相位差Pd的值，因此，本發明之實施例中的估計方法可利用相位差D1、D2來計算出第一時脈CLK1與第二時脈CLK2之間的時脈相位差Pd，以達到估計時脈相位差Pd的目的。

請參照第6圖，其所繪示為第5圖所示之本發明之一實施例中時脈相位差估計方法的操作流程示意圖。倘若大體上可達到相同的結果，並不需要一定照第6圖所示之流程中的步驟順序來進行，且第6圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中；詳細的流程步驟係說明如下：步驟602：開始；步驟604：於第一電路之處(D型正反器505A的位置)，接收第一時脈CLK1以及頻率合成器502所產生並經由第二電路(亦即D型正反器505B)所轉送的第二時脈CLK2’；步驟606：偵測由頻率合成器502所接收之第一時脈CLK1與第二電路(D型正反器505B)所轉送的第二時脈CLK2’之間的一第一相位差D1，產生代表第一相位差D1之一第一偵測結果訊號S1’；步驟608：依據訊號處理之單位時間與第一偵測結果訊號S1’，估計第一相位差D1；步驟610：於第二電路之處(D型正反器505B的位置)，接收第二時脈CLK2以及頻率合成器502所產生並經由第一電路(亦即D型正反器505A)所轉送的第一時脈CLK1’；步驟612：偵測自頻率合成器502所接收之第二時脈CLK2與第一電路(D型正反器505A)所轉送的第一時脈CLK1’之間的一第二相位差D2，產生代表第二相位差D2之一第二偵測結果訊號S1”；步驟614：依據訊號處理之單位時間與第二偵測結果訊號S2”，估計第二相位差D2；步驟616：依據所估計出之第一、第二相位差D1與D2，計算第一時脈CLK1與第二時脈CLK2之間之時脈相位差Pd；以及步驟618：結束。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、100A、100B．．．估計裝置

105．．．偵測電路

110．．．處理電路

502．．．頻率合成器

505A、505B、1054、1055．．．正反器

1051．．．比對電路

1052．．．緩衝閂鎖電路

1053．．．緩衝器

1056．．．多工器

第1圖為本發明一實施例之用以估計第一時脈CLK1與第二時脈CLK2之間之時脈相位差的估計裝置之示意圖。

第2圖為第1圖所示之估計裝置所產生之訊號的範例示意圖。

第3圖為第1圖所示之掃描式D型正反器的電路示意圖。

第4圖為第1圖所示之估計裝置的操作流程示意圖。

第5圖為本發明一實施例之具有估計裝置之積體電路的電路設置示意圖。

第6圖為第5圖所示之本發明之一實施例中時脈相位差估計方法的操作流程示意圖。

100．．．估計裝置

105．．．偵測電路

110．．．處理電路

1051．．．比對電路

1052．．．緩衝閂鎖電路

1053．．．緩衝器

1054．．．正反器

Claims (18)

1. 一種估計一第一時脈與一第二時脈之間之一時脈相位差(clock skew)的估計裝置，其包含有：一偵測電路，用以偵測該第一、第二時脈之間之該時脈相位差，產生代表該時脈相位差之一偵測結果訊號；一處理電路，耦接至該偵測電路，用以決定訊號處理之一單位時間，以及依據訊號處理之該單位時間與該偵測結果訊號，估計該時脈相位差。
2. 如申請專利範圍第1項所述之估計裝置，其中訊號處理之該單位時間係電晶體之一訊號處理單位時間。
3. 如申請專利範圍第1項所述之估計裝置，其中該偵測電路係包含有：一比對電路，用以比對該第一、第二時脈的訊號波形，以產生一比對結果訊號；以及一緩衝閂鎖電路，用以緩衝閂鎖該比對結果訊號，並依據該第一、第二時脈的其中之一時脈及該比對結果訊號，產生代表該時脈相位差之該偵測結果訊號。
4. 如申請專利範圍第3項所述之估計裝置，其中該比對電路包含有：一互斥或閘(XOR gate)，用以對該第一、第二時脈進行一互斥或運算，以產生該比對結果訊號，其中該比對結果訊號之一高邏輯準位係代表該第一、第二時脈之該時脈相位差。
5. 如申請專利範圍第3項所述之估計裝置，其中該緩衝閂鎖電路包含有：複數個緩衝器，係串聯連接，並用以依序接收所產生之該比對結果訊號；以及複數個正反器，係串聯連接，並分別耦接至該些緩衝器之輸入端，該些正反器係用以根據該第一、第二時脈的其中之一時脈的頻率，分別取得該些緩衝器所暫存的資料，以產生該偵測結果訊號。
6. 如申請專利範圍第5項所述之估計裝置，其中該處理電路係另用以根據訊號處理之該單位時間以及該第一、第二時脈之其中之一時脈的週期來決定該緩衝閂鎖電路中該些緩衝器、正反器的個數。
7. 如申請專利範圍第1項所述之估計裝置，其中該處理電路係接收該偵測結果訊號，估計該偵測結果訊號中對應於該時脈相位差的一組資料位元，並根據訊號處理之該單位時間，判斷該組資料位元所對應的單位時間值，以估計出該時脈相位差。
8. 如申請專利範圍第7項所述之估計裝置，其中該處理電路係判斷該第一、第二時脈之其中之一時脈的週期具有M1個訊號處理單位時間，以及判斷該組資料位元對應於M2個訊號處理單位時間，並根據數值M1、M2來估計出該時脈相位差。
9. 一種估計一第一時脈與一第二時脈之間之一時脈相位差的方法，其包含有：偵測該第一、第二時脈之間之該時脈相位差，產生代表該時脈相位差之一偵測結果訊號；決定訊號處理之一單位時間，以及依據訊號處理之該單位時間與該偵測結果訊號，估計該時脈相位差。
10. 如申請專利範圍第9項所述之方法，其中訊號處理之該單位時間係電晶體之一訊號處理單位時間。
11. 如申請專利範圍第9項所述之方法，其中偵測該第一、第二時脈之間之該時脈相位差來產生代表該時脈相位差之該偵測結果訊號的步驟包含有：比對該第一、第二時脈的訊號波形，以產生一比對結果訊號；以及緩衝閂鎖該比對結果訊號，並依據該第一、第二時脈的其中之一時脈及該比對結果訊號，產生代表該時脈相位差之該偵測結果訊號。
12. 如申請專利範圍第11項所述之方法，其中產生該比對結果訊號的步驟包含有：對該第一、第二時脈進行一互斥或運算，以產生該比對結果訊號，其中該比對結果訊號之一高邏輯準位係代表該第一、第二時脈之該時脈相位差。
13. 如申請專利範圍第11項所述之方法，其中緩衝閂鎖該比對結果訊號並依據該第一、第二時脈的其中之一時脈及該比對結果訊號來產生代表該時脈相位差之該偵測結果訊號的步驟包含有：使用串聯連接之複數個緩衝器，依序接收所產生之該比對結果訊號；以及根據該第一、第二時脈的其中之一時脈的頻率，分別取得該些緩衝器所暫存的資料，以產生該偵測結果訊號。
14. 如申請專利範圍第13項所述之方法，其另包含有：根據訊號處理之該單位時間以及該第一、第二時脈之其中之一時脈的週期來決定所使用之該些緩衝器的個數。
15. 如申請專利範圍第9項所述之方法，其中依據訊號處理之該單位時間與該偵測結果訊號來估計該時脈相位差的步驟包含有：估計該偵測結果訊號中對應於該時脈相位差的一組資料位元，並根據訊號處理之該單位時間，判斷該組資料位元所對應的單位時間值，以估計出該時脈相位差。
16. 如申請專利範圍第15項所述之方法，其中根據訊號處理之該單位時間判斷該組資料位元所對應的單位時間值以估計出該時脈相位差的步驟包含有：判斷該第一、第二時脈之其中之一時脈的週期具有M1個訊號處理單位時間；以及判斷該組資料位元對應於M2個訊號處理單位時間，並根據數值M1、M2來估計出該時脈相位差。
17. 一種估計一第一時脈與一第二時脈之間之一時脈相位差的方法，該第一時脈係一頻率合成器所產生並傳送至一第一電路，該第二時脈係該頻率合成器所產生並傳送至一第二電路，以及該方法包含有：於該第一電路之處，接收該第一時脈以及該頻率合成器所產生並經由該第二電路所轉送的該第二時脈；偵測由該頻率合成器所接收之該第一時脈與該第二電路所轉送之該第二時脈之間的一第一相位差，產生代表該第一相位差之一第一偵測結果訊號；依據訊號處理之一單位時間與該第一偵測結果訊號，估計該第一相位差；於該第二電路之處，接收該第二時脈以及該頻率合成器所產生並經由該第一電路所轉送的該第一時脈；偵測由該頻率合成器所接收之該第二時脈與該第一電路所轉送之該第一時脈之間的一第二相位差，產生代表該第二相位差之一第二偵測結果訊號；依據訊號處理之該單位時間與該第二偵測結果訊號，估計該第二相位差；以及依據所估計出之該第一、第二相位差，計算該第一時脈與該第二時脈之間之該時脈相位差。
18. 如申請專利範圍第17項所述之方法，其中計算該第一時脈與該第二時脈之間之該時脈相位差的步驟包含有：將該第一、第二相位差相減，得到一相位差值；以及將該相位差值除以二，來得到該第一時脈與該第二時脈之間之該時脈相位差。