CN103364714A - 基于dll时钟恢复的高速串行io接口可测试性设计方法和系统 - Google Patents

Abstract

本发明公开了一种基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统。该方法的思想是：DLL时钟恢复电路可提供一组不同相位的时钟，设置DLL测试控制单元的控选信号，可利用这组多相位时钟产生采样点的测试时钟，在UI不同位置采样数据；内建BERT生成测试向量，检测、统计误码，测试误码率浴盆图，之后由抖动分离程序根据选通点位置和误码率信息拟合出随机抖动和确定抖动，并估计误码率。该方法还可测试抖动容限、灵敏度等参数，并为系统级可测试性提供了条件。本发明用内部时钟作为测试时钟，可保证高的测试精度，内建测试电路规模小且实现简单，测试流程不涉及ATE的使用，可有效降低高速串行IO接口依赖台式仪器测试的成本，并缩短测试时间。

Description

基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统

技术领域

本发明涉及一种高速串行IO接口可测试性设计的方法，具体是基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统。

背景技术

处理器速度的增加，I/O成为限制系统级性能的瓶颈，提高I/O的性能对于提高系统性能来说非常关键。在过去40多年里，芯片间的I/O互联主要采用并行总线技术，为了提高系统性能，数据率不断增加，时钟速率也不断提高，并行数据间的偏移(skew)影响越来越大，虽然源同步(Source Synchronous，SS)技术可以通过发送选通信号来避免数据间的偏移，但由于并行信号本身的限制，并行传输方式在传输速率增加时逐渐显得力不从心。因此，原本运用在远距离传输的串行信号传输方式被应用在系统1O中，串行传输是在收发器的发送端将时钟信号嵌入传输数据流，把并行数据转换为串行传输，在接收端通过时钟恢复电路从传输数据中恢复出时钟，并以此时钟对数据流采样，将传输数据从数据流中恢复出来。

对于高速串行IO接口电路，数据率不断增加，信号质量将受到影响，抖动和噪声是影响高速信号质量最大的因素。时间轴上的抖动以及幅度轴上的噪声被认为是波形的退化，有可能引起数据的误识别，也就是误码。误码可以靠错误检测和更正协议或更上层的重发协议来避免，大多数的高速I/O通信技术中要求的误码率是10^-12。

数据率增加，单位时间间隔(UI)变得越来越小，抖动和噪声对系统影响越来越大。对于高速系统，抖动、噪声以及误码率测试(JNB testing)必不可少，是保证系统质量的重要条件。抖动会引起误码、使高速I/O电路失效，可分为确定抖动(DJ)和随机抖动(RJ)，其中，确定抖动有界，随机抖动无界。建立抖动测试，不仅是测试实际抖动是否符合设计要求，更通过抖动分离，结合各部分抖动成因优化系统性能。目前广泛应用的尾部拟合法可根据随机抖动的高斯模型和确定抖动的双迭尔塔模型建立抖动和误码率之间的函数关系，从总抖动(TJ)中分离出随机抖动和确定抖动。但这一模型没有考虑多高斯随机抖动、码间干扰、占空比失调等，并忽略了噪声的影响，因此准确度有限。

90年代末，国外公司和大学对高速电路测试领域开始了广泛的研究并取得一定的成果，但国内在这方面的研究刚刚起步，并停留在理论研究上。目前，高速系统精确测试全部参数更多还要依赖高端台式仪器，例如采样数字示波器、高速时钟生成器、误码率分析仪等，这些测试设备的测试精度高，但测试成本高、测试时间长且不能自动测试。对于面向制造的测试，这种测试成本和测试时间是不可接受的，因此要靠可测试性设计的手段来降低测试成本，缩短测试时间。

环路测试方法(Loopback)是常用的面向制造的可测试性设计方法。这一方法能够很好的解决高速I/O内部信号不可测的问题；通过不同层次的环路(内环、外环)还可以准确定位出不能达到预期指标的模块；其中外环测试可模拟真实的传输通道，使测试相对准确；环路测试大大简化了测试流程，降低测试成本。这一方法的开销是在内部增加激励生成器(datapattern generator)以及基于比较器的误码率测试器(BERT)。但是，环路测试只是通过/失败测试，属于功能测试，无法得到参数信息；如果误码率要求低，需要发送的比特数庞大，测试时间将变得很长。但环路测试结构简单、易于实现，如果能够基于环路测试，加入额外的测试电路，增加自测试控制，就能够实现对高速串行电路的性能测试，这是本发明的出发点之一。

ATE有着测试速度快，产量大等众多优点，特别适合于生产测试，高端ATE的测试精度高，适用于参数测试。ATE测试是高速串行IO比较成熟的测试方法，能够较好的完成误码率测试、抖动测试，尤其是抖动测试，可达到3.5ps的精度。其测试思想是：ATE作为接收端，提供位置可移动的选通时钟，接收高速IO发送端发送的数据，通过移动采样时钟，就可以得到一个单位间隔(UI)内一系列位置点的选通数据，再用同步的方式将ATE接收到的数据和发送端发送数据比较，得到选通数据的误码，将误码除以对应位置点的发送比特数即得到该点的误码率，完成一系列点的误码测试之后就得到误码率浴盆图；依靠误码率浴盆图，结合尾部拟合法进行抖动分离，首先在误码率浴盆图上选取在确定性抖动边界(DJ)之外的点，这些选取点可认为是由随机抖动引起的误码，将ATE的选通时钟移至这些选通点，再次进行误码率测试，根据这些选通点的误码率，结合Tailfit的抖动分离算法拟合出RJ和DJ，完成对抖动的测试。简言之，这种方法是由ATE提供可移动的选通时钟去选通高速IO发送端数据，统计误码得到误码率浴盆图，再结合抖动分离算法拟合出抖动值，包括Verigy在内的各大ATE厂商已广泛使用这种方法。ATE的测试思想给我们一个很好的启示：如果在电路内部，使时钟恢复电路(CDR)恢复的时钟具备类似ATE选通时钟的特点，那么通过自测试的方式就可以得到误码率浴盆图，之后再经过抖动拟合完成抖动和误码率测试。如果采用自测试的方法，将会有效降低使用ATE测试的测试成本，并且由于没有ATE接收发送端数据后的数据同步时间，测试时间也将得到缩减。

接下来要考虑的是如何得到不同相位的选通时钟。在高速串行IO电路中，接收端的时钟恢复电路多采用锁相环(PLL)、过采样、延时锁相环(DLL)等方式实现。相对于PLL，DLL更容易稳定，众多文献已采用DLL代替PLL作为时钟恢复。DLL的特点是：压控延时线由压控延时单元构成，输入时钟每经过一级压控延时单元就产生一定延时，经过若干级延时单元之后，输出时钟和输入时钟同相位。由于存在一组压控延时单元，DLL稳定之后就可以提供一组不同相位的时钟，每一个相位都对应UI的一个位置，如果用这组内部多相位时钟代替外部测试时钟，就可以通过选择不同相位时钟，对UI不同位置采样，从而得到误码率浴盆图，之后再拟合出RJ和DJ。本发明正是借鉴了ATE的抖动测试思想，在环路测试基础上，设计了高速IO接口的可测试性系统。

发明内容

本发明的技术目的是：对基于DLL时钟恢复的高速串行IO进行可测试性设计，结合环路测试，对时钟恢复电路加入延迟单元控选电路，实现对不同相位时钟的选通，以对不同UI位置数据采样，测试误码率浴盆曲线图，结合抖动分离程序拟合抖动值，实现对抖动、误码率等参数的测试；同时，通过对BERT的设置和控选，还可实现抖动容限测试、时钟恢复电路灵敏度测试。

本发明实现目的的技术方案是：

本发明的技术方案包括两部分内容：高速串行IO接口的可测试性设计、测试方法及流程设计。内建测试系统的设计如图1所示，包含三个部分：环路Loopback、BERT和DLL时钟恢复的测试控制单元。环路Loopback把发送端的输出与接收端的输入相连。下面结合图2和图3详细说明BIST设计的BERT和DLL测试控制单元。BERT(Bit Error Rate Tester)的设计如图2所示，包括两个模块：测试向量生成(Pattern Generator)模块和误码检测(ErrorDetection)模块；测试向量生成器产生测试数据，PRBS核由线性反馈移位寄存器构成，产生伪随机序列，生成抖动和误码率测试数据，最坏情况测试核(Worst Case Core)生成抖动容限测试数据和时钟恢复电路灵敏度测试数据；误码检测器包括序列检测器(Sequence Detector)、比较器(Comparator)、误码计数器(Error Counter)和比特计数器(Total Counter)，用于比较误码并统计误码数和发送比特数。本发明中的BERT优于普通BERT之处在于：本发明中的BERT可进行误码率浴盆图的测试，而非简单的系统误码率测试，并且提供了实现多项内容测试的条件和可能。DLL作为时钟恢复电路，可以提供一组不同相位的时钟，当DLL稳定之后，测试控制单元(Counter，Multiphase Selector)从DLL提供的多相位时钟组里选择适当时钟进行数据采样，每一个相位时钟都对应在UI的一个位置，如图3所示。从DLL的多相位时钟组中选择确定时钟有多种实现方式，包括多路器MUX、有限状态机FSM等，本发明中采用的是计数器Counter控制。计数器电路结构简单，且计数实现选择相位时钟灵活、方便，只需对计数器输入进行设置即可；另外计数器是时序电路，由时钟控制，相比于多路器组合电路，延迟小，对待测电路的抖动影响很小；当DLL的延迟单元级数较多时，有限状态机的设计更为庞大，且转换关系复杂，而计数器增加的只是触发器的个数，因此更为灵活且控制方便，这是本发明的技术特点之一。

图4是DLL测试控制单元多相位时钟控选器的电路图。D触发器实现移位计数器的功能，测试输入为串行数据，测试输入格式为“…0001000…”，由参考时钟驱动，D触发器的输出是控选信号，在Sel_1～Sel_n中只有一个输出是高电平，其余为低电平。例如，计算后需要的测试时钟为Clk_i，设置测试输入向量，经过i个时钟周期后Sel_i信号升为高电平，而其他控选信号为低电平，Sel_i与Clk_i经过与或逻辑块，输出为Clk_i时钟信号，最后由测试模式信号控制的传输门开关将Clk_i送出，作为测试时钟。每个测试时钟完成对数据流采样后，将对移位计数器的D触发器单元进行复位，以便进行下一次测试的测试时钟控选。为了实现精度尽可能高的测试，需要对DLL延迟单元提出要求，从测试角度考虑，希望延迟单元的延迟尽可能小，以提供尽可能多的相位区间，但从信号质量与驱动能力角度考虑，延迟单元级数不能过多，否则时钟驱动能力会减弱，并且硬件实现代价大。综上，本发明中对DLL的延迟单元设计采用差分结构，可以实现低的抖动和快速锁定，并且延迟可调节。一般的DLL在锁定之后，延迟单元的总延迟是一个时钟周期，本发明设置延迟单元的总延迟为多个时钟周期，可以提供更多的相位时钟和更高的分辨率。综合考虑，在本发明前提条件下，延迟单元级数设置为20级，压控延迟线总延迟为3个时钟周期，可提供的测试分辨率是参考时钟周期的1/20，每级延迟单元的延迟是参考时钟周期的3/20，经过验证，这一方法符合测试需要。

图5描述了本发明的测试方法及测试流程。在插入BIST电路(包括BERT和DLL测试控制单元)后，设置测试控制信号，系统进入测试模式，按图5所示流程进行测试。在进行抖动和误码率测试时，首先要根据设计要求的总抖动TJ、RJ、DJ等参数计算误码率浴盆图，并在浴盆图上找到DJ边界；折衷测试时间和测试精度，确定发送比特数，并根据发送比特数在浴盆图上画出置信水平线；接着在浴盆图的DJ边界外、置信水平上选取误码率尽可能低的选通点，对这些点进行误码测试。这是误码率、抖动测试的前期准备部分，这一步的意义在于：经过一系列计算之后，在设计要求的误码率浴盆图模型上选择选通点，假设待测电路是好的，只对这些点进行误码测试就可以得到完整的测试信息，可以大大缩短测试时间。之后设置BERT的多路器，选通PRBS核测试通道，生成测试数据，设置DLL测试控制单元，选择选通点的相位时钟，采样数据，再经过误码检测器检测误码、统计误码率。最后由Matlab编写的抖动分离程序读入选通点及误码率，用抖动分离算法(尾部拟合法)拟合出RJ和DJ的值，结合公式计算UI中心处的误码率，进而完成抖动测试和误码率测试。值得说明的是，一般的协议不仅对误码率做出要求，还会要求TJ以及DJ、RJ，根据Spec要求的抖动可以通过程序计算出误码率浴盆图，虽然本发明可以实现误码率浴盆图的测试，但为了缩短测试时间，只需要从Spec要求的误码率浴盆图上选取合适选通点进行各点误码率测试即可。完成抖动和误码率测试之后，设置BERT的多路器，选通最坏情况测试核，由外部输入测试信号，分别进行抖动容限测试和时钟恢复电路灵敏度测试，在进行这两项测试时，不需要选通相位时钟，所以关闭DLL测试控制单元，同时由误码检测器检测误码，统计误码率，当误码率不再符合设计要求时，将可能出现指数级的变化，那么说明当前输入的测试信号参数即为对应的抖动容限阈值或时钟恢复电路灵敏度测试可识别的最小幅度，至此完成抖动容限测试和时钟恢复电路灵敏度测试。

本发明的技术效果在于：

首先，本发明基于DLL时钟恢复，采用内部时钟作为测试采样时钟，比外部时钟更加精确，而DLL的多相位又可以提供较高的分辨率，从而达到对测试精度的要求。其次，由于不需要精确的外部时钟，减少了对昂贵测试设备(如ATE)的依赖，进而降低测试成本，体现了BIST的意义。再次，本发明可实现的测试内容包括误码率测试、抖动测试、抖动容限测试、时钟恢复电路灵敏度测试等，只需根据不同测试内容对BERT进行设置即可。最后，本发明的硬件代价小，相比于原电路，增加的是DLL测试控制单元和BERT，而这部分BIST电路在电路正常工作时处于“关闭”状态，因此不会对原电路造成影响，即使在测试模式下，由于DLL测试控制单元计数器是规模非常小的时序电路，不像多路器等组合电路带来延迟影响，也不像有限状态机FSM结构庞大且转换条件复杂，因此对待测电路的抖动影响很小。本发明的重要意义在于大大降低了测试成本，缩短测试时间，且易于实现，是针对基于DLL时钟恢复的高速串行IO接口测试的一种实际可行且有效的测试方法。

附图说明

图1本发明测试系统示意图。

图2本发明BERT结构设计示意图。

图3本发明DLL测试控制单元示意图。

图4本发明DLL测试控制单元多相位时钟选择器电路图。

图5本发明测试方法及流程图。

具体实施方法

以下结合附图详细描述本发明所提供的基于DLL时钟恢复高速串行IO接口的可测性设计方法和系统，但不构成对本发明的限制。

本发明基于DLL时钟恢复的高速串行IO接口测试方法，其实施步骤包括：

第一阶段：建立BIST电路

Step1：在高速串行IO电路设计完成之后，插入供测试用的BIST电路。本发明的BIST电路包括两部分：BERT和DLL测试控制单元，如图1所示。BERT设计如图2所示，包括向量生成器和误码检测器，向量生成器由PRBS核(Pseudo Random BinarySequence)和最坏情况测试核构成，产生测试数据。误码检测器用于误码计数，包括序列检测器、比较器、误码计数器和比特计数器四个模块。多路器模块用于测试模式控选，根据进行的是抖动、误码率测试，还是抖动容限测试、时钟恢复电路灵敏度测试进行设定。DLL控制单元由计数器实现，如图3所示，计数器的功能是根据浴盆图上选定的选通点，在DLL产生的多相位时钟组中选择对应时钟进行数据采样，从而测试该选通点的误码率。

Step2：插入BIST电路后，对BERT进行功能验证。

第二阶段：进入测试模式，设置多路器控选信号，进行抖动、误码率测试Step3：结合图5的测试流程，选通PRBS核测试输出，依照设计规格，根据Spec规定的误码率、抖动(包括TJ、RJ、DJ)，计算出误码率浴盆图，并根据Spec规定的DJ，在浴盆图上画出DJ边界。

Step4：根据测试时间和测试精度的要求，决定发送端的发送比特数，根据经验公式在误码率浴盆图上画出置信水平线，置信水平线是指在本次发送比特数前提下，浴盆图上高于置信水平线的采样点是可信的。

Step5：在DJ边界外、置信水平线上，选取合适选通点，要求误码率尽可能低，由于在DJ边界之外，这部分的误码可认为全部由RJ引起。

Step7：根据选通点的UI位置，设置DLL测试控制单元计数器，选择与选通点UI位置对应的相位时钟；

Step8：由向量生成器产生测试数据，在发送端发送数据，在接收端用被选时钟选通数据，由误码检测器检测误码，得到误码数，并转化为误码率。

第三阶段：结合抖动分离算法，拟合出RJ和DJ，完成抖动测试

Step9：用Matlab工具编写的抖动分离程序，读入选通点与误码率信息。

Step10：由于测试的是误码率浴盆图，为了进一步提高抖动拟合的准确度，本发明的抖动分离程序结合尾部拟合和Q值外推法，将误码率转换到Q函数，通过函数关系计算出RJ、DJ的值，以及中心处的误码率。

第四阶段：选通最坏情况测试核测试通道，进行抖动容限测试和时钟恢复电路灵敏度测试

Step11：选通最坏情况测试核通道，此时DLL测试控制单元关闭，外部输入测试数据，由BERT的误码检测器检测误码，统计误码率，测试接收端在最坏情况下能否保证设计要求的误码率，观测误码率变化，当误码率出现指数级变化时，测试输入的抖动对应待测电路的抖动容限阈值。

Step12：由最坏情况测试核通道输入测试数据，测试数据要求非标准幅度，测试时钟恢复电路灵敏度，即时钟恢复电路可识别多小幅度的信号，由误码检测器检测误码，统计误码率，当误码率出现指数级突变时，表示当前信号幅度为时钟恢复电路可识别幅度的边界值，这一部分也属于接收端测试。

本发明基于DLL时钟恢复，建立BIST测试电路，包括BERT模块和DLL测试控制单元，结合设计Spec的要求，制定测试计划，通过设置BIST电路，实现对高速串行IO接口的误码率测试、抖动测试，以及抖动容限测试、时钟恢复电路灵敏度测试，更提供了系统级测试的条件和方案。本发明采用内部时钟作为测试时钟，准确度高，由DLL提供的高分辨率可实现较高测试精度，且DLL测试控制单元计数器可控，可实现任意选通点的误码率测试，测试控制方便、灵活。鉴于DLL在高速串行IO接口电路中已被广泛使用的事实，本发明的可行性有坚实基础，硬件实现代价小，不依赖昂贵台式仪器的使用，可有效降低测试成本，缩短测试时间，是一种行之有效的测试方法。

Claims (3)

1.一种基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统，其特征在于，包含三部分：设计BIST电路模块、基于该BIST设计测试流程、实现多项测试内容的测试；其中，BIST电路包含两个模块：

1)误码率测试器BERT模块，如图2所示，包含向量生成器(Pattern Generator)和误码检测器(Error Detection)两部分，其中向量生成器生成测试数据，包含两种类型的测试向量：进行抖动、误码率测试的伪随机序列测试数据，由线性反馈移位寄存器构成的PRBS模块产生；进行抖动容限测试、时钟恢复电路灵敏度测试的测试数据，由最坏情况核(Worst Case Core)产生；误码检测器由序列检测器、数据比较器和误码计数器、比特计数器四部分构成，对测试点选通数据进行误码检测并对误码计数，最终转换为误码率；

2)DLL时钟恢复电路测试控制单元，如图3所示，由计数器实现，作用在于对DLL不同相位时钟进行控选，控选原则依赖于对测试选通点的选择，通过对不同相位时钟的选通，实现对传输数据在单位时间间隔(UI)内不同位置的采样，进行误码率浴盆图的测试。

2.如权利要求1所述的方法，其特征在于，基于本发明的可测试性设计制定测试流程，根据设计要求和测试要求，选取合适选通点，对UI不同位置进行误码测试，获得各个选通点的误码率，再由Matlab编写的抖动分离程序拟合出随机抖动和确定性抖动，并根据函数关系计算UI中心处误码率，完成抖动测试和误码率测试；测试流程不涉及昂贵测试设备的使用，完全是自测试实现，使用内部时钟，保证较高准确度，且不需要使用高端测试仪器，有效降低了测试成本，缩短测试时间。

3.如权利要求1所述的方法，其特征在于，实现多项测试内容的测试，通过设置BIST电路BERT的测试模式控选信号，选择不同的测试通道，可完成多项参数测试，包括误码率测试、抖动测试、抖动容限测试和时钟恢复电路灵敏度测试等。

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