CN101223726B - 用于使用异步微控制器测试集成电路的仿真和调试接口 - Google Patents

用于使用异步微控制器测试集成电路的仿真和调试接口 Download PDF

Info

Publication number
CN101223726B
CN101223726B CN2006800259344A CN200680025934A CN101223726B CN 101223726 B CN101223726 B CN 101223726B CN 2006800259344 A CN2006800259344 A CN 2006800259344A CN 200680025934 A CN200680025934 A CN 200680025934A CN 101223726 B CN101223726 B CN 101223726B
Authority
CN
China
Prior art keywords
duty ratio
signal
receiver
data
test signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800259344A
Other languages
English (en)
Other versions
CN101223726A (zh
Inventor
罗杰·F·舒特尔特
海尔特扬·约尔登斯
约勒姆·F·斯兰登博克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN101223726A publication Critical patent/CN101223726A/zh
Application granted granted Critical
Publication of CN101223726B publication Critical patent/CN101223726B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
    • H04L1/205—Arrangements for detecting or preventing errors in the information received using signal quality detector jitter monitoring
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

一种用于测试数据发射和接收系统的方法，所述方法包括：把来自系统的发射机(14)的测试信号发送至系统的接收机(12)，并分析所接收到的信号。改变测试信号和系统的接收机所使用的定时信号之间的占空比关系，并分析所述占空比改变的影响。改变占空比关系提供了占空比失真(DCD)，并且将该占空比失真认为是某种形式的嵌入的抖动插入。可以相对容易地测量这种类型的抖动。

Description

用于使用异步微控制器测试集成电路的仿真和调试接口
技术领域
本发明涉及对发射和接收系统的测试，更具体地，涉及在使用该系统的设备内验证数据传送的可靠性。例如，该发射和接收系统将典型用于将数据提供给高速数据总线并从高速数据总线接收数据，该高速数据总线提供了集成电路(IC)的不同部分之间或不同IC之间的通信。
背景技术
串行通信收发机(发射机/接收机设备)广泛用于IC、电路板和系统之间的数据传送。接口可以以高于生产所使用的测试设备能力的数据速率进行操作，这为硬件测试带来了困难。在出现特定等级的失真、具体是抖动时，高速接口需要适当地重构来自接收信号的接收比特。
需要大量的设计努力来实现高数据速率，并保证相关过程、电压和温度变化之下的操作。因此，小的生产缺陷会导致接口超出规定限制。
致力于检测结构缺陷的现有生产测试方法可能不能够为高速接口检测到电路中的所有相关生产缺陷。对于特定系统，可以特别地设计测试设备来测量发射机处的抖动产生和接收机处的抖动容限。然而，这是昂贵并且耗时的方式，并不可行。
在生产中广泛使用的针对基于规范的测试的备选是使用所谓“回送测试(loop-back test)”，通过使用回送测试将已知的发射机输出提供给接收机，并可以分析接收信号来测试完整的系统特性。典型地，通过嵌入式图案生成(embedded pattern generation)和比特差错计数器来支持回送测试，以便减小对测试设备的要求。
这种方法的缺点在于，可以检测到的缺陷的范围对于发射机和接收机来说是有限的，尤其在设计接收机以容忍来自发射机的特定量的抖动和衰减时。
典型地，锁相环用于从外部系统时钟信号中生成内部时钟信号。在同步系统中，相对于主系统时钟信号，不同的内部时钟信号的精度是影响系统中通过不同的内部时钟进行操作的不同部分之间的数据发射和接收性能的一个因素。典型地，在系统时钟信号和主时钟信号之间存在相移，将该相差随时间变化(相差的时间导数)的方式定义为定时抖动。
在解译接收数据时，如果所恢复的时钟边沿对比特流中的相邻比特进行采样，并且如果该相邻比特具有相反值，则会出现比特差错。由于抖动，数据转变(transition)时刻在其理想时刻附近变化。抖动具有不同的物理根本原因；诸如热噪声之类的一些根本原因导致了高斯分布概率(随机抖动，RJ)，而诸如串扰之类的根本原因导致了确定性的抖动(DJ)并具有其他类型的分布。由于RJ是无界的，所以总会存在比特差错概率。在正常情况下，设计余量保证了低的比特差错概率，例如，在规范中通常使用10-12的概率(即，比特差错率)。
一种提高回送测试的检测能力的已知方法是将抖动插入高速信号。可以使用通常由正弦波驱动的压控变量延迟元件来插入抖动。可以在芯片内(on-chip)或芯片外(off-chip)插入抖动。必须准确地知道所插入的抖动的等级，以使该方法适于生产测试。芯片外实现方式需要特定设备以及高速信号的探测和路由。芯片内抖动插入通常受到过程、电压和温度变化之下的较差可靠性的影响。
在EP 0 889 411中描述了用于测试PLL相位和抖动的自我测试电路的示例，这引入了已知延迟，并使用比较测量来推导出平均最大抖动的测量值。
发明内容
根据本发明，提供了一种用于测试数据发射和接收系统的方法，所述方法包括：把来自系统发射机的测试信号发送至系统的接收机，并分析所接收到的信号，
其中所述方法包括：改变测试信号和系统的接收机所使用的定时信号之间的占空比关系，并分析该占空比改变的影响。
改变占空比关系提供了占空比失真(DCD)，可以将该占空比失真认为是某种形式的嵌入的抖动插入。例如，可以使用低通滤波后的DC测量来相对容易地测量这种类型的抖动。此外，由于将回测DCD，所引起的DCD的所需精度较低，因而允许DCD的芯片内实现方式相对简单。具体地，所述方法不需要改变任何发射机或接收机的功能性操作，并且可以使用较小的IC面积并利用简单的测试设备来实现。
改变占空比关系可以包括：例如在发射机输出和接收机输入之间的路径中改变测试信号的占空比。然而，存在改变占空比关系的其他方式，例如改变用于对接收到的测试信号进行采样的接收机中所恢复的时钟的占空比。
该分析可以包括比特差错率测量。各种数量的DCD插入和比特差错率测量的组合允许在适于生产测试的足够短的时间内进行少量的测量。测量结果可以用于计算诸如随机抖动(RJ)、确定性抖动(DJ)和总抖动(TJ)之类的相关抖动特性。总抖动是使用统计方法在测试下得到的收发机的DJ和RJ特性的已知组合。
本发明的方法可以用于在一个边沿上锁定的(时钟恢复)PLL，然后可以单独测量上升和下降沿上的抖动。这增加了发现所检测到的缺陷的根本原因所需的诊断可能。本发明的方法还可以用于在两个边沿上锁定的PLL。
在一个实施方式中，通过将高速信号分为两个分支来添加DCD。在一个分支中，将高速信号延时可编程的时间量。这可以通过添加可编程的负载量来实现。然后可以在并行的与和或门中将这两个分支组合。与门给出了减小的占空比，而或门给出了增大的占空比。然后可以使用多路复用器来选择减小的或增大的占空比。
可以通过移位寄存器装置来提供可编程负载和多路复用器控制。
插入有DCD的回送高速信号可以与接收机输入管脚连接。可以在这些Rx管脚上内部地(芯片内)或芯片外地测量所插入DCD的实际量。为了使用信号测试器参数测量单元(PMU)或数字电压计(DVM)来对此进行芯片外测量，可以通过将电阻器与两个差分Rx管脚连接，并将电容器连接在两个电阻器的另一端来对该信号进行低通滤波。在多个(例如7个)RC时间常数之后，可以进行稳定的DC电压测量，并且对于图案...010101...，在50％的占空比的情况下期望0V的值。在存在DCD的情况下，所产生的DC值将随DCD量(具有时间单位，如皮秒)成比例地变化。
当没有插入DCD时与DC值的差是特别令人感兴趣的。可以在生产测试中，例如针对PMU或DVM的分辨率的限制(例如，对于典型的测试设备PMU为250微伏)，以良好的精度进行这种相关测量。
典型地，接收机使用具有PLL的时钟和数据恢复(CDR)电路，该PLL锁定至接收到的高速信号。取决于PLL的实施方式，可以在一个或两个边沿上进行锁定。当仅使用上升或下降沿之一来执行CDR PLL锁定时，可以选择性地做出由PLL所使用的用于锁定的边沿，以实现对与这两个边沿相关的缺陷的检测。当PLL在这两个边沿上锁定时，所插入的DCD将影响这两个边沿。
典型地，所恢复的CDR时钟用于在上升和下降沿上对接收到的高速数据进行采样。对于CDR锁定至高速信号的一个边沿，DCD使相反的数据边沿相对于其正常位置发生移动。这导致了这些边沿上的比特差错的增大的概率。优选地，接收机中的比特差错计数器允许对这个概率进行测量。
因为所插入的DCD的实际量由于过程参数的散差(spread)而逐芯片地有所改变，所以可以对测量到的所插入的DCD和相应的BER进行处理，以确定合格/失败条件。可以使用统计评估来从测量到的DCD和相应的BER中提取出相关的抖动值。
本发明对于检测发射机或接收机硬件中的生产缺陷尤其有益，可以导致增大的抖动生成和/或减小的抖动容限，因为这导致了回送信号的更高的BER。
本发明还提供了一种用于测试数据发射和接收系统的设备，包括：
用于生成用于发射的测试信号的装置；
用于改变测试信号和系统的接收机所使用的定时信号之间的占空比关系的装置；以及
用于在占空比改变之后分析包括所发射信号的接收到的信号的装置，由此来分析占空比改变的影响。
该设备与包括发射机和接收机的数据发射和接收系统一起使用。
附图说明
现在将参照附图对本发明的示例进行描述，其中：
图1示出了本发明的发射和接收系统；
图2更加详细地示出了用于图1系统中的占空比控制单元；
图3示出了可以如何实现图2单元中的开关；
图4示出了用于解释图2单元操作的时序图；
图5示出了用于测量占空比的电路；
图6示出了用于解释图5电路的操作；
图7是示出了占空比改变的影响的时序图的第一示例；
图8是示出了占空比改变的影响的时序图的第二示例；
图9是示出了占空比改变的影响的时序图的第三示例；
图10示出了在PLL锁定边沿之间开关的一种方式；
图11示出了在PLL锁定边沿之间开关的另一种方式；
图12是本发明第一方法的流程图；
图13是本发明第二方法的流程图；以及
图14a和14b示出了不同类型的占空比失真在眼图上的影响。
具体实施方式
本发明涉及对发射和接收系统的测试。本发明特别可应用于在接收机中使用时钟和数据恢复(CDR)电路来导出时钟定时信息并从所接收到的数据流中执行数据恢复的系统。
存在许多适于CDR电路的不同结构。三种主要结构可以被分为过采样结构、跟踪结构和相位内插结构。
在过采样结构中，针对每个比特时段进行多个采样。算法决定哪个比特是最适于使用的比特。对于非常高速的信号，该结构对于构建允许数据过采样的时钟是不切实际的。
在跟踪结构中，使用锁定到所接收数据的锁相环。
对于相位内插结构(这实质上是跟踪的可选形式)，使用传输时钟，并把相位与输入数据对准，所以仅对相位进行跟踪。这通常通过选择最靠近数据转变的环来实现。
现在将基于跟踪结构来给出本发明的示例，但是很明显，本发明也可以应用于其他结构。
本发明是基于：添加占空比失真(DCD)，以受控和可测量的方式相对于所恢复的时钟边沿对数据边沿的位置进行移动。这样，测量为BER的比特差错概率将会更高。根据所测量的边沿移动和相应的BER，可以计算RJ的标准差以及DJ的峰峰值。
当锁定在所接收到的比特流的上升或下降沿上出现时，所引入的DCD实质上将使相反的数据边沿相对于所恢复的时钟边沿发生移动，掩盖了与这些时钟边沿相关的缺陷。为了掩盖与其他边沿相关的缺陷，需要允许选择CDR PLL所锁定的边沿的测试过程。
图1示出了本发明的使用DCD插入向发射和接收系统提供可测试性的系统。
该设备包括具有接收机12和发射机14的收发机10，它们作为高速通信总线15和串行电路16之间的接口。把回送路径定义在发射机14的输出与接收机的输入之间，该路径包括占空比失真(DCD)元件18。DCD元件18通过测试寄存器20进行控制，测试寄存器20也对使用接收机12由电路16接收到的信号进行分析。在所示出的示例中，该分析包括由BER单元22所实现的比特差错率(BER)测量。以24示出对DCD元件的控制。图1也示出了将施加有DCD的信号提供给测量电路26(可以在芯片内或芯片外)，并且这在信号经过接收机之前实现了对所施加的DCD的测量。
图1还示出了测试寄存器20具有控制输出25“select lockedge”。如以下所讨论的，该选择锁定边沿依据执行时钟恢复的方式而被需要或不需要。图1还示出了测试寄存器和电路16之间的数据通信路径26。图1还示出了“test-enable”控制信号，该控制信号实现了对不同测试模式的选择，例如回送模式、图案生成模式和差错比较模式。本发明的实施方式可以考虑以下五种操作：
DCD插入；
DCD测量；
锁定边沿的选择(如果需要)；
BER测量；以及
抖动分析
图1中没有示出抖动分析，并且可以将这种分析实现为测试设备上的软件。前三种操作是本发明的关键点。
可以以多种不同方式来实现占空比失真的插入。一种可能性是使用电路元件的下降和上升时间的固有差。例如，在给定的CMOS工艺下，具有两个输入A和B的标准多路复用器在下降和上升时间之间具有20ps数量级的差。可以配置多路复用器链，其中每个多路复用器输出与下一个多路复用器的输入A连接，并且输入B与原始信号连接。然后，每个多路复用器将20ps的DCD添加至信号；可以通过选择信号路径中的多路复用器的个数来对总DCD进行编程。这种DCD的实施方式具有以下缺点：使用原始信号来驱动所有多路复用器输入B，这需要针对该信号的大的缓冲器。
现在将参照图2对实现占空比失真的示例方法进行描述，其避免对于大缓冲器的需求。图2示出了n+1比特可编程DCD电路。
在图2的DCD插入电路18中，在两个分支(“TXdelayed”(分支30)和“TXbuf”(分支32))中使用来自发射机的高速信号。每个分支包括第一和第二缓冲器30a、30b和32a、32b。信号通过这些分支以特定延迟进行传播。针对分支30“TXdelayed”，可以通过选择性地将负载加至第一缓冲器30a来增大该延迟。作为备选，如果需要与可编程的负载相结合，则缓冲器的驱动强度可以是可编程的。
通过将控制比特移位至测试寄存器20对负载-选择比特“DCDdelay[0...n]”进行编程。然后，选择负载值作为电容值x1的二进制编码倍数(1、2、4、..、2n)。开关S0-Sn的线性阵列将电容器与缓冲器30a的输出耦合，其中n+1是所使用的开关个数。控制比特“DCDdelay[0..n]”控制开关S0至Sn，当闭合开关时，将电容加至缓冲器所见的负载。
每个开关S0-Sn可以实现为如图3所示的传输门。
图2中的两个分支TXdelayed和TXbuf用作并行的与门40和或门42的输入。与门的输出“TXand”提供了具有减小的占空比的信号；而或门输出“TXor”提供了具有增大的占空比的信号。
图4示出了两个分支中的信号，并示出了来自与门和或门的、针对两个分支之间给定的相对延迟的输出。可以清楚地看出信号TXand和TXor之间的占空比的不同。
通过多路复用器44(图2中示出)来选择增大或减小的占空比信号。通过测试寄存器20来提供多路复用器控制信号“DC_decrease_increase”。
潜在地，将缓冲器30a、30b、32a、32b、与/或门40、42和多路复用器44添加至DCD，从而该DCD并不仅仅取决于所添加的电容负载。这并不关键，因为DCD还由图1中所示的电路26在接收机管脚处进行测量。
然而，这些电路所添加的任何DCD将作为DCD偏移而出现。未平衡的偏移会产生如下风险：不能充分增大或减小占空比以在有限时间内产生明显数量的比特差错。
为此，如图所示，在两个分支30、32中添加缓冲器，以使通过这两个分支的缺省延迟近似相等。需要TXbuf分支32中的至少一个缓冲器在物理上对这两个分支进行隔离。为了允许可编程DCD减小和增大的范围尽可能相等，在这两个分支中的标称延迟应当相等。
可以以各种方式在电路26(图1)中测量占空比失真，例如使用示波器来测量。针对生产测试，优选对设备具有较低需求。在测试系统中通常可用的一件设备是参数测量单元(PMU)。PMU可以用于测量DC电压和电流，在配备了数字电压计(DVM)的测试器中，也可以使用DVM。
在添加了低通滤波器的情况下，也可以使用PMU或DVM来测量比特流的占空比。一种实施方式是在测试器至设备的接口板上添加低通滤波器，例如两个电阻器50与接收机管脚48连接，并且电容器52与电阻器的另外两端连接，如图1示意性示出并在图5中更加详细所示。电阻器-电容器被布置为低通滤波器，当然也可以使用其他滤波器配置。
电容器两端之间所测量的输出电压Vout的DC值是RC充电曲线，如图6所示。从两个电阻器之和中推导出时间常数(即对于图5中使用的值为2*50＝100欧姆)。
图5中的电路当然仅是一个示例，在其他接口实施方式中，例如由于外部DC偏置或参考电压的外部负载而导致电压值可以是不同的。
图6示出了具有50％占空比(线60)和49.5％占空比(线62)的低通滤波后的时钟信号的仿真。减小的占空比与2ps的DCD相对应。所产生的DC值是高速信号的时间‘高’减去时间‘低’的平均。50％的占空比时钟信号将Vout处接近0V的DC值。通常，在正支线(leg)上的DC输出电压将会是：
VoutDC，positive leg＝Vmin+(1-e-t/RC)*(duty_cycle)*(Vmax-Vmin)
Vmax和Vmin分别是‘高’‘低’电压。类似地，负支线上的DC输出是：
VoutDC，negetive leg＝Vmax-(1-e-t/RC)*(duty_cycle)*(Vmax-Vmin)
在电容器端子上所产生的DC输出电压Vout是差：
VoutDC＝VoutDC，positive leg-VoutDC，negative leg
＝Vmin-Vmax+2*(1-e-t/RC)*(duty_cycle)*(Vmax-Vmin)
针对图6的示例，具有49.5％占空比的信号，Vmax＝400mV且Vmin＝0V，将接近于：
VoutDC＝-0.4+2*(1-0)*0.495*0.4＝-4mV。
也可以在两个电容器端子之一和参考电压(例如地)之间测量输出电压。这具有以下缺点：所产生的电压差将会与占空比失真乘以电压摆动成正比，而不是与该值的两倍成正比(如以上等式中)。
低通滤波器可以在芯片内实现，芯片内开关将低通滤波器与高速信号连接。输出信号Vout必须在IC管脚处观察得到，例如使用模拟测试总线(例如IEEE 1149.4)。
DC电压测量直接受到电压幅度以及占空比的影响。典型地，在单独的专门测试中测量输出电压值，并且使用这些所测量的值结合低通滤波器后的DC测试来确定占空比。
如上所述，存在选择如何实现用于时钟恢复的锁定边沿的选项。实质上存在两个选项，一个是使用锁定在两个边沿上的PLL，另一个是使用锁定在一个边沿上的PLL。
作为引入DCD的结果，锁定在时钟内两个边沿上的PLL和数据恢复(CDR)电路的使用导致了两个数据边沿相对于其理想位置发生移动。因此，两个边沿均对增大的BER有所贡献。
图7示出了全数据速率的恢复后的时钟的情形。当然，也可以是不同的时钟速率对数据速率。更普遍地，使用全速率和半速率CDR。针对全速率CDR，1个时钟周期与1比特相对应，并且上升沿用于时钟恢复，下降沿用于数据恢复。针对半速率CDR，1个时钟周期与2比特相对应，并且上升和下降沿均用于时钟恢复。90度相移的时钟用于数据恢复，所恢复的时钟具有数据速率频率的一半。全数据速率时钟恢复作为示例示出。
图7中的示例信号是针对“10101”图案；针对其他图案，发生移动的边沿位置将根据转变而有所不同。
输入数据的顶部绘线70示出了50％的占空比。下两条绘线72、74示出了发生移动的1与0之间的转变，以分别提供减小和增大的占空比。该转变关于眼图中心对称地移动。当占空比减小或增大时，对任何其他比特进行采样的过程中出现差错的概率增大。
绘线76示出了所恢复的时钟，其中时钟1至0的转变已使用所检测到的输入数据眼图的中心来定时。这个1至0的时钟转变用于恢复如箭头79所示的数据。
锁定在一个边沿上的PLL的使用导致了CDR PLL将会锁定的数据边沿被固定。与PLL锁定的边沿相反的数据边沿是移动后的边沿，与这些边沿相关的缺陷将对BER有所贡献。图8再次示出了全数据速率的恢复后的时钟，并且图8中的不同绘线与图7中的那些绘线相对应。
图8中的示例信号还是针对“10101”图案，移动后的边沿80是与数据的下降沿相关联的那些边沿。
如果占空比减小，并且在上升沿上发生锁定(如图8的第二绘线)，则在转变为低之前对最后的高比特进行采样的过程中出现差错的概率增加。
当占空比增大时(图8中的第三绘线)，在转变为低之后对下一低比特进行采样的过程中出现差错的概率增加。
从以上可以看出，在存在插入的DCD的情况下，与PLL锁定的边沿相关的抖动将不会增大BER，仅与下一转变相关的抖动才会增大BER。
这样，不会检测到与PLL锁定的数据边沿相关的潜在缺陷。
为了克服这种可能的缺点，可以使PLL锁定的边沿成为可切换的。
图9示出了与图8相同的绘线，除了CDR信号锁定在下降沿，从而移动后的边沿90是与数据的上升沿相关联的那些边沿。
在这种情况下，如果占空比减小(图9中的第二绘线)，则出现与上升沿相关的差错的概率增加。类似地，如果占空比减小，则出现与下降沿相关的差错的概率减小(图9中的第三绘线)。
以这种方式，通过使锁定边沿可选择，可以单独地测试对BER有所贡献的所有上升和下降转变。这是图1中控制信号25的目的。
图10示出了可选锁定边沿的一种实施方式，其中将PLL锁定的数据进行倒转(invert)。
倒相器用于提供倒转后的数据，将原始数据和倒转后的数据提供给多路复用器102，该多路复用器102基于控制输入“Select_lock_edge”来选择数据信号之一。可以通过测试寄存器20来提供控制信号“Select_lock_edge”。
作为图11中示出的第二示例，XOR门110可以与“Select_lock_edge”控制信号和作为输入的数据(“data_in”)一起使用。
作为第三备选，如果所使用的信号是差分信号，则可以简单地反转差分极性来实现倒转。
如以上所概述的，待执行分析的目标是执行抖动测量和测试。抖动是串行收发机中比特差错的主要过程之一。具有增大的DCD的高速信号将更加易于受到抖动的影响并引起更多的比特差错。
使用可编程DCD的一种方式是增大DCD，直至观察到第一比特差错。由于抖动具有部分随机特性，所以无法预测何时会发生比特差错。因此，优选对比特差错个数进行计数，将其表示为比特差错率，该比特差错率是所接收到的错误比特个数与所接收到的比特总个数之比。
比特差错计数器是现有技术中公知的，并且传统设备可以用于实现图1所示的单元22。
为了基于所获得的比特差错率测量来执行抖动分析，测试设备记录具有相应比特差错率的一个或多个DCD值。
用于分析接收机性能的广泛使用的方法是绘出BER与开眼(eye-opening)之间的关系图。BER与开眼的关系图的对数线性曲线典型地类似于浴盆形状，并通常被称为浴盆曲线。
从浴盆曲线中，可以使用曲线拟合技术来估计随机和确定性抖动的值。为此，需要具有所插入DCD值和相应BER的一个或更多个测量结果。这些抖动计算也考虑了如何实现时钟恢复，尤其是在一个还是两个边沿上完成PLL锁定。
使用两个浴盆曲线点是相对简单的方法示例，这是在IEEE Std802.3ae-2002，Seetion 48B.3.1.3.1“Approximate curve fittingfor BERT scan”，pp 510-511中所描述的估计曲线拟合方法。该方法估计了随机抖动o、确定性抖动、峰峰值和总抖动峰峰值。使用该方法，参照开眼绘出两个BER值的分位数(quantile)。在这些点之间绘出的直线的斜率与随机抖动(RJ)值相对应，其中分位数(BER)＝0线交叉的点表示确定性抖动(DJ)的峰峰值。RJ和DJ根据TJ＝DJ+13.8*RJ而组合为TJ。
作为用于生产测试的本发明用途的示例，可以实现以下步骤来完成抖动测试；并应用于锁定在一个边沿的PLL。“Nr_observations”是用于抖动分析中的DCD-BER点的预定个数。
(i)选择回送测试模式
(ii)编程DCD延迟＝0，DC_increase_decrease＝‘0’，select_lock_edge＝‘0’
(iii)开始发射图案
(iv)测量并存储DCD和BER
(v)增大DCD延迟
(vi)将步骤(iv)-(v)另外重复“nr_observation-1”次
(vii)编程DCD延迟＝0，DC_increase_decrease＝‘0’，select_lock_edge＝‘1’
(viii)重复步骤(iv)-(vi)
(ix)编程DCD延迟＝0，DC_increase_decrease＝‘1’，select_lock_edge＝‘0’
(x)重复步骤(iv)-(vi)
(xi)编程DCD延迟＝0，DC_increase_decrease＝‘1’，select_lock_edge＝‘1’
(xii)重复步骤(iv)-(vi)
(xiii)执行抖动分析：计算RJ、DJ和TJ
(xiv)决定合格或失败
(xv)停止发射图案
图12中示出了该方法。该方法实现了针对不断增大的DCD延迟值进行N次BER测量的测试模式，其中。N次测量与值“nr_observation”相对应。这通过如120所示的子例程来执行。针对每个锁定边沿、增大的占空比和减小的占空比来执行该子例程。因此，获得了四组独立的数据，如图所示，示出了将子例程调用四次。
在PLL锁定到两个边沿的情况下，不使用信号“select_lock_edge”。在这种情况下的测试顺序是：
(i)选择回送测试模式
(ii)编程DCD延迟＝0，DC_increase_decrease＝‘0’
(iii)开始发射图案
(iv)测量并存储DCD和BER
(v)增大DCD延迟
(vi)把步骤(iv)-(v)另外重复“nr_observation-1”次
(vii)编程DCD延迟＝0，DC_increase_decrease＝‘1’
(viii)重复步骤(iv)-(vi)
(ix)执行抖动分析：计算RJ、DJ和TJ
(x)决定合格或失败
(xi)停止发射图案
图13中示出了该方法。该方法实现了针对不断增大的DCD延迟值同样进行N次BER测量的测试模式。这通过如130所示的子例程来执行，并针对增大的占空比和减小的占空比来执行该子例程。因此，获得了两组独立的数据，如图所示，示出了将子例程调用两次。
本发明可以应用于对高速接口的生产测试。串行接口的示例是串行ATA、PCI Express、DVI、HDMI和USB 2.0。本发明也可以用于并行类型的接口，如双倍数据速率存储器接口。
所示出的示例通常使用单极性信号。然而，也可以在本发明的电路中使用差分信号。
以上所描述的示例涉及串行通信系统，其中接收机从串行比特流中恢复时钟和数据。本发明也可以应用于本发明的应用，其中接收机具有外部提供的时钟。此外，可以将DCD作用于发射时钟而不是数据。这具有改变功能电路的缺点。其他应用可以在两个采样时间之间做出可测量的延迟，其中两个采样时间对改变和测量占空比的时钟的不同转变做出响应。例如，这种可测量的延迟可以应用于数字电路的延迟缺陷测试。
因此，可以考虑两种类型的占空比失真，并且可以将其认为是数据DCD和时钟DCD。对于数据DCD，在发射机之后插入DCD，使(例如)数据“1”比数据“0”更宽。因此，共模电压增大，眼图中的交叉点并不在中心，而是向更高或更低的干线(rail)移动，如图14a所示。
对于时钟DCD，在发射机之前插入DCD并作用于发射时钟，则共模电压是电压干线之间的一半，并且眼图转变随时间移动，如图14b所示。CDR可以锁存至上升或下降沿或二者。
可以在回送测试的其他示例中使用对于比特差错概率提供可测量影响的DCD的使用，以便增大回送测试的灵敏度。
在以上的示例中，在发射机和接收机之间的路径上插入DCD。对于一些高速I/O接口(如PCI Express)，发射机和接收机焊点(pad)是分离的，并且针对测试目的来插入专用回送路径。然而，在其他双向接口(如USB2.0)中，可以共享发射机和接收机焊点，在这种情况下，发射机输出和接收机输入是相同的。在这些情况下，没有提供用于测试目的的回送路径。然而，本发明仍可以通过在功能路径上添加DCD来实现。这需要针对功能信号的旁路可能性，这可以通过改变发射机或接收机功能操作来实现。
在以上的示例中，使用滤波器和DC测量技术来测量DCD。也可以使用其他方法(芯片内和/或芯片外)来测量DCD。例如，可以使用信号的随机采样，将所计数的“1”的个数除以所采样比特的总数。
各种其他修改对于本领域技术人员来说是显而易见的。

Claims (23)

1.一种用于测试数据发射和接收系统的方法，所述方法包括：把来自系统的发射机的测试信号发送至该系统的接收机，并分析所接收到的测试信号，
改变所接收到的测试信号和接收机所使用的定时信号之间的占空比关系，其中所述改变占空比关系包括通过将发射机发送的所接收到的测试信号分为两个分支、给一个分支的信号延迟提供可编程的时间量、以及将两个分支所处理的信号组合来改变所接收到的测试信号的占空比，并分析占空比改变的影响。
2.如权利要求1所述的方法，其中，在发射机输出和接收机输入之间的路径中改变测试信号的占空比。
3.如权利要求1所述的方法，其中，使用并行的与门和或门来组合两个分支中的信号，所述方法还包括使用多路复用器(44)选择增大或减小的占空比。
4.如权利要求1所述的方法，其中，将一个分支的信号进行延迟的步骤包括添加可编程的负载量。
5.如权利要求1所述的方法，其中，将提供一个分支的信号延迟的步骤包括使用可编程的驱动强度。
6.如权利要求1所述的方法，其中，所述方法还包括对提供给接收机的测试信号进行低通滤波，并测量表示占空比的dc电压。
7.如权利要求1所述的方法，其中，所述方法还包括对提供给接收机的测试信号进行采样，对所采样的‘1’和/或‘0’的个数进行计数，其中所计数的‘1’与采样总数之比表示占空比。
8.如权利要求1所述的方法，其中，所述分析步骤包括比特差错率测量。
9.如权利要求1所述的方法，其中，分析所接收到的测试信号的步骤包括基于占空比改变和所测量的接收机差错率来提供合格或失败指示。
10.如权利要求1所述的方法，其中，分析所接收到的测试信号的步骤包括根据占空比改变和所测量的接收机差错率来计算抖动。
11.如权利要求1所述的方法，其中，所述方法还包括从接收机中接收到的数据中执行时钟恢复，并使用所恢复的时钟对接收到的数据进行解译。
12.如权利要求11所述的方法，其中，所述方法包括根据接收到的数据的上升和下降沿来执行时钟恢复。
13.如权利要求11所述的方法，其中，所述方法包括根据接收到的数据的上升或下降沿来执行时钟恢复，而且所述方法还包括：分析占空比改变对于使用所接收到的数据的上升沿而恢复的时钟的影响，以及分析占空比改变对于使用所接收到的数据的下降沿而恢复的时钟的影响。
14.一种用于测试数据发射和接收系统的设备，包括：
装置(20)，用于生成用于发射的测试信号；
装置(18)，用于改变测试信号和该系统的接收机所使用的定时信号之间的占空比关系；其中所述改变占空比关系包括通过将发射机发送的测试信号分为两个分支、给一个分支的信号延迟提供可编程的时间量、以及将两个分支所处理的信号组合来改变测试信号的占空比，以及
装置(22)，用于在占空比改变之后对包括所发射的测试信号的接收到的信号进行分析，从而分析占空比改变的影响。
15.如权利要求14所述的设备，其中，所述用于分析的装置包括比特差错率测量电路。
16.如权利要求14所述的设备，其中，所述用于改变占空比的装置包括：
分路器，用于将发射机输出分为两个分支；
延迟元件，用于将一个分支的信号延迟所述可编程的时间量；以及
组合器，用于将两个分支的信号组合。
17.如权利要求16所述的设备，其中，所述组合器包括并行的与门和或门，以及用于选择所述门之一的输出的多路复用器。
18.如权利要求16所述的设备，其中，所述延迟元件包括可变负载。
19.如权利要求14所述的设备，还包括用于确定占空比改变的装置(26)。
20.如权利要求19所述的设备，其中，所述用于确定占空比改变的装置(26)包括低通滤波器和用于测量表示占空比的dc电压的装置。
21.如权利要求14所述的设备，还包括用于从所接收到的信号中恢复时钟信号的装置。
22.如权利要求21所述的设备，其中，所述用于恢复时钟信号的装置使用所接收到的数据的上升或下降沿，而且所述设备还包括用于选择用于时钟恢复的上升或下降沿的装置(25)。
23.一种数据发射和接收系统，包括：
发射机；
接收机；以及
如权利要求14至22之一所述的测试设备。
CN2006800259344A 2005-07-15 2006-07-12 用于使用异步微控制器测试集成电路的仿真和调试接口 Expired - Fee Related CN101223726B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP05106522.5 2005-07-15
EP05106522 2005-07-15
PCT/IB2006/052372 WO2007010452A2 (en) 2005-07-15 2006-07-12 Emulation and debug interfaces for testing an integrated circuit with an asynchronous microcontroller

Publications (2)

Publication Number Publication Date
CN101223726A CN101223726A (zh) 2008-07-16
CN101223726B true CN101223726B (zh) 2011-10-05

Family

ID=37507336

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800259344A Expired - Fee Related CN101223726B (zh) 2005-07-15 2006-07-12 用于使用异步微控制器测试集成电路的仿真和调试接口

Country Status (7)

Country Link
US (1) US9838165B2 (zh)
EP (1) EP1908205B1 (zh)
JP (1) JP2009501480A (zh)
CN (1) CN101223726B (zh)
AT (1) ATE524896T1 (zh)
TW (1) TW200719617A (zh)
WO (1) WO2007010452A2 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008141668A (ja) * 2006-12-05 2008-06-19 Sumitomo Electric Ind Ltd 光受信装置
WO2010018544A1 (en) * 2008-08-12 2010-02-18 Nxp B.V. Testing of a transmission and reception system
KR101659313B1 (ko) * 2011-03-17 2016-09-26 한화테크윈 주식회사 신호 송수신 시스템 및 신호 송수신 방법
US8994277B2 (en) * 2011-08-30 2015-03-31 Novatek Microelectronics Corp. LED device, LED driving circuit and method
DE102012006228B3 (de) * 2012-03-24 2013-06-20 Eads Deutschland Gmbh Verfahren zum Selbsttest eines reaktiven Funkstörers
US9088399B1 (en) * 2014-02-03 2015-07-21 Xilinx, Inc. Circuit and method for testing jitter tolerance
CN104954044A (zh) * 2014-03-28 2015-09-30 北京大学 一种基于bist的高速串行io接口抖动容限测试方法和电路
KR101684801B1 (ko) * 2015-10-08 2016-12-09 한국과학기술원 최적의 비트 에러율과 실시간 적응 등화를 위한 시그마 추적 아이다이어그램 모니터 방법 및 장치
TWI637185B (zh) * 2017-01-03 2018-10-01 奇景光電股份有限公司 時脈抖動的內建自我測試電路
EP3923005B1 (en) * 2020-06-11 2024-08-07 NXP USA, Inc. Duty cycle detector self-testing
KR20220170244A (ko) 2021-06-22 2022-12-29 삼성전자주식회사 클록 변환 장치, 이를 포함하는 테스트 시스템 및 테스트 시스템의 동작방법
US11662381B2 (en) 2021-08-18 2023-05-30 International Business Machines Corporation Self-contained built-in self-test circuit with phase-shifting abilities for high-speed receivers
US11528102B1 (en) 2021-08-18 2022-12-13 International Business Machines Corporation Built-in-self-test and characterization of a high speed serial link receiver

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6298458B1 (en) * 1999-01-04 2001-10-02 International Business Machines Corporation System and method for manufacturing test of a physical layer transceiver
EP0889411B1 (en) * 1997-06-30 2003-06-04 Sun Microsystems, Inc. On-chip PLL phase and jitter self-test circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873939B1 (en) * 2001-02-02 2005-03-29 Rambus Inc. Method and apparatus for evaluating and calibrating a signaling system
US6772382B2 (en) * 2001-05-02 2004-08-03 Teradyne, Inc. Driver for integrated circuit chip tester
US7120215B2 (en) * 2001-12-12 2006-10-10 Via Technologies, Inc. Apparatus and method for on-chip jitter measurement
US7313178B2 (en) * 2002-04-10 2007-12-25 International Business Machines Corporation Transceiver for receiving and transmitting data over a network and method for testing the same
TWI236220B (en) * 2003-09-30 2005-07-11 Ali Corp Automatic correction device and method of clock duty cycle
US20060182187A1 (en) * 2005-02-11 2006-08-17 Likovich Robert B Jr Automatic reconfiguration of an I/O bus to correct for an error bit
US7612592B2 (en) * 2005-12-22 2009-11-03 Agere Systems, Inc. Programmable duty-cycle generator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0889411B1 (en) * 1997-06-30 2003-06-04 Sun Microsystems, Inc. On-chip PLL phase and jitter self-test circuit
US6298458B1 (en) * 1999-01-04 2001-10-02 International Business Machines Corporation System and method for manufacturing test of a physical layer transceiver

Also Published As

Publication number Publication date
EP1908205B1 (en) 2011-09-14
US9838165B2 (en) 2017-12-05
CN101223726A (zh) 2008-07-16
US20090105978A1 (en) 2009-04-23
ATE524896T1 (de) 2011-09-15
WO2007010452A2 (en) 2007-01-25
EP1908205A2 (en) 2008-04-09
WO2007010452A3 (en) 2007-04-05
TW200719617A (en) 2007-05-16
JP2009501480A (ja) 2009-01-15

Similar Documents

Publication Publication Date Title
CN101223726B (zh) 用于使用异步微控制器测试集成电路的仿真和调试接口
US20220182158A1 (en) Margin Test Methods and Circuits
US10764093B2 (en) DFE margin test methods and circuits that decouple sample feedback timing
US7158899B2 (en) Circuit and method for measuring jitter of high speed signals
EP1815262B1 (en) System and method for on-chip jitter injection
US7453255B2 (en) Circuit and method for measuring delay of high speed signals
US7336749B2 (en) Statistical margin test methods and circuits
JP3871679B2 (ja) パラメータ化された信号調節
US8489947B2 (en) Circuit and method for simultaneously measuring multiple changes in delay
US6873939B1 (en) Method and apparatus for evaluating and calibrating a signaling system
JP2008145361A (ja) 半導体装置
Sunter et al. An automated, complete, structural test solution for SERDES
WO2010018544A1 (en) Testing of a transmission and reception system
Hafed et al. Massively parallel validation of high-speed serial interfaces using compact instrument modules
EP1629622A2 (en) Margin test methods and circuits
CN118300713A (zh) 一种测试信号收发通道的信号产生与接收架构
Lee et al. A Fast and Jitter-Modulation Free Jitter Tolerance Estimation Technique for Bang-Bang CDRs
Fan et al. Accelerating Receiver Jitter Tolerance Testing on ATE

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20111005

Termination date: 20150712

EXPY Termination of patent right or utility model