CN115078978A - 数字集成电路的扫描链测试方法、系统及数字集成电路 - Google Patents

Abstract

本发明提供了一种数字集成电路的扫描链测试方法及系统，方法包括将切换向量和输入数据向量按照预设规则转换为组合向量，进而根据组合向量生成组合信号并输入到数字集成电路，然后在数字集成电路内对组合信号进行分离，得到切换信号和输入数据信号，进而进行扫描链测试。通过将原来的两个信号组合为一个信号输入到数字集成电路，减少了一个PAD端口的需求量，因此，只需要三个PAD端口即可进行扫描链测试，具体的，一个PAD端口用于输入组合信号，一个PAD端口用于输入系统时钟，最后一个PAD端口用于扫描链的输出信号的输出。提高了只有三个PAD端口的数字集成电路的测试覆盖率与可观测性，进而提高了量产测试的质量。

Description

数字集成电路的扫描链测试方法、系统及数字集成电路

技术领域

本发明涉及数字集成电路测试技术领域，更具体地说，涉及一种数字集成电路的扫描链测试方法、系统及数字集成电路。

背景技术

可测试性设计(Design for Test，简称DFT)是数字集成电路设计的重要环节；DFT指的是通过在数字集成电路原始设计中插入各种用于提高数字集成电路可测试性(包括可控制性和可观测性)的硬件逻辑，从而使数字集成电路变得容易测试，大幅度节省数字集成电路的测试成本。

扫描链(Scan Chain)测试是DFT技术的一个重要的方法，这种方法能够从数字集成电路外部设定电路中各个触发器的状态，并通过简单的扫描链的设计，扫描观测触发器是否工作在正常状态，以此来检测电路的正确性。

数字集成电路由大量的组合元件和时序元件组成，时序元件具体体现为单个的D类型触发器(DFF)。数字集成电路的基本组成如图1所示，其中系统时钟(CLOCK)来控制各个DFF的数据端口(包括D和Q)相应数据的输入输出。

扫描链测试就是将数字集成电路中的时序元件DFF，替换为相应的可扫描的时序元件扫描触发器(SDFF)；然后将上一级SDFF的输出端Q连接到下一级SDFF的数据输入端，从而形成一个从输入到输出的测试串行移位寄存器，即扫描链(Scan Chain)；通过CLOCK的控制，实现对时序元件和组合逻辑的测试。实现扫描链设计后的电路如图2所示。

采用扫描设计技术后，在扫描链控制端的切换信号SEN和时钟端的系统时钟CLOCK的控制下，通过扫描链数据输入端的输入数据信号SDI，可以把需要的数据串行地移位到扫描寄存器单元中，串行地控制各个单元；同时也可以通过扫描链输出端的输出信号SDO串行地观测它们。这样就增加了时序电路的可控制性和可观测性。现有技术中，扫描设计后扫描链测试的具体工作流程如下：

1、将数字集成电路设置为SCAN模式，此时内部SDFF的时钟都统一成时钟端的系统时钟SLOCK，且SDFF为上升沿触发；

2、在扫描链控制端的切换信号SEN＝1时，扫描链全连接，内部SDFF的输出都为下一级SDFF的输入，依次串联；

3、通过扫描链数据输入端的输入数据信号SDI向数字集成电路内部SDFF输入一条输入数据向量，直至内部SDFF的值等于期望值；

4、令SEN＝0且持续一个周期，这个周期内每个SDFF的值会被更新为正常功能下的输入值；

5、令SEN＝1并保持，使扫描链的数据由扫描链输出端输出，并与理论结果对比；

6、当前测试向量测试完成，继续进行下一条测试向量测试，直至所有输入测试向量完成测试。

通过上述现有扫描链测试介绍可知，现有扫描链测试方案需要数字集成电路具有四个PAD端口，分别作为扫描链控制端、时钟端、扫描链数据输入端和扫描链输出端。但是，某些领域的数字集成电路，如射频芯片，无法提供四个PAD端口用于扫描链设计，这使得该类芯片无法实现扫描链设计；对于该类芯片，目前只能通过功能向量测试替代扫描链测试，但是功能向量需要通过人为产生而非工具产生，会有两个弊端：一是需要增加比较多的设计流程工作；二是人为产生的功能向量不能准确地判断对数字集成电路的测试覆盖率，无法保证量产测试的质量，存在较高的应用风险。

发明内容

有鉴于此，本发明提出一种数字集成电路的扫描链测试方法、系统及数字集成电路，提高量产测试的质量。

为了实现上述目的，现提出的方案如下：

第一方面，提供一种数字集成电路的扫描链测试方法，包括：

将切换向量和输入数据向量中的数据进行交叉排列，得到组合向量；

根据所述组合向量生成相应的组合信号；

在所述数字集成电路中将所述组合信号分离为切换信号和输入数据信号；

利用所述切换信号、所述输入数据信号和系统时钟对所述数字集成电路进行扫描链测试，得到所述数字集成电路实际的输出信号；

对理论的输出数据向量和所述实际的输出信号进行对比，得到扫描链测试结果。

优选的，根据所述组合向量生成相应的组合信号，包括：

按照所述组合向量中的0对应宽度等于所述系统时钟的一半周期的低电平，1对应宽度为所述系统时钟的一半周期的高电平，生成所述组合信号；

在所述数字集成电路中将所述组合信号分离为切换信号和输入数据信号，包括：

将所述组合信号作为所述数字集成电路中下降沿触发的触发器的输入信号，并将所述系统时钟作为所述下降沿触发的触发器的输入时钟，得到的所述下降沿触发的触发器的输出信号为所述切换信号和输入数据信号中的一个信号，所述组合信号为所述切换信号和输入数据信号中的另一个信号。

优选的，根据所述组合向量生成相应的组合信号，包括：

按照所述组合向量中的0对应宽度为所述系统时钟的一个周期的低电平，1对应宽度为所述系统时钟的一个周期的高电平，生成所述组合信号；

在所述数字集成电路中将所述组合信号分离为切换信号和输入数据信号，包括：

利用所述数字集成电路的扫描逻辑电路将所述组合信号中与系统时钟的奇数周期和偶数周期对应的部分进行分离，得到切换信号和输入数据信号。

第二方面，提供一种数字集成电路的扫描链测试系统，包括：MCU和所述数字集成电路；

所述MCU，用于将切换向量和输入数据向量中的数据进行交叉排列，得到组合向量；

所述MCU，还用于根据所述组合向量生成相应的组合信号；

所述数字集成电路，用于将所述组合信号分离为切换信号和输入数据信号；

所述数字集成电路，还用于利用所述切换信号、所述输入数据信号和系统时钟进行扫描链测试，得到实际的输出信号并进行输出；

所述MCU，还用于对理论的输出数据向量和所述数字集成电路实际的输出信号进行对比，得到扫描链测试结果。

优选的，所述MCU，具体用于：

按照所述组合向量中的0对应宽度等于所述系统时钟的一半周期的低电平，1对应宽度为所述系统时钟的一半周期的高电平，生成所述组合信号；

所述数字集成电路包括扫描逻辑电路，所述扫描逻辑电路包括下降沿触发的触发器，将所述组合信号作为所述下降沿触发的触发器的输入信号，并将所述系统时钟作为所述下降沿触发的触发器的输入时钟，所述下降沿触发的触发器的输出信号为所述切换信号和输入数据信号中的一个信号，所述组合信号为所述切换信号和输入数据信号中的另一个信号。

优选的，所述MCU，具体用于：

按照所述组合向量中的0对应宽度为所述系统时钟的一个周期的低电平，1对应宽度为所述系统时钟的一个周期的高电平，生成所述组合信号；

所述扫描逻辑电路还包括分离电路，所述分离电路，具体用于：

将所述组合信号中与系统时钟的奇数周期和偶数周期对应的部分进行分离，得到切换信号和输入数据信号。

优选的，所述分离电路，包括：第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、与门、第一非门和第二非门，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器和所述第五触发器均为上升沿触发的D类型触发器；

所述第一触发器的数据输入端用于接收所述组合信号，所述第一触发器的数据输出端分别连接所述第二触发器的数据输入端和所述第三触发器的数据输入端；

所述第二触发器的数据输出端连接所述第四触发器的数据输入端；

所述第五触发器的数据输入端连接所述第一非门的输出端，所述第一非门的输入端连接所述第五触发器的数据输出端，所述第五触发器的时钟端连接所述第二非门的输出端，所述第二非门的输入端用于接收所述系统时钟；

所述与门的一个输入端用于接收所述系统时钟，所述与门的另一个输入端连接所述第五触发器的数据输出端，所述与门的输出端分别连接所述第三触发器和所述第四触发器的时钟端；

所述第一触发器和所述第二触发器的时钟端均用于接收所述系统时钟，所述第三触发器的输出信号为切换信号和输入数据信号中的一个信号，所述第四触发器的输出信号为切换信号和输入数据信号中的另一个信号。

第三方面，提供一种数字集成电路，包括：

扫描逻辑电路，用于将从MCU接收到的组合信号分离为切换信号和输入数据信号，所述组合信号为所述MCU将切换向量和输入数据向量中的数据进行交叉排列得到组合向量后，根据所述组合向量生成的组合信号；以及

用于利用所述切换信号、所述输入数据信号和系统时钟进行扫描链测试，得到实际的输出信号并输出至所述MCU，以使所述MCU对理论的输出数据向量和所述实际的输出信号进行对比，得到扫描链测试结果。

优选的，所述扫描逻辑电路包括下降沿触发的触发器；

所述组合信号具体为所述MCU按照所述组合向量中的0对应宽度等于所述系统时钟的一半周期的低电平，1对应宽度为所述系统时钟的一半周期的高电平，生成的组合信号；

所述下降沿触发的触发器用于：

将所述组合信号作为所述下降沿触发的触发器的输入信号，并将所述系统时钟作为所述下降沿触发的触发器的输入时钟，所述下降沿触发的触发器的输出信号为所述切换信号和输入数据信号中的一个信号，所述组合信号为所述切换信号和输入数据信号中的另一个信号。

优选的，所述扫描逻辑电路包括分离电路；

所述组合信号具体为所述MCU按照所述组合向量中的0对应宽度为所述系统时钟的一个周期的低电平，1对应宽度为所述系统时钟的一个周期的高电平，生成的组合信号；

所述分离电路用于：

将所述组合信号中与系统时钟的奇数周期和偶数周期对应的部分进行分离，得到切换信号和输入数据信号。

优选的，所述分离电路，包括：第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、与门、第一非门和第二非门，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器和所述第五触发器均为上升沿触发的D类型触发器；

所述第一触发器的数据输入端用于接收所述组合信号，所述第一触发器的数据输出端分别连接所述第二触发器的数据输入端和所述第三触发器的数据输入端；

所述第二触发器的数据输出端连接所述第四触发器的数据输入端；

所述第五触发器的数据输入端连接所述第一非门的输出端，所述第一非门的输入端连接所述第五触发器的数据输出端，所述第五触发器的时钟端连接所述第二非门的输出端，所述第二非门的输入端用于接收所述系统时钟；

所述与门的一个输入端用于接收所述系统时钟，所述与门的另一个输入端连接所述第五触发器的数据输出端，所述与门的输出端分别连接所述第三触发器和所述第四触发器的时钟端；

所述第一触发器和所述第二触发器的时钟端均用于接收所述系统时钟，所述第三触发器的输出信号为切换信号和输入数据信号中的一个信号，所述第四触发器的输出信号为切换信号和输入数据信号中的另一个信号。

与现有技术相比，本发明的技术方案具有以下优点：

上述技术方案提供的一种数字集成电路的扫描链测试方法及系统，方法包括将切换向量和输入数据向量按照预设规则转换为组合向量，进而根据组合向量生成组合信号并输入到数字集成电路，然后在数字集成电路内对组合信号进行分离，得到切换信号和输入数据信号，进而进行扫描链测试。通过将原来的两个信号组合为一个信号输入到数字集成电路，减少了一个PAD端口的需求量，因此，只需要三个PAD端口即可进行扫描链测试，具体的，一个PAD端口用于输入组合信号，一个PAD端口用于输入系统时钟，最后一个PAD端口用于扫描链的输出信号的输出。提高了只有三个PAD端口的数字集成电路的测试覆盖率与可观测性，进而提高了量产测试的质量。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为数字集成电路的基本组成的示意图；

图2为数字集成电路实现扫描链设计后的电路示意图；

图3为本发明实施例提供的一种数字集成电路的扫描链测试方法的流程图；

图4为本发明实施例提供的一种组合信号的示意图；

图5为本发明实施例提供的一种下降沿触发的触发器的示意图；

图6为现有技术中测试向量在测试时的示意图；

图7为本发明实施例提供的一种测试向量在测试时的示意图；

图8为本发明实施例提供的一种分离电路的示意图；

图9为本发明实施例提供的另一种测试向量在测试时的示意图；

图10为本发明实施例提供的一种数字集成电路的扫描链测试系统的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图3，为本实施例提供的一种数字集成电路的扫描链测试方法，该方法包括以下步骤：

S31：将切换向量和输入数据向量中的数据进行交叉排列，得到组合向量。

在数字集成电路中对需要测试的数字电路逻辑综合后，通过EDA软件根据设计好的数字电路自动生成对应的测试向量，用于后续的量产测试。测试向量包括系统时钟向量SCAN_CLK、切换向量SCAN_SE、输入数据向量SCAN_IN和输出数据向量SCAN_OUT。系统时钟向量SCAN_CLK由0和1组成，且包含时间信息(即0和1对应的电平宽度)。切换向量SCAN_SE由0/1组成，且包含时间信息(即0和1对应的电平宽度)。输入数据向量SCAN_IN由0和1组成，且长度为待测的数字集成电路中触发器的个数。输出数据向量SCAN_OUT由0和1组成；输出数据向量SCAN_OUT即为理论的输出数据向量，用于和扫描链实际的输出信号进行对比，得到扫描链测试结果。

将切换向量和输入数据向量中的数据进行交叉排列，指的是交替从切换向量和输入数据向量中获取数据进行依次排列。具体的，可以先从输入数据向量获取一个数据，再从切换向量获取一个数据，进行交替获取，直到将输入数据向量和切换向量中的数据都获取完为止；需要说明的是，切换向量和输入数据向量的长度相同。切换向量和输入数据向量中的数据都是按照时间顺序进行排列好的，在进行交叉排列获取切换向量或输入数据向量中数据时，按照其排列好的顺序依次获取。

S32：根据组合向量生成相应的组合信号。

在本发明中组合信号为由高低电平组成的时序电平信号；组合向量中的数据为0，则生成一段固定宽度的低电平，组合向量中的数据为1，则生成一段固定宽度的高电平，进而生成了相应的组合信号。固定宽度可以为系统时钟的一半周期，用T表示系统时钟的一个周期，则固定宽度为T/2。根据系统时钟向量SCAN_CLK生成系统时钟。固定宽度还可以为系统时钟的一个周期，即为T。

对于固定宽度为T/2的情况，生成组合信号时先生成一段宽度大于0且小于T/2的电平，该电平可以是高电平也可以是低电平，以使根据组合向量中的0或1生成的T/2宽度的电平，跨过系统时钟的上升沿或下降沿，进而可以将系统时钟作为触发器的输入时钟，采集到组合信号中的切换向量和输入数据向量的信息。参见图4，为一种组合信号，0和1对应的都是宽度为T/2的电平。

S33：在数字集成电路中将组合信号分离为切换信号和输入数据信号。

数字集成电路包括扫描逻辑电路；具体的在数字集成电路的扫描逻辑电路设置一个分离电路，利用该分离电路将组合信号分离为切换信号和输入数据信号。扫描逻辑电路指的是在被测的数字集成电路中，由于存在扫描链设计，所以会有一个专有的扫描逻辑电路，该扫描逻辑电路主要功能是定义被测的数字集成电路在扫描链测试模式下的切换信号、输入数据信号、系统时钟以及输出信号对应的输入输出端口，以及在SCAN模式与非SCAN模式下的选择逻辑。

需要指出的是，现有技术中是根据切换向量生成切换信号，并根据输入数据向量生成输入数据信号，进而将切换信号和输入数据信号各自通过一个PAD端口输入到数字集成电路；而本实施例中，先将切换向量和输入数据向量按照一定规则组合在一起，生成组合向量，并根据组合向量生成一个组合信号，并在组合信号输入到数字集成电路中，在数字集成电路的扫描逻辑电路中将组合信号分离为切换信号和输入数据信号。这样本发明提供的方案对于仅有三个PAD端口的数字集成电路也可以进行扫描链测试。输入数据信号和切换信号也都是高低电平组成的时序电平信号。

S34：利用切换信号、输入数据信号和系统时钟对数字集成电路进行扫描链测试，得到数字集成电路实际的输出信号。

现有技术中将切换信号、输入数据信号和系统时钟输入到数字集成电路的扫描链，对数字集成电路进行扫描链测试的过程，本发明都可以采用，对于具体的测试过程，本实施例不再赘述。需要指出的是，步骤S34得到的数字集成电路实际的输出信号即为数字集成电路的扫描链实际输出的信号。

S35：对理论的输出数据向量和数字集成电路实际的输出信号进行对比，得到扫描链测试结果。

现有技术中对理论的输出数据向量和数字集成电路实际的输出信号进行对比，得到扫描链测试结果的过程，本发明也都可以采用，对于具体的对比过程，本实施例不再赘述。

对于固定宽度为T/2的情况，即对于按照组合向量中的0对应宽度等于系统时钟的一半周期的低电平，1对应宽度为系统时钟的一半周期的高电平，生成组合信号情况，数字集成电路的扫描逻辑电路中的分离电路为一个下降沿触发的触发器。将组合信号作为下降沿触发的触发器的输入信号，并将系统时钟作为下降沿触发的触发器的输入时钟，得到的下降沿触发的触发器的输出信号为切换信号和输入数据信号中的一个信号，组合信号为切换信号和输入数据信号中的另一个信号。

下降沿触发的触发器的输出信号具体为切换信号还是输入数据信号与组合向量有关。例如，组合向量中输入数据向量的数据在切换向量的数据之前，即交替从切换向量和输入数据向量中获取数据进行依次排列时，先从输入数据向量中获取数据；这种情况下，下降沿触发的触发器的输出信号为切换信号，且由于组合信号中输入数据信号仍然可以在系统时钟的上升沿被采集，因此直接将组合信号作为输入数据信号输入到被测的数字集成电路中的触发器。组合向量中输入数据向量的数据在切换向量的数据之后；这种情况下，下降沿触发的触发器的输出信号为输入数据信号，且由于组合信号中切换信号仍然可以在系统时钟的上升沿被采集，因此直接将组合信号作为切换信号。被测的数字集成电路中的触发器都是上升沿触发。

参见图5，为本实施例提供的一种下降沿触发的触发器，该触发器由上升沿触发的D类型触发器和一个非门组成，非门的输出端与该D类型触发器的时钟输入端连接，非门的输入端用于输入系统时钟，D类型触发器的信号输入端用于输入组合信号，D类型触发器的信号输出端输出的即为切换信号和输入数据信号中的一个信号。

参见图6，为现有技术中测试向量在测试时的示意图，输入数据信号是根据输入数据向量生成的，切换信号是根据切换向量生成的。输入数据信号和切换信号都是高低电平组成的时序电平信号。现有技术中输入数据向量中的0和1都对应宽度为系统时钟的一个周期的电平，具体的，输入数据向量的数据为1时，生成一个宽度为T的高电平，并在数据为0时，生成一个宽度为T的低电平，得到输入数据信号。同理得到切换信号。输入数据信号和切换信号都可以在系统时钟的上升沿被采集到。

触发器初始态指的是被测的数字集成电路内部扫描链上的一串触发器的初始状态。触发器的初始状态都等于默认值，本实施例中默认全为0。触发器加载后表示在切换信号持续为1(即高电平)这段时间，通过系统时钟的上升沿触发加载到触发器的输入数据信号。

参见图7，为本发明实施例中固定宽度为T/2时，测试向量在测试时的示意图。组合向量中0和1均对应宽度为T/2的电平，且在最开始生成一段宽度大于0且小于T/2的电平，进而使得在系统时钟的下降沿将切换信号分离出来，并且由于组合信号中的输入数据信号可以在系统时钟的上升沿被采集到，因此直接将组合信号作为输入数据信号进行测试。

对于固定宽度为T的情况，即按照组合向量中的0对应宽度为系统时钟的一个周期的低电平，1对应宽度为系统时钟的一个周期的高电平，生成组合信号情况，分离电路将组合信号中与系统时钟的奇数周期和偶数周期对应的部分进行分离，得到切换信号和输入数据信号。且系统时钟增加一倍的周期个数，以对组合信号进行分离。在一些具体实施例中，数字集成电路的扫描逻辑电路中的分离电路包括：第一触发器D1、第二触发器D2、第三触发器D3、第四触发器D4、第五触发器D5、第一非门N1、第二非门N2和与门A，如图8所示。第一触发器D1、第二触发器D2、第三触发器D3、第四触发器D4和第五触发器D5均为上升沿触发的D类型触发器。

参见图8，第一触发器D1的数据输入端D用于接收组合信号；第一触发器D1的数据输出端Q分别连接第二触发器D2的数据输入端D和第三触发器D3的数据输入端D。第二触发器D2的数据输出端Q连接第四触发器D4的数据输入端。第五触发器D5的数据输入端D连接第一非门N1的输出端，第一非门N1的输入端连接第五触发器D5的数据输出端Q。第五触发器D5的时钟端CLK连接第二非门N2的输出端；第二非门N2的输入端用于接收系统时钟。第五触发器D5、非第一非门N1和第二非门N2组成了1bit的计数器；第五触发器D5和第二非门N2组成了一个下降沿触发的触发器，使用下降沿触发的逻辑，保证了产生的门控时钟没有毛刺。

与门A的一个输入端用于接收系统时钟，与门的另一个输入端连接第五触发器D5的数据输出端Q，与门的输出端分别连接第三触发器D3和第四触发器D4的时钟端CLK。

第一触发器D1和第二触发器D2的时钟端CLK均用于接收系统时钟。第三触发器D3的输出信号为切换信号和输入数据信号中的一个信号，第四触发器D4的输出信号为切换信号和输入数据信号中的另一个信号。第三触发器D3和第四触发器D4各自具体输出哪个信号与组合向量有关。例如，组合向量中输入数据向量的数据在切换向量的数据之前，这种情况下，第三触发器D3输出切换信号，第四触发器D4输出数据输入信号；组合向量中输入数据向量的数据在切换向量的数据之后，则第三触发器D3输出数据输入信号，第四触发器D4输出切换信号。这样每两个系统时钟周期对组合信号进行一次分离，得到的数据输入信号和切换信号中0和1的宽度都是两个系统时钟周期，因此，系统时钟的周期个数要增加一倍，以进行扫描链测试。

只有在第五触发器D5输出1时，与门A才输出系统时钟，进而使得组合信号中与系统时钟的奇数周期和偶数周期对应的部分进行了分离。参见图9，为本发明实施例中固定宽度为T时，测试向量在测试时的示意图。

参见图10，为本实施例提供一种数字集成电路的扫描链测试系统，包括：MCU和数字集成电路。MCU用于将切换向量和输入数据向量中的数据进行交叉排列，得到组合向量；MCU还用于根据组合向量生成相应的组合信号。

数字集成电路用于将组合信号分离为切换信号和输入数据信号；数字集成电路还用于利用切换信号、输入数据信号和系统时钟进行扫描链测试，得到实际的输出信号并进行输出。MCU还用于对理论的输出数据向量和数字集成电路实际的输出信号进行对比，得到扫描链测试结果。

本实施例还提供了一种数字集成电路，该数字集成电路包括扫描逻辑电路。该扫描逻辑电路，用于将从MCU接收到的组合信号分离为切换信号和输入数据信号。组合信号为MCU将切换向量和输入数据向量中的数据进行交叉排列得到组合向量后，根据组合向量生成的组合信号；该扫描逻辑电路还用于利用切换信号、输入数据信号和系统时钟进行扫描链测试，得到实际的输出信号并输出至MCU，以使该MCU对理论的输出数据向量和数字集成电路实际的输出信号进行对比，得到扫描链测试结果。

对于系统和数字集成电路实施例而言，由于其基本相应于方法实施例，所以相关之处参见方法实施例的部分说明即可。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，且本说明书中各实施例中记载的特征可以相互替换或者组合。

对本发明所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种数字集成电路的扫描链测试方法，其特征在于，包括：

将切换向量和输入数据向量中的数据进行交叉排列，得到组合向量；

根据所述组合向量生成相应的组合信号；

在所述数字集成电路中将所述组合信号分离为切换信号和输入数据信号；

利用所述切换信号、所述输入数据信号和系统时钟对所述数字集成电路进行扫描链测试，得到所述数字集成电路实际的输出信号；

对理论的输出数据向量和所述实际的输出信号进行对比，得到扫描链测试结果。

2.根据权利要求1所述的扫描链测试方法，其特征在于，根据所述组合向量生成相应的组合信号，包括：

按照所述组合向量中的0对应宽度等于所述系统时钟的一半周期的低电平，1对应宽度为所述系统时钟的一半周期的高电平，生成所述组合信号；

在所述数字集成电路中将所述组合信号分离为切换信号和输入数据信号，包括：

将所述组合信号作为所述数字集成电路中下降沿触发的触发器的输入信号，并将所述系统时钟作为所述下降沿触发的触发器的输入时钟，得到的所述下降沿触发的触发器的输出信号为所述切换信号和输入数据信号中的一个信号，所述组合信号为所述切换信号和输入数据信号中的另一个信号。

3.根据权利要求1所述的扫描链测试方法，其特征在于，根据所述组合向量生成相应的组合信号，包括：

按照所述组合向量中的0对应宽度为所述系统时钟的一个周期的低电平，1对应宽度为所述系统时钟的一个周期的高电平，生成所述组合信号；

在所述数字集成电路中将所述组合信号分离为切换信号和输入数据信号，包括：

利用所述数字集成电路的扫描逻辑电路将所述组合信号中与系统时钟的奇数周期和偶数周期对应的部分进行分离，得到切换信号和输入数据信号。

4.一种数字集成电路的扫描链测试系统，其特征在于，包括：MCU和所述数字集成电路；

所述MCU，用于将切换向量和输入数据向量中的数据进行交叉排列，得到组合向量；

所述MCU，还用于根据所述组合向量生成相应的组合信号；

所述数字集成电路，用于将所述组合信号分离为切换信号和输入数据信号；

所述数字集成电路，还用于利用所述切换信号、所述输入数据信号和系统时钟进行扫描链测试，得到实际的输出信号并进行输出；

所述MCU，还用于对理论的输出数据向量和所述数字集成电路实际的输出信号进行对比，得到扫描链测试结果。

5.根据权利要求4所述的扫描链测试系统，其特征在于，所述MCU，具体用于：

按照所述组合向量中的0对应宽度等于所述系统时钟的一半周期的低电平，1对应宽度为所述系统时钟的一半周期的高电平，生成所述组合信号；

所述数字集成电路包括扫描逻辑电路，所述扫描逻辑电路包括下降沿触发的触发器，将所述组合信号作为所述下降沿触发的触发器的输入信号，并将所述系统时钟作为所述下降沿触发的触发器的输入时钟，所述下降沿触发的触发器的输出信号为所述切换信号和输入数据信号中的一个信号，所述组合信号为所述切换信号和输入数据信号中的另一个信号。

6.根据权利要求5所述的扫描链测试系统，其特征在于，所述MCU，具体用于：

按照所述组合向量中的0对应宽度为所述系统时钟的一个周期的低电平，1对应宽度为所述系统时钟的一个周期的高电平，生成所述组合信号；

所述扫描逻辑电路还包括分离电路，所述分离电路，具体用于：

将所述组合信号中与系统时钟的奇数周期和偶数周期对应的部分进行分离，得到切换信号和输入数据信号。

7.根据权利要求6所述的扫描链测试系统，其特征在于，所述分离电路，包括：第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、与门、第一非门和第二非门，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器和所述第五触发器均为上升沿触发的D类型触发器；

所述第一触发器的数据输入端用于接收所述组合信号，所述第一触发器的数据输出端分别连接所述第二触发器的数据输入端和所述第三触发器的数据输入端；

所述第二触发器的数据输出端连接所述第四触发器的数据输入端；

所述第五触发器的数据输入端连接所述第一非门的输出端，所述第一非门的输入端连接所述第五触发器的数据输出端，所述第五触发器的时钟端连接所述第二非门的输出端，所述第二非门的输入端用于接收所述系统时钟；

所述与门的一个输入端用于接收所述系统时钟，所述与门的另一个输入端连接所述第五触发器的数据输出端，所述与门的输出端分别连接所述第三触发器和所述第四触发器的时钟端；

所述第一触发器和所述第二触发器的时钟端均用于接收所述系统时钟，所述第三触发器的输出信号为切换信号和输入数据信号中的一个信号，所述第四触发器的输出信号为切换信号和输入数据信号中的另一个信号。

8.一种数字集成电路，其特征在于，包括：

扫描逻辑电路，用于将从MCU接收到的组合信号分离为切换信号和输入数据信号，所述组合信号为所述MCU将切换向量和输入数据向量中的数据进行交叉排列得到组合向量后，根据所述组合向量生成的组合信号；以及

用于利用所述切换信号、所述输入数据信号和系统时钟进行扫描链测试，得到实际的输出信号并输出至所述MCU，以使所述MCU对理论的输出数据向量和所述实际的输出信号进行对比，得到扫描链测试结果。

9.根据权利要求8所述的数字集成电路，其特征在于，所述扫描逻辑电路包括下降沿触发的触发器；

所述组合信号具体为所述MCU按照所述组合向量中的0对应宽度等于所述系统时钟的一半周期的低电平，1对应宽度为所述系统时钟的一半周期的高电平，生成的组合信号；

所述下降沿触发的触发器用于：

将所述组合信号作为所述下降沿触发的触发器的输入信号，并将所述系统时钟作为所述下降沿触发的触发器的输入时钟，所述下降沿触发的触发器的输出信号为所述切换信号和输入数据信号中的一个信号，所述组合信号为所述切换信号和输入数据信号中的另一个信号。

10.根据权利要求8所述的数字集成电路，其特征在于，所述扫描逻辑电路包括分离电路；

所述组合信号具体为所述MCU按照所述组合向量中的0对应宽度为所述系统时钟的一个周期的低电平，1对应宽度为所述系统时钟的一个周期的高电平，生成的组合信号；

所述分离电路用于：

将所述组合信号中与系统时钟的奇数周期和偶数周期对应的部分进行分离，得到切换信号和输入数据信号。

11.据权利要求10所述的数字集成电路，其特征在于，所述分离电路，包括：第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、与门、第一非门和第二非门，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器和所述第五触发器均为上升沿触发的D类型触发器；

所述第一触发器的数据输入端用于接收所述组合信号，所述第一触发器的数据输出端分别连接所述第二触发器的数据输入端和所述第三触发器的数据输入端；

所述第二触发器的数据输出端连接所述第四触发器的数据输入端；

所述第五触发器的数据输入端连接所述第一非门的输出端，所述第一非门的输入端连接所述第五触发器的数据输出端，所述第五触发器的时钟端连接所述第二非门的输出端，所述第二非门的输入端用于接收所述系统时钟；

所述与门的一个输入端用于接收所述系统时钟，所述与门的另一个输入端连接所述第五触发器的数据输出端，所述与门的输出端分别连接所述第三触发器和所述第四触发器的时钟端；

所述第一触发器和所述第二触发器的时钟端均用于接收所述系统时钟，所述第三触发器的输出信号为切换信号和输入数据信号中的一个信号，所述第四触发器的输出信号为切换信号和输入数据信号中的另一个信号。

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