JP4272898B2 - 半導体テスト回路及びそのテスト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体テスト回路及びそのテスト方法であり、特にLSIのフルスキャンテスト回路及びそのテスト方法に関する。
【0002】
【従来の技術】
近年、半導体プロセスの微細化に伴い、ロジックLSIは回路が大規模化しており、数百万ゲートのロジックLSIが設計されるようになっている。このような、ロジックLSIを出荷時にテストしようとすると、テストパターンの開発期間が長期化、また実際の量産テストで使用するテストパターン量やテスト時間が膨大となり、テストコストが増大する。そこで、ロジックLSIのテストコストを縮小するために、テスト容易化設計が一般的に採用される。
【0003】
テスト容易化設計の手法として代表的なものに、フルスキャン設計がある。フルスキャン設計では、回路内部のフリップフロップをスキャン機能付きのスキャンフリップフロップに置き換えて、外部ピンから内部のフリップフロップを直接制御・観測できる経路であるスキャンチェーンを、各スキャン機能付きフリップフロップをシリアルに接続したシフトレジスタで構成する。またテスト時に順序回路をすべて組み合わせ回路として取り扱えるように構成する。このように構成することで、ロジックLSIのテストが非常に容易となる。
【0004】
フルスキャンテスト回路の例を示す。フルスキャン回路は、通常のフリップフロップを図11に示すようなスキャン用フリップフロップ100に変更する。図11のスキャンフリップ100は、MUXタイプと呼ばれるもので、フリップフロップ101のD入力部分にマルチプレクサ102を挿入し、シフトデータ端子SINとマルチプレクサ切り替え端子SMCを追加した構造となっている。
【0005】
図12は、回路103中の通常のフリップフロップをスキャンフリップフロップに置き換え、フルスキャン設計を実施した回路の概念図である。スキャンフリップフロップ104a,104b,104cは、図11に示すものと同じ回路構成となっている。スキャン接続は、外部スキャンイン端子106aから、スキャンフリップフロップ104aのSIN端子に接続され、Q出力から、次のスキャンフリップ104bに接続される。同様に、スキャンフリップフロップ104cに接続し、最後に外部スキャンアウト端子107aへ接続されスキャンチェーンが構成される。また、外部スキャンイン端子106bから、スキャンアウト端子107b、外部スキャンイン端子106cから、スキャンアウト端子107cについても、同様の接続がされる。本概念図では、計3本のスキャンチェーンが作られている。さらに、スキャンテストで行われるシフト動作とキャプチャー動作をコントロールするため、シフト動作切り替え端子108が追加され、すべてのスキャンフリップフロップのSMC端子へ供給される。クロック端子109は、スキャン前の回路にもありそのまま利用する。図12の場合、スキャンチェーンの長さは3であるが、実際は回路中のすべてのフリップフロップ数を使用できるスキャン入出力端子数で割ったものとなる。たとえば、フリップフロップ数が900ヶ、使用できるスキャン入力端子3本、スキャン出力端子3本であったとすると、1本のチェーンの長さは300となる。本回路構成にて、LSI回路103のスキャンフリップフロップ104と組み合わせ回路105のテストが実施される。
【0006】
【特許文献1】
特開平9−5403号公報
【特許文献2】
特開2000−258500号公報
【0007】
【発明が解決しようとする課題】
フルスキャンのテストでは、シフト動作を行ってスキャンフリップフロップへの状態設定と動作後の値の読み出しを行うため、テストパターン長が非常に長くなってしまうという問題がある。テストパターンの長さは、回路規模の増大に比例して増えていくため、ロジックLSIの回路規模が大きいと、ロジックLSIテスタのテストパターンメモリを大量に消費し、またフルスキャンテスト時間も長くなるためテストコストを増加させる主原因となってしまう。テストパターンを短くする工夫として、一般的にスキャンチェーンの本数を増やすことで、シフト動作に必要なテストパターンサイクル数を減らすことが、実施されている。しかしながら、外部端子数は通常制限があるためスキャンチェーン数は、20〜30本程度が限界の場合が多い。さらなるスキャンシフトサイクル数を削減する方法として、特許文献1の「半導体集積回路」で提案されているものとして、スキャンチェーンの途中にバイパス信号線を追加し、モードを切り替えることでスキャンシフト動作サイクルを短縮するものがある。本手法では、スキャンイン端子とスキャンアウト端子が固定され、スキャンフリップフロップをバイパスするテストモードを追加して方式のため、テストパターン生成時の自由度が小さい事、テストモード切り替え端子が増加してしまう問題がある。また、特許文献2の「半導体集積回路及び記録媒体」で提案されている方法は、複数のスキャンチェーンを並列に接続し、同一のスキャン入力信号が回路に与えられ、スキャン出力は、XORによる圧縮方式をとっており、本方式においても、シフト動作数を削減することを目的としている。本回路の問題は、並列化されるスキャンチェーンが固定されてしまうことで、テストパターン短縮効果が十分に得られないことがある。また、スキャン出力はXOR方式による圧縮を実施しているため、回路中に不定信号が発生すると、最終出力も不定となってしまい高故障検出率が得られないケースもある。さらに、本発明においても、テストモードを切り替える端子は、別途必要となると考えられる。
【0008】
本発明は、LSIのフルスキャン設計において、テスト端子を増加させずに、内部スキャンチェーンの構成を随時変更し、1回のスキャンシフト動作期間の大幅な短縮を行うことで、スキャンテストパターン量の大幅な削減とフルスキャンテスト時間の短縮を可能とする半導体テスト回路及びそのテスト方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明は、スキャンチェーンの本数を外部スキャンイン端子及び外部スキャンアウト端子に制約されることなく多く分割してLSIのフルスキャンテストを行う回路であって、
スキャンテストで使用する外部スキャンイン端子、外部スキャンアウト端子、シフト動作切り替え端子及びクロック端子を有するとともに、シフト動作切り替え時の特定サイクルを判別する判別回路と、シフト動作切り替え時の特定サイクルにおける外部スキャンイン端子から入力される信号のコマンド用データに基づき外部スキャンイン端子及び外部スキャンアウト端子とそれぞれ接続する内部スキャンイン及び内部スキャンアウトを選択する選択回路とを備え、テストパターン生成の最初の部分は、すべてのスキャンフリップフロップを接続する回路構成とし、ある程度の故障検出率まで獲得し、その後は故障検出率を向上させるのに必要な一部のスキャンフリップフロップだけを使用し、短いテストパターンで故障検出率を得る半導体テスト回路である。
【0010】
また、本発明は、複数のフリップフロップからなる機能ブロック部と、シフト動作切り替え端子に入力したシフト動作切り替え信号及びクロック端子に入力した外部クロック信号を元に受け付け信号イベントを出力するコマンド受付サイクル判定部と、テスト信号、外部クロック信号及び受け付け信号イベントを元に選択信号を出力するコマンド解析部と、該選択信号により機能ブロック部と外部スキャンイン端子又は外部スキャンアウト端子との接続を変更するスキャン入力選択部及びスキャン出力選択部とを備える半導体テスト回路である。
【0011】
そして、本発明は、内部スキャンイン及び内部スキャンアウトそれぞれを外部スキャンイン端子及び外部スキャンアウト端子と接続する際に、各スキャンチェーンのスキャンイン信号とスキャンアウト信号をそれぞれ個別に外部スキャンイン端子又は外部スキャンアウト端子と接続する半導体テスト回路である。
【0012】
更に、本発明は、シフト動作切り替え時に判別した特定サイクルにおいては、スキャンイン端子から入力される信号をコマンド用データと認識し、該コマンド用データに基づいて外部スキャンイン端子及び外部スキャンアウト端子に接続されない内部スキャンインを適時必要な回路に接続させる半導体テスト回路である。
【0013】
また、本発明は、スキャンチェーンの本数を外部端子に制約されることなく多く分割してLSIのフルスキャンテストを行う方法であって、シフト動作切り替え時の特定サイクルを判別し、シフト動作切り替え時の特定サイクルにおける外部スキャンイン端子から入力される信号のコマンド用データに基づき外部スキャンイン端子及び外部スキャンアウト端子とそれぞれ接続する内部スキャンイン及び内部スキャンアウトを選択し、テストパターン生成の最初の部分は、すべてのスキャンフリップフロップを接続する回路構成とし、ある程度の故障検出率まで獲得し、その後は故障検出率を向上させるのに必要な一部のスキャンフリップフロップだけを使用し、短いテストパターンで故障検出率を得る半導体テスト方法である。
【0015】
【発明の実施の形態】
本発明の実施の形態を説明する。
図1に、本発明の実施の一形態によるフルスキャンテスト回路の構成を示す。図1は、LSI回路1の中に、本来のLSIの機能を実現した機能回路ブロック2と、スキャン入力選択回路7とスキャン出力選択回路8と、コマンド受付サイクル判定部6とコマンド解析部5から構成される。機能回路ブロック2では、機能ブロック設計後フリップフロップをスキャンフリップフロップ3に置き換え、それぞれのスキャンフリップフロップをシリアル接続したスキャンチェーン4の構成に変換した後の回路となっている。このときのスキャンチェーンの本数は、従来よりも数倍多くし、チェーン1本の長さは従来よりも短くしている。スキャン入力選択部7は、機能回路ブロック2の各スキャンチェーンの入力部分をコマンド解析部5から出される選択信号に従って、内部スイッチにより接続処理されるものである。この時、スキャンチェーンの一部分はLSI回路の外部端子であるスキャン入力端子9a,9b,9cに接続される。また、それ以外のスキャンチェーンの入力部分は、スキャン入力選択部内にある回路と接続される。スキャン出力選択部8は、機能回路ブロック2の各スキャンチェーンの出力部分をコマンド解析部5から出される選択信号に従って、内部スイッチにより接続処理されるものである。この時、スキャンチェーンの一部分はLSI回路の外部端子であるスキャン出力端子10a,10b,10cに接続される。コマンド解析部5は、コマンド受け付けサイクル判定部6からの受付信号イベントが来た時、スキャン入力端子9a,9b,9cから入力される信号をコマンドとして取り込み、あらかじめ設計者によって接続内容を決定されたコマンドと照らし合わせを行い、スキャン入力選択部7とスキャン出力選択部8に選択信号を送る。コマンド受付サイクル判定部6は、シフト動作切り替え端子11の信号と外部CLK12の信号を元に、コマンドが来るタイミングを判定し、コマンド解析部へ受け付け信号イベントを発行する。たとえば、シフト動作切り替え信号11が、キャプチャー状態からシフト状態に切り替わった瞬間の1サイクルは、コマンド受付サイクルと定義した場合について、図2のタイミングチャートを用いて説明する。図2のシフト動作切り替え信号は、”1“でスキャンフリップフロップがシフトモード、”0“でスキャンフリップフロップがキャプチャーモードとなるとすると、第1番目のサイクル(1)はキャプチャー動作となる。第2番目のサイクル(2)では、シフト動作切り替え端子が”1“へ変化し、コマンド受付サイクル判定部6で、コマンド入力と判定され、コマンド解析部5へ受付信号イベントが発行され、スキャン入力端子のデータをコマンドとして認識する。コマンドは、コマンド解析部5で処理され、スキャン入力選択部7とスキャン出力判定部8の接続をコマンドに従って変更する。次のサイクル(3)では、スキャン入力端子より、スキャンフリップフロップでセットされる一番目のデータが入力される。同様に、サイクル(4)では、スキャンフリップフロップにセットされる2番目のデータが入力され、サイクル(n)まで同様にスキャンフリップフロップへセットされるデータが順次入力される。最後まで、スキャンデータが入力されると、サイクル(n+1)でシフト動作切り替え端子より”0“が入力され、スキャン回路でキャプチャー動作が行われる。サイクル(n+2)以降は、同様にコマンド入力サイクル、シフトデータ入力が繰り返される。本例では、スキャン入力端子が3本であるので、コマンドの種類は2の3乗の8通りを実現できる。一般的には、スキャン入力端子は10本以上あるため、2の10乗以上のコマンドを使用できる。また、本例ではコマンド入力サイクルは1サイクルとしているが、複数サイクルとすれば、さらに、コマンド数を増加させることができる。
【0016】
実際のコマンド実施例について説明する。一例として、図3のコマンド表のケースでは、3bitでコマンドを表しており、8種類のコマンドを作成できるが、例としては、3種類を規定している。コマンド000は、内部スキャンチェーン9本中、スキャン入力の▲1▼▲5▼▲8▼の3本を外部スキャン入力端子と接続し、その他の内部スキャン入力端子▲2▼▲4▼▲6▼▲7▼を“0”入力、▲3▼▲9▼を“1”入力とするものである。また、内部スキャン出力の▲2▼▲6▼▲8▼の3本を外部スキャン出力端子と接続するものである。実際の回路構造は、図4に示すように接続される。図4のスキャン入力選択部、スキャン出力選択部では、直接回路が接続されているが、実際にはトランジスタで構成されるスイッチにより、接続されている。同様に、図3のコマンド001は、スキャン入力の▲1▼▲2▼▲9▼の3本を外部スキャン入力端子と接続し、その他の内部スキャン入力端子▲3▼▲4▼▲5▼▲6▼▲7▼▲8▼には、スキャン入力選択部にあらかじめ組み込んでおいた擬似乱数発生回路であるLFSR(Linear Feedback Shift Register)と接続する。スキャン出力の▲1▼▲3▼▲9▼の3本を外部スキャン出力端子と接続するものである。LFSRを使用することで、フルスキャンテスト時にはランダムな信号値を入力することが可能となる。本構成の回路は、図5に示すように接続される。
【0017】
さらに、図3のコマンド010について説明する。本コマンドはスキャンチェーン▲1▼の内部スキャンアウトとスキャンチェーン▲2▼の内部スキャンインを接続し、また、スキャンチェーン▲2▼の内部スキャンアウトとスキャンチェーン▲3▼の内部スキャンインを接続し、3本のスキャンチェーンを1本のスキャンチェーン構造とする。そして、内部スキャンチェーン▲1▼のスキャン入力端子を外部スキャン入力端子と接続し、内部スキャンチェーン▲3▼のスキャンアウト端子を外部スキャンアウト端子と接続する。同様に、スキャンチェーン▲4▼▲5▼▲6▼、スキャンチェーン▲7▼▲8▼▲9▼についても3本のスキャンチェーンを1本化し、おのおのの内部スキャンイン端子、スキャンアウト端子を外部スキャンイン端子とスキャンアウト端子と接続する。本構成の回路は、図6のように接続される。本構成の回路を実現することで、従来の方法であるすべてスキャンフリップフロップをシリアル接続し、外部端子と接続する方法と全く同一の機能を有する回路も一つのコマンドを割り当てることで可能となる。図3に示すコマンド例では3種類のみしか定義していないが、実際にはより多くの組み合わせを定義する。
【0018】
次に本スキャンテスト回路を使用した、スキャンテスト方法の一例について説明する。まず、一般的なフルスキャン手法における故障検出率とテストパターンの関係を図7に示す。フルスキャンテストでは、テストパターンの前半部分では、故障検出率が急激に上がり、効率的にテストが実施されるが、反面テストパターンの後半部分になると故障検出率のカーブは非常に緩やかになり、効率的に故障検出率を上げられていないことが判っている。また、このとき使用される回路内部のスキャンフリップフロップ数とテストパターンの関係を図8に示す。故障検出率が急激に上がる前半部分では、回路内のスキャンフリップフロップの使用数は大きいが、パターン後半では使用されるスキャンフリップの数は少なくなる。
【0019】
本特徴を利用し、本発明のスキャンテスト回路を用いた、スキャンテストの実施方法の一例について説明する。本手法では、テストパターンの前半部分は従来と同様、すべてのスキャンフリップを使用してテストパターンを生成し、ある一定基準に故障検出率が達した後は、一部のスキャンチェーンだけでテストパターン生成を行うことで、トータルのテストパターンを短縮するものである。
【0020】
さらに、具体的な方法について、図9のフローチャートを用いて説明する。まず、S1においては複数のスキャンチェーンを1本化し、すべてのスキャンフリップフロップを使用する図6になるテストコマンドを設定する。S2において、スキャンテストパターンの生成を行い、故障検出率を算出する。S3において、故障検出率が95%に達したかどうかを判定し、未達成の場合は、S1に戻りテストパターンを追加生成する。故障検出率95%以上となった時、S4へ移る。S4では、図4や図5にあるようなスキャンチェーンの一部を外部に引き出すテストコマンドを設定する。S5においても、スキャンテストパターンの生成を行い、故障検出率を算出する。S6において、故障検出率が99%以上かを判定し、未達成の場合は、S4に戻りテストパターンを追加生成する。故障検出率が99%を超えた時点で、処理を完了する。
【0021】
本手法で生成されたテストパターンの長さについて、図10を用いて従来手法との差を説明する。本例においては、すべてのスキャンフリップフロップを使用した時のスキャンチェーン1本の長さが900ステップ、スキャンチェーンの一部を使用した時のスキャンチェーンの長さが300ステップであったとする。従来のフルスキャンテスト手法では、すべてのスキャンテストにおいて、900ステップが必要になり、4回のテストで3600ステップとなる。一方、本発明例でテストパターンを作成した場合、各テストサイクルの先頭にコマンド受付サイクルとして1サイクル必要となり、複数のスキャンチェーンを接続したときのテストパターンサイクルは901ステップ、一部のスキャンチェーンを使用するときは、301ステップとなる。図10において、複数のスキャンチェーンを接続したテストを2回実施し、その後、一部のスキャンチェーンを使用したテストを6回しても、トータルのテストステップ数は、3608ステップなる。よって、本手法では従来より多くのテストパターンを短いテストステップで実行することが可能となる。
【0022】
【発明の効果】
本発明によれば、LSIのフルスキャン設計において、テスト端子を増加させずに、内部スキャンチェーンの構成を随時変更し、1回のスキャンシフト動作期間の大幅な短縮を行うことで、スキャンテストパターン量の大幅な削減とフルスキャンテスト時間の短縮を可能とする半導体テスト回路及びそのテスト方法を得ることができる。
【図面の簡単な説明】
【図1】本発明実施形態に係るスキャンテスト回路の概略構成を示した図。
【図2】本発明スキャンテスト回路を動作させたときのタイミングチャート例の説明図。
【図3】本発明におけるテストコマンドの一例の説明図。
【図4】スキャン回路構造の一例を示す第1番目の図。
【図5】スキャン回路構造の一例を示す第2番目の図。
【図6】スキャン回路構造の一例を示す第3番目の図。
【図7】一般的なフルスキャン方式のテストパターン数と故障検出率の関係を表したグラフの図。
【図8】一般的なフルスキャン方式のテストパターン数と必要となる回路内スキャンフリップフロップ数の関係を表したグラフの図。
【図9】本発明におけるスキャンテスト手法の一例を示すフローチャートの図。
【図10】テストパターンの内容を示す図。
【図11】スキャンフリップフロップの構造を示す図。
【図12】一般的なフルスキャン設計された回路概念図。
【符号の説明】
1 LSI回路
2 機能ブロック
3 スキャンフリップフロップ
4 スキャンチェーン
5 コマンド解析部
6 コマンド受付サイクル判定部
7 スキャン入力選択部
8 スキャン出力選択部
9a,b,c スキャンイン端子
10a,b,c スキャンアウト端子
11 シフト動作切り替え端子
12 クロック端子
100 スキャンフリップフロップ
101 フリップフロップ
102 マルチプレクサ
103 LSI回路
104 スキャンフリップフロップ
105 組み合わせ回路
106 スキャン入力端子
107 スキャン出力端子
108 シフト動作切り替え端子
109 クロック端子
Claims (5)
- スキャンチェーンの本数を外部スキャンイン端子及び外部スキャンアウト端子に制約されることなく多く分割してLSIのフルスキャンテストを行う回路であって、
スキャンテストで使用する外部スキャンイン端子、外部スキャンアウト端子、シフト動作切り替え端子及びクロック端子を有するとともに、シフト動作切り替え時の特定サイクルを判別する判別回路と、シフト動作切り替え時の特定サイクルにおける外部スキャンイン端子から入力される信号のコマンド用データに基づき外部スキャンイン端子及び外部スキャンアウト端子とそれぞれ接続する内部スキャンイン及び内部スキャンアウトを選択する選択回路とを備え、
テストパターン生成の最初の部分は、すべてのスキャンフリップフロップを接続する回路構成とし、ある程度の故障検出率まで獲得し、その後は故障検出率を向上させるのに必要な一部のスキャンフリップフロップだけを使用し、短いテストパターンで故障検出率を得ることを特徴とする半導体テスト回路。 - 複数のフリップフロップからなる機能ブロック部と、シフト動作切り替え端子に入力したシフト動作切り替え信号及びクロック端子に入力した外部クロック信号を元に受け付け信号イベントを出力するコマンド受付サイクル判定部と、テスト信号、外部クロック信号及び受け付け信号イベントを元に選択信号を出力するコマンド解析部と、該選択信号により機能ブロック部と外部スキャンイン端子又は外部スキャンアウト端子との接続を変更するスキャン入力選択部及びスキャン出力選択部とを備える請求項1記載の半導体テスト回路。
- 内部スキャンイン及び内部スキャンアウトそれぞれを外部スキャンイン端子及び外部スキャンアウト端子と接続する際に、各スキャンチェーンのスキャンイン信号とスキャンアウト信号をそれぞれ個別に外部スキャンイン端子又は外部スキャンアウト端子と接続する請求項1記載の半導体テスト回路。
- シフト動作切り替え時に判別した特定サイクルにおいては、スキャンイン端子から入力される信号をコマンド用データと認識し、該コマンド用データに基づいて外部スキャンイン端子及び外部スキャンアウト端子に接続されない内部スキャンインを適時必要な回路に接続させる請求項1記載の半導体テスト回路。
- スキャンチェーンの本数を外部端子に制約されることなく多く分割してLSIのフルスキャンテストを行う方法であって、
シフト動作切り替え時の特定サイクルを判別し、シフト動作切り替え時の特定サイクルにおける外部スキャンイン端子から入力される信号のコマンド用データに基づき外部スキャンイン端子及び外部スキャンアウト端子とそれぞれ接続する内部スキャンイン及び内部スキャンアウトを選択し、
テストパターン生成の最初の部分は、すべてのスキャンフリップフロップを接続する回路構成とし、ある程度の故障検出率まで獲得し、その後は故障検出率を向上させるのに必要な一部のスキャンフリップフロップだけを使用し、短いテストパターンで故障検出率を得ることを特徴とする半導体テスト方法。
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