JP2003121497A - 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 - Google Patents
論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置Info
- Publication number
- JP2003121497A JP2003121497A JP2001310995A JP2001310995A JP2003121497A JP 2003121497 A JP2003121497 A JP 2003121497A JP 2001310995 A JP2001310995 A JP 2001310995A JP 2001310995 A JP2001310995 A JP 2001310995A JP 2003121497 A JP2003121497 A JP 2003121497A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- flip
- flop
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】試験時間を短縮する。
【解決手段】複数のスキャンセルを有し、各スキャンセ
ルは、スキャンフリップフロップ（２１）と、スキャン
フリップフロップ（２１）のスキャンイン端（ＳＩ）及
びスキャンアウト端（ＳＯ）の信号の一方を選択制御信
号に応じ選択してセル出力端に供給する選択回路（３
１）とを有し、該複数のスキャンセルが、それぞれのス
キャンイン端ＳＩ及びセル出力端に関し縦続接続され、
各スキャンフリップフロップのクロック入力端Ｃにクロ
ック信号が供給される。選択制御信号値をバイパス制御
シフトレジスタ４５で定めることにより、スキャンデー
タ入力端子ＳＤＩと初段以外の任意のスキャンフリップ
フロップのＳＩとの間及び／又は最終段以外の任意のス
キャンフリップフロップのＳＯとスキャンデータ出力端
子ＳＤＯとの間にバイパスが形成される。
ルは、スキャンフリップフロップ（２１）と、スキャン
フリップフロップ（２１）のスキャンイン端（ＳＩ）及
びスキャンアウト端（ＳＯ）の信号の一方を選択制御信
号に応じ選択してセル出力端に供給する選択回路（３
１）とを有し、該複数のスキャンセルが、それぞれのス
キャンイン端ＳＩ及びセル出力端に関し縦続接続され、
各スキャンフリップフロップのクロック入力端Ｃにクロ
ック信号が供給される。選択制御信号値をバイパス制御
シフトレジスタ４５で定めることにより、スキャンデー
タ入力端子ＳＤＩと初段以外の任意のスキャンフリップ
フロップのＳＩとの間及び／又は最終段以外の任意のス
キャンフリップフロップのＳＯとスキャンデータ出力端
子ＳＤＯとの間にバイパスが形成される。
Description
【発明の属する技術分野】本発明は、ファンクションテ
スト容易化のために論理回路に備えられるスキャンパス
回路及びこれを備えた集積回路装置に関する。
スト容易化のために論理回路に備えられるスキャンパス
回路及びこれを備えた集積回路装置に関する。
【従来の技術】集積回路装置の高集積化及び高機能化に
伴い回路規模が増大して、故障検出のためのテストパタ
ーン数が膨大になる。より少ないテストパターン数でよ
り高い故障検出率を得るために、Ｄフリップフロップを
スキャンフリップフロップで置換し、図１０に示す如く
スキャンフリップフロップ２１〜２４をスキャンチェー
ンにしてスキャンレジスタを形成している。組み合わせ
回路１１をファンクションテストする場合、次のような
動作が行われる。 （１）スキャンモード入力端子ＳＭＤを高レベルにして
スキャンフリップフロップ２１〜２４をスキャンモード
にすることによりスキャンパスを形成し、テストパター
ンをスキャンデータ入力端子ＳＤＩからスキャンレジス
タにシリアル転送する。 （２）スキャンモード入力端子ＳＭＤを低レベルにして
スキャンフリップフロップ２１〜２４を通常モードにす
ることにより、スキャンフリップフロップ２１〜２４を
普通のＤフリップフロップとして機能させ、組み合わせ
回路１１の内部出力をスキャンフリップフロップ２１〜
２４の一部又は全部にラッチさせる。 （３）スキャンモード入力端子ＳＭＤを高レベルにして
スキャンフリップフロップ２１〜２４をスキャンモード
にし、スキャンレジスタに保持されているテスト結果デ
ータをシリアル転送させてスキャンデータ出力端子ＳＤ
Ｏから取り出し、これを期待値パターンと比較する。図
１１は、スキャンパスを用いて、組み合わせ回路１１の
一部である回路１２をファンクションテストする場合の
タイムチャートである。図１１中、２１．ＳＯは、スキ
ャンフリップフロップ２１のスキャンアウト端ＳＯの信
号であり、２２．ＳＯ〜２４．ＳＯについても同様であ
る。最初の４クロックサイクルＣ１〜Ｃ４でスキャンモ
ード入力端子ＳＭＤが高レベルにされてスキャンパスが
形成され、スキャンデータ入力端子ＳＤＩに‘０１０
０’がシリアルに供給されて、クロックサイクルＣ４で
のクロック立ち上がりでスキャンフリップフロップ２４
〜２１のレジスタに‘０１００’がラッチされる。次の
クロックサイクルＣ５で、スキャンモード入力端子ＳＭ
Ｄが低レベルにされ、クロックの立ち上がりで回路１２
の出力がスキャンフリップフロップ２２にラッチされ
る。次のクロックサイクルＣ６及びＣ７でスキャンモー
ド入力端子ＳＭＤが高レベルにされてスキャンパスが形
成され、スキャンフリップフロップ２２にラッチされた
‘１’がスキャンレジスタ内でシフトされ、これがクロ
ックサイクルＣ７でスキャンデータ出力端子ＳＤＯから
取り出される。
伴い回路規模が増大して、故障検出のためのテストパタ
ーン数が膨大になる。より少ないテストパターン数でよ
り高い故障検出率を得るために、Ｄフリップフロップを
スキャンフリップフロップで置換し、図１０に示す如く
スキャンフリップフロップ２１〜２４をスキャンチェー
ンにしてスキャンレジスタを形成している。組み合わせ
回路１１をファンクションテストする場合、次のような
動作が行われる。 （１）スキャンモード入力端子ＳＭＤを高レベルにして
スキャンフリップフロップ２１〜２４をスキャンモード
にすることによりスキャンパスを形成し、テストパター
ンをスキャンデータ入力端子ＳＤＩからスキャンレジス
タにシリアル転送する。 （２）スキャンモード入力端子ＳＭＤを低レベルにして
スキャンフリップフロップ２１〜２４を通常モードにす
ることにより、スキャンフリップフロップ２１〜２４を
普通のＤフリップフロップとして機能させ、組み合わせ
回路１１の内部出力をスキャンフリップフロップ２１〜
２４の一部又は全部にラッチさせる。 （３）スキャンモード入力端子ＳＭＤを高レベルにして
スキャンフリップフロップ２１〜２４をスキャンモード
にし、スキャンレジスタに保持されているテスト結果デ
ータをシリアル転送させてスキャンデータ出力端子ＳＤ
Ｏから取り出し、これを期待値パターンと比較する。図
１１は、スキャンパスを用いて、組み合わせ回路１１の
一部である回路１２をファンクションテストする場合の
タイムチャートである。図１１中、２１．ＳＯは、スキ
ャンフリップフロップ２１のスキャンアウト端ＳＯの信
号であり、２２．ＳＯ〜２４．ＳＯについても同様であ
る。最初の４クロックサイクルＣ１〜Ｃ４でスキャンモ
ード入力端子ＳＭＤが高レベルにされてスキャンパスが
形成され、スキャンデータ入力端子ＳＤＩに‘０１０
０’がシリアルに供給されて、クロックサイクルＣ４で
のクロック立ち上がりでスキャンフリップフロップ２４
〜２１のレジスタに‘０１００’がラッチされる。次の
クロックサイクルＣ５で、スキャンモード入力端子ＳＭ
Ｄが低レベルにされ、クロックの立ち上がりで回路１２
の出力がスキャンフリップフロップ２２にラッチされ
る。次のクロックサイクルＣ６及びＣ７でスキャンモー
ド入力端子ＳＭＤが高レベルにされてスキャンパスが形
成され、スキャンフリップフロップ２２にラッチされた
‘１’がスキャンレジスタ内でシフトされ、これがクロ
ックサイクルＣ７でスキャンデータ出力端子ＳＤＯから
取り出される。
【発明が解決しようとする課題】しかしながら、集積回
路装置が大規模であるため、実際にはスキャンレジスタ
を構成するスキャンフリップフロップの数が数千にも及
ぶ場合がある。このため、上記（１）及び（２）でのシ
リアル転送のクロックサイクル数が多い。多数のテスト
パターンの各々についてこのようなシリアル転送を行わ
なければならないので、テスト時間が長くなる原因とな
る。本発明の目的は、このような問題点に鑑み、テスト
時間を短縮することが可能な論理回路テスト用スキャン
パス回路及びこれを備えた集積回路装置を提供すること
にある。
路装置が大規模であるため、実際にはスキャンレジスタ
を構成するスキャンフリップフロップの数が数千にも及
ぶ場合がある。このため、上記（１）及び（２）でのシ
リアル転送のクロックサイクル数が多い。多数のテスト
パターンの各々についてこのようなシリアル転送を行わ
なければならないので、テスト時間が長くなる原因とな
る。本発明の目的は、このような問題点に鑑み、テスト
時間を短縮することが可能な論理回路テスト用スキャン
パス回路及びこれを備えた集積回路装置を提供すること
にある。
【課題を解決するための手段及びその作用効果】本発明
による論理回路テスト用スキャンパス回路の一態様で
は、複数のスキャンフリップフロップが、それぞれのス
キャンイン端及びスキャンアウト端に関し縦続接続さ
れ、各スキャンフリップフロップのクロック入力端にク
ロック信号が供給されるスキャンレジスタと、該スキャ
ンレジスタの最終段のスキャンフリップフロップのスキ
ャンアウト端の信号と該スキャンレジスタの最終段以外
の少なくとも１つのスキャンフリップフロップのスキャ
ンアウト端の信号のうち１つを選択制御信号に応じて選
択する選択回路とを有する。この構成によれば、テスト
結果データが選択回路によりバイパスされて取り出され
るので、テスト結果データのシリアル転送時間が短縮さ
れ又はゼロになって、テスト時間が短縮される。本発明
による論理回路テスト用スキャンパス回路の他の態様で
は、複数のスキャンフリップフロップが、それぞれのス
キャンイン端及びスキャンアウト端に関し縦続接続さ
れ、各スキャンフリップフロップのクロック入力端にク
ロック信号が供給される第１及び第２のスキャンレジス
タと、該第１のスキャンレジスタの初段のスキャンフリ
ップフロップのスキャンイン端の信号と該第１のスキャ
ンレジスタの最終段のスキャンフリップフロップのスキ
ャンアウト端の信号との一方を選択制御信号に応じ選択
して、該第２のスキャンレジスタの初段のスキャンフリ
ップフロップのスキャンイン端に供給する選択回路とを
有する。この構成によれば、テストパターンが選択回路
によりバイパスされてスキャンレジスタの中間段のスキ
ャンフリップフロップ（第２のスキャンレジスタの初段
のスキャンフリップフロップ）のスキャンイン端に供給
されるので、テストパターンのシリアル転送時間が短縮
され又はゼロになって、テスト時間が短縮される。ま
た、このバイパスにより、テストパターンからテストに
無関係なデータを省略することができるので、テストパ
ターンのデータ量を低減することができる。本発明によ
る論理回路テスト用スキャンパス回路のさらに他の態様
では、複数のスキャンセルを有し、各スキャンセルは、
スキャンフリップフロップと、該スキャンフリップフロ
ップのスキャンイン端及びスキャンアウト端の信号の一
方を選択制御信号に応じ選択してセル出力端に供給する
選択回路とを有し、該複数のスキャンセルが、それぞれ
のスキャンイン端及びセル出力端に関し縦続接続され、
各スキャンフリップフロップのクロック入力端にクロッ
ク信号が供給される。この構成によれば、選択制御信号
値を定めることにより、初段のスキャンフリップフロッ
プのスキャンイン端と他の任意のスキャンフリップフロ
ップのスキャンイン端との間及び／又は最終段以外の任
意のスキャンフリップフロップのスキャンアウト端と最
終段のスキャンフリップフロップのスキャンアウト端と
の間にバイパスを形成することができる。これにより、
テストパターン及び／又はテスト結果データのシリアル
転送時間を短縮し又はゼロにすることができる。また、
このバイパスにより、テストパターンからテストに無関
係なデータを省略することができるので、テストパター
ンのデータ量を低減することができる。本発明の他の目
的、構成及び効果は以下の説明から明らかになる。
による論理回路テスト用スキャンパス回路の一態様で
は、複数のスキャンフリップフロップが、それぞれのス
キャンイン端及びスキャンアウト端に関し縦続接続さ
れ、各スキャンフリップフロップのクロック入力端にク
ロック信号が供給されるスキャンレジスタと、該スキャ
ンレジスタの最終段のスキャンフリップフロップのスキ
ャンアウト端の信号と該スキャンレジスタの最終段以外
の少なくとも１つのスキャンフリップフロップのスキャ
ンアウト端の信号のうち１つを選択制御信号に応じて選
択する選択回路とを有する。この構成によれば、テスト
結果データが選択回路によりバイパスされて取り出され
るので、テスト結果データのシリアル転送時間が短縮さ
れ又はゼロになって、テスト時間が短縮される。本発明
による論理回路テスト用スキャンパス回路の他の態様で
は、複数のスキャンフリップフロップが、それぞれのス
キャンイン端及びスキャンアウト端に関し縦続接続さ
れ、各スキャンフリップフロップのクロック入力端にク
ロック信号が供給される第１及び第２のスキャンレジス
タと、該第１のスキャンレジスタの初段のスキャンフリ
ップフロップのスキャンイン端の信号と該第１のスキャ
ンレジスタの最終段のスキャンフリップフロップのスキ
ャンアウト端の信号との一方を選択制御信号に応じ選択
して、該第２のスキャンレジスタの初段のスキャンフリ
ップフロップのスキャンイン端に供給する選択回路とを
有する。この構成によれば、テストパターンが選択回路
によりバイパスされてスキャンレジスタの中間段のスキ
ャンフリップフロップ（第２のスキャンレジスタの初段
のスキャンフリップフロップ）のスキャンイン端に供給
されるので、テストパターンのシリアル転送時間が短縮
され又はゼロになって、テスト時間が短縮される。ま
た、このバイパスにより、テストパターンからテストに
無関係なデータを省略することができるので、テストパ
ターンのデータ量を低減することができる。本発明によ
る論理回路テスト用スキャンパス回路のさらに他の態様
では、複数のスキャンセルを有し、各スキャンセルは、
スキャンフリップフロップと、該スキャンフリップフロ
ップのスキャンイン端及びスキャンアウト端の信号の一
方を選択制御信号に応じ選択してセル出力端に供給する
選択回路とを有し、該複数のスキャンセルが、それぞれ
のスキャンイン端及びセル出力端に関し縦続接続され、
各スキャンフリップフロップのクロック入力端にクロッ
ク信号が供給される。この構成によれば、選択制御信号
値を定めることにより、初段のスキャンフリップフロッ
プのスキャンイン端と他の任意のスキャンフリップフロ
ップのスキャンイン端との間及び／又は最終段以外の任
意のスキャンフリップフロップのスキャンアウト端と最
終段のスキャンフリップフロップのスキャンアウト端と
の間にバイパスを形成することができる。これにより、
テストパターン及び／又はテスト結果データのシリアル
転送時間を短縮し又はゼロにすることができる。また、
このバイパスにより、テストパターンからテストに無関
係なデータを省略することができるので、テストパター
ンのデータ量を低減することができる。本発明の他の目
的、構成及び効果は以下の説明から明らかになる。
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ａの概略ブロッ
ク図である。集積回路装置１０Ａは、組み合わせ回路１
１と、これ以外の回路であるスキャンパス回路とを備え
ている。図１では、簡単化のためにスキャンフリップフ
ロップ数が４の場合を示している。スキャンフリップフ
ロップ２１〜２４は、スキャンチェーンでスキャンレジ
スタを構成するために、集積回路装置１０Ａに必要な普
通のＤフリップフロップが置換されたものである。スキ
ャンフリップフロップ２１は、普通のＤフリップフロッ
プのデータ入力端Ｄ、データ出力端Ｑ及びクロック入力
端Ｃにさらに、スキャンイン端ＳＩ、スキャンアウト端
ＳＯ及びスキャンモード入力端ＳＭを備えている。デー
タ出力端Ｑとスキャンアウト端ＳＯとは、同じ信号を出
力する。スキャンフリップフロップ２１は、クロック入
力端Ｃの立ち上がりで、スキャンモード入力端ＳＭが低
レベル（通常モード）の場合にはデータ入力端Ｄの論理
値を選択してラッチし、スキャンモード入力端ＳＭが高
レベル（スキャンモード）の場合にはスキャンイン端Ｓ
Ｉの論理値を選択してラッチし、いずれの場合もラッチ
した値をデータ出力端Ｑ及びスキャンアウト端ＳＯから
出力する。スキャンフリップフロップ２１〜２４のデー
タ入力端Ｄ及びデータ出力端Ｑは、組み合わせ回路１１
に接続されている。組み合わせ回路１１には、外部から
信号入力端子Ｉ１〜Ｉｎを介して信号が供給され、組み
合わせ回路１１から信号出力端子Ｏ１〜Ｏｍを介して外
部に信号が取り出される。組み合わせ回路１１は、信号
入力端子Ｉ１〜Ｉｎの一部又は全部とスキャンフリップ
フロップ２１〜２４の一部又は全部のデータ入力端Ｄと
の間に接続されるバッファゲート、及び／又は、スキャ
ンフリップフロップ２１〜２４の一部又は全部のデータ
出力端Ｑと信号出力端子Ｏ１〜Ｏｍの一部又は全部との
間に接続されるバッファゲートを含んでもよい。図１で
は、スキャンフリップフロップ２３及び２４のデータ出
力端Ｑが、組み合わせ回路１１の一部である回路１２に
供給され、回路１２の出力がスキャンフリップフロップ
２２のデータ入力端Ｄに供給される場合を示している。
スキャンフリップフロップ２１〜２４は、スキャンレジ
スタを構成するために、それぞれのスキャンイン端ＳＩ
及びスキャンアウト端ＳＯに関し縦続接続されている。
スキャンフリップフロップ２１のスキャンイン端ＳＩに
は、外部からのスキャンデータ（テストパターン）が入
力端子ＳＤＩ及びバッファゲート２５を介して供給され
る。スキャンフリップフロップ２４及び２２のスキャン
アウト端ＳＯはそれぞれ、セレクタ２６の第１及び第２
の入力端に接続されている。セレクタ２６では、その出
力端がバッファゲート２７を介してスキャンデータ出力
端子ＳＤＯに接続され、選択制御入力端がバッファゲー
ト２８を介して選択制御信号入力端子ＳＥＬに接続され
ている。セレクタ２６は、端子ＳＥＬが低レベルの時に
スキャンフリップフロップ２４のスキャンアウト端ＳＯ
（これを２４．ＳＯで表す。以下同様。）を選択し、端
子ＳＥＬが高レベルの時に２２．ＳＯを選択してこれを
バイパスさせる。スキャンデータ出力端子ＳＤＯから外
部にスキャンデータ（テスト結果データ）が取り出さ
れ、これが不図示の試験装置で期待値パターンと比較さ
れる。スキャンフリップフロップ２１〜２４のスキャン
モード入力端ＳＭには、外部からのスキャンモード信号
が入力端子ＳＭＤ及びバッファゲート２９を介して供給
され、スキャンフリップフロップ２１〜２４のスキャン
モード入力端ＳＭが高レベル及び低レベルのときそれぞ
れ、スキャンレジスタがスキャンモード及び通常モード
になる。スキャンフリップフロップ２１〜２４のクロッ
ク入力端Ｃ及び組み合わせ回路１１には、外部からのク
ロックが入力端子ＣＬＫ及びバッファゲート３０を介し
て供給される。図２は、スキャンパス回路を用いて回路
１２をファンクションテストする場合のタイムチャート
である。スキャンフリップフロップ２３及び２４のデー
タ出力端Ｑがそれぞれ‘１’及び‘０’の時、回路１２
が正常であればその出力が‘１’になるとする。 （１）最初の４クロックサイクルＣ１〜Ｃ４でスキャン
モード入力端子ＳＭＤが高レベルにされてスキャンフリ
ップフロップ２１〜２４がスキャンモードになり、これ
によりスキャンパスが形成される。この状態でスキャン
データ入力端子ＳＤＩに‘０１００’がシリアルに供給
されて、クロックサイクルＣ４でのクロック立ち上がり
でスキャンフリップフロップ２４〜２１の４ビットレジ
スタに‘０１００’がラッチされる。 （２）クロックサイクルＣ５でスキャンモード入力端子
ＳＭＤが低レベルにされてスキャンフリップフロップ２
１〜２４が通常モードになり、これにより、スキャンパ
スが無効になるとともに、スキャンフリップフロップ２
１〜２４が普通のＤフリップフロップとして機能する。
クロックの立ち上がりで回路１２の出力がスキャンフリ
ップフロップ２２にラッチされる。クロックサイクルＣ
５で選択制御信号入力端子ＳＥＬが高レベルにされて、
２２．ＳＯがスキャンデータ出力端子ＳＤＯから取り出
される。 本第１実施形態によれば、テスト結果データがセレクタ
２６によりバイパスされて取り出されるので、テスト結
果データのシリアル転送時間が短縮され又は上記の場合
のようにゼロになって、テスト時間が短縮される。な
お、選択制御信号入力端子ＳＥＬはクロックサイクルＣ
５の前に高レベルにしてもよい。また、セレクタ２６は
スキャンパスの最終段のスキャンフリップフロップ２４
のスキャンアウト端ＳＯを含む複数のスキャンフリップ
フロップのスキャンアウト端の１つを制御信号に応じて
選択するものであればよい。 ［第２実施形態］図３は、本発明の第２実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ｂの概略ブロッ
ク図である。セレクタ２６では、その第１及び第２の入
力端がそれぞれスキャンフリップフロップ２１のスキャ
ンイン端ＳＩ及びスキャンフリップフロップ２２のスキ
ャンアウト端ＳＯに接続され、出力端がスキャンフリッ
プフロップ２２の次段のスキャンフリップフロップ２３
のスキャンイン端ＳＩに接続され、制御入力端がバッフ
ァゲート２８を介して選択制御信号入力端子ＳＥＬに接
続されている。集積回路装置１０Ｂの他の構成は、図１
０と同一である。図４は、スキャンパス回路を用いて回
路１２をファンクションテストする場合のタイムチャー
トである。 （１）最初の２クロックサイクルＣ１及びＣ２でスキャ
ンモード入力端子ＳＭＤ及び選択制御信号入力端子ＳＥ
Ｌが高レベルにされて、スキャンフリップフロップ２１
〜２４がスキャンモードになり、また、セレクタ２６に
よりスキャンデータ入力端子ＳＤＩと２３．ＳＩとの間
にバイパスが形成される。この状態でスキャンデータ入
力端子ＳＤＩに‘０１’がシリアルに供給されて、クロ
ックサイクルＣ２のクロック立ち上がりでスキャンフリ
ップフロップ２４及び２３のレジスタにテスト用の‘０
１’がラッチされる。これにより、図１１の場合よりも
テストデータ転送時間を２クロックサイクルだけ短くす
ることができる。 （２）クロックサイクルＣ３でスキャンモード入力端子
ＳＭＤが低レベルにされてスキャンフリップフロップ２
１〜２４が通常モードになり、クロックの立ち上がりで
回路１２の出力がテスト結果としてスキャンフリップフ
ロップ２２にラッチされる。 （３）スキャンモード入力端子ＳＭＤが高レベルにされ
てスキャンフリップフロップ２１〜２４がスキャンモー
ドになり、スキャンフリップフロップ２２に保持されて
いるテスト結果がスキャンレジスタ内でシリアル転送さ
れて、クロックサイクルＣ５でスキャンデータ出力端子
ＳＤＯから取り出される。 本第２実施形態によれば、テストパターンがセレクタ２
６によりバイパスされてスキャンレジスタの中間段のス
キャンフリップフロップのスキャンイン端に供給される
ので、テストパターンのシリアル転送時間が短縮され又
はゼロになって、テスト時間が短縮される。また、この
バイパスにより、テストパターンからテストに無関係な
データを省略することができるので、テストパターンの
データ量を低減することができる。 ［第３実施形態］図５は、本発明の第３実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ｃの概略ブロッ
ク図である。この集積回路装置１０Ｃでは、スキャンフ
リップフロップ２１〜２４に対応してそれぞれセレクタ
３１〜３４が備えられ、セレクタ３１〜３４に対応して
それぞれバッファゲート４１〜４４及び選択制御信号入
力端子ＳＥＬ１〜ＳＥＬ４が備えられている。セレクタ
３１では、その第１及び第２の入力端がそれぞれスキャ
ンフリップフロップ２１のスキャンイン端ＳＩ及びスキ
ャンアウト端ＳＯに接続され、出力端が次段のスキャン
フリップフロップ２２のスキャンイン端ＳＩに接続さ
れ、制御入力端がバッファゲート４１を介して端子ＳＥ
Ｌ１に接続されている。セレクタ３２〜３４についても
セレクタ３１と同様である。ただし、セレクタ３４の出
力端はバッファゲート２７を介してスキャンデータ出力
端子ＳＤＯに接続されている。この構成によれば、選択
制御信号入力端子ＳＥＬ１〜ＳＥＬ４の値を定めること
により、スキャンデータ入力端子ＳＤＩと任意のスキャ
ンフリップフロップのスキャンイン端ＳＩとの間及び／
又は任意のスキャンフリップフロップのスキャンアウト
端ＳＯとスキャンデータ出力端子ＳＤＯとの間にバイパ
スを形成することができる。これにより、テストパター
ン及び／又はテスト結果データのシリアル転送時間を短
縮し又はゼロにすることができる。また、このバイパス
により、テストパターンからテストに無関係なデータを
省略することができるので、テストパターンのデータ量
を低減することができる。例えば、選択制御端子ＳＥＬ
１〜ＳＥＬ４にバイパス制御データとして‘００１１’
を供給すれば、図６に示す太線のバイパスが形成され
て、図１でＳＥＬを‘１’にした場合と同じバイパスが
形成される。また、バイパス制御データを‘１１００’
とすれば、図７に示す太線のバイパスが形成されて、図
３でＳＥＬを‘１’にした場合と同じバイパスが形成さ
れる。 ［第４実施形態］図８は、本発明の第４実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ｄの概略ブロッ
ク図である。スキャンフリップフロップの数が多いと、
選択制御信号の外部端子を形成するスペースが足りなく
なる。そこでこの集積回路装置１０Ｄでは、バイパス制
御シフトレジスタ４５及びバイパス制御データ入力端子
ＢＣＤを備え、外部からバイパス制御データ入力端子Ｂ
ＣＤを介しバイパス制御シフトレジスタ４５へバイパス
制御データをシリアル転送している。シフトレジスタ４
５は４ビットであり、この４ビット出力がバッファゲー
ト４１〜４４に供給される。シフトレジスタ４５のシリ
アルデータ入力端及びシフトクロック入力端はそれぞれ
集積回路装置１０Ｄのバイパス制御データ入力端子ＢＣ
Ｄ及びクロック入力端子ＣＬＫ１に接続されている。他
の点は図５と同一である。 ［第５実施形態］図９は、本発明の第５実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ｅの概略ブロッ
ク図である。この集積回路装置１０Ｅでは、図８のバイ
パス制御シフトレジスタ４５の替わりに、バイパス制御
データが並列に供給されるバイパス制御レジスタ４５Ａ
を備えている。例えば信号入力端子Ｉ１〜Ｉｎのうちの
４ビットが集積回路１１Ａ内の不図示のバッファ回路を
介してバイパス制御レジスタ４５Ａの４ビット入力端に
接続されている。集積回路装置１０Ｅ内にＣＰＵを備
え、このＣＰＵからバスを介してバイパス制御レジスタ
４５Ａにデータを設定する構成であってもよい。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ａの概略ブロッ
ク図である。集積回路装置１０Ａは、組み合わせ回路１
１と、これ以外の回路であるスキャンパス回路とを備え
ている。図１では、簡単化のためにスキャンフリップフ
ロップ数が４の場合を示している。スキャンフリップフ
ロップ２１〜２４は、スキャンチェーンでスキャンレジ
スタを構成するために、集積回路装置１０Ａに必要な普
通のＤフリップフロップが置換されたものである。スキ
ャンフリップフロップ２１は、普通のＤフリップフロッ
プのデータ入力端Ｄ、データ出力端Ｑ及びクロック入力
端Ｃにさらに、スキャンイン端ＳＩ、スキャンアウト端
ＳＯ及びスキャンモード入力端ＳＭを備えている。デー
タ出力端Ｑとスキャンアウト端ＳＯとは、同じ信号を出
力する。スキャンフリップフロップ２１は、クロック入
力端Ｃの立ち上がりで、スキャンモード入力端ＳＭが低
レベル（通常モード）の場合にはデータ入力端Ｄの論理
値を選択してラッチし、スキャンモード入力端ＳＭが高
レベル（スキャンモード）の場合にはスキャンイン端Ｓ
Ｉの論理値を選択してラッチし、いずれの場合もラッチ
した値をデータ出力端Ｑ及びスキャンアウト端ＳＯから
出力する。スキャンフリップフロップ２１〜２４のデー
タ入力端Ｄ及びデータ出力端Ｑは、組み合わせ回路１１
に接続されている。組み合わせ回路１１には、外部から
信号入力端子Ｉ１〜Ｉｎを介して信号が供給され、組み
合わせ回路１１から信号出力端子Ｏ１〜Ｏｍを介して外
部に信号が取り出される。組み合わせ回路１１は、信号
入力端子Ｉ１〜Ｉｎの一部又は全部とスキャンフリップ
フロップ２１〜２４の一部又は全部のデータ入力端Ｄと
の間に接続されるバッファゲート、及び／又は、スキャ
ンフリップフロップ２１〜２４の一部又は全部のデータ
出力端Ｑと信号出力端子Ｏ１〜Ｏｍの一部又は全部との
間に接続されるバッファゲートを含んでもよい。図１で
は、スキャンフリップフロップ２３及び２４のデータ出
力端Ｑが、組み合わせ回路１１の一部である回路１２に
供給され、回路１２の出力がスキャンフリップフロップ
２２のデータ入力端Ｄに供給される場合を示している。
スキャンフリップフロップ２１〜２４は、スキャンレジ
スタを構成するために、それぞれのスキャンイン端ＳＩ
及びスキャンアウト端ＳＯに関し縦続接続されている。
スキャンフリップフロップ２１のスキャンイン端ＳＩに
は、外部からのスキャンデータ（テストパターン）が入
力端子ＳＤＩ及びバッファゲート２５を介して供給され
る。スキャンフリップフロップ２４及び２２のスキャン
アウト端ＳＯはそれぞれ、セレクタ２６の第１及び第２
の入力端に接続されている。セレクタ２６では、その出
力端がバッファゲート２７を介してスキャンデータ出力
端子ＳＤＯに接続され、選択制御入力端がバッファゲー
ト２８を介して選択制御信号入力端子ＳＥＬに接続され
ている。セレクタ２６は、端子ＳＥＬが低レベルの時に
スキャンフリップフロップ２４のスキャンアウト端ＳＯ
（これを２４．ＳＯで表す。以下同様。）を選択し、端
子ＳＥＬが高レベルの時に２２．ＳＯを選択してこれを
バイパスさせる。スキャンデータ出力端子ＳＤＯから外
部にスキャンデータ（テスト結果データ）が取り出さ
れ、これが不図示の試験装置で期待値パターンと比較さ
れる。スキャンフリップフロップ２１〜２４のスキャン
モード入力端ＳＭには、外部からのスキャンモード信号
が入力端子ＳＭＤ及びバッファゲート２９を介して供給
され、スキャンフリップフロップ２１〜２４のスキャン
モード入力端ＳＭが高レベル及び低レベルのときそれぞ
れ、スキャンレジスタがスキャンモード及び通常モード
になる。スキャンフリップフロップ２１〜２４のクロッ
ク入力端Ｃ及び組み合わせ回路１１には、外部からのク
ロックが入力端子ＣＬＫ及びバッファゲート３０を介し
て供給される。図２は、スキャンパス回路を用いて回路
１２をファンクションテストする場合のタイムチャート
である。スキャンフリップフロップ２３及び２４のデー
タ出力端Ｑがそれぞれ‘１’及び‘０’の時、回路１２
が正常であればその出力が‘１’になるとする。 （１）最初の４クロックサイクルＣ１〜Ｃ４でスキャン
モード入力端子ＳＭＤが高レベルにされてスキャンフリ
ップフロップ２１〜２４がスキャンモードになり、これ
によりスキャンパスが形成される。この状態でスキャン
データ入力端子ＳＤＩに‘０１００’がシリアルに供給
されて、クロックサイクルＣ４でのクロック立ち上がり
でスキャンフリップフロップ２４〜２１の４ビットレジ
スタに‘０１００’がラッチされる。 （２）クロックサイクルＣ５でスキャンモード入力端子
ＳＭＤが低レベルにされてスキャンフリップフロップ２
１〜２４が通常モードになり、これにより、スキャンパ
スが無効になるとともに、スキャンフリップフロップ２
１〜２４が普通のＤフリップフロップとして機能する。
クロックの立ち上がりで回路１２の出力がスキャンフリ
ップフロップ２２にラッチされる。クロックサイクルＣ
５で選択制御信号入力端子ＳＥＬが高レベルにされて、
２２．ＳＯがスキャンデータ出力端子ＳＤＯから取り出
される。 本第１実施形態によれば、テスト結果データがセレクタ
２６によりバイパスされて取り出されるので、テスト結
果データのシリアル転送時間が短縮され又は上記の場合
のようにゼロになって、テスト時間が短縮される。な
お、選択制御信号入力端子ＳＥＬはクロックサイクルＣ
５の前に高レベルにしてもよい。また、セレクタ２６は
スキャンパスの最終段のスキャンフリップフロップ２４
のスキャンアウト端ＳＯを含む複数のスキャンフリップ
フロップのスキャンアウト端の１つを制御信号に応じて
選択するものであればよい。 ［第２実施形態］図３は、本発明の第２実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ｂの概略ブロッ
ク図である。セレクタ２６では、その第１及び第２の入
力端がそれぞれスキャンフリップフロップ２１のスキャ
ンイン端ＳＩ及びスキャンフリップフロップ２２のスキ
ャンアウト端ＳＯに接続され、出力端がスキャンフリッ
プフロップ２２の次段のスキャンフリップフロップ２３
のスキャンイン端ＳＩに接続され、制御入力端がバッフ
ァゲート２８を介して選択制御信号入力端子ＳＥＬに接
続されている。集積回路装置１０Ｂの他の構成は、図１
０と同一である。図４は、スキャンパス回路を用いて回
路１２をファンクションテストする場合のタイムチャー
トである。 （１）最初の２クロックサイクルＣ１及びＣ２でスキャ
ンモード入力端子ＳＭＤ及び選択制御信号入力端子ＳＥ
Ｌが高レベルにされて、スキャンフリップフロップ２１
〜２４がスキャンモードになり、また、セレクタ２６に
よりスキャンデータ入力端子ＳＤＩと２３．ＳＩとの間
にバイパスが形成される。この状態でスキャンデータ入
力端子ＳＤＩに‘０１’がシリアルに供給されて、クロ
ックサイクルＣ２のクロック立ち上がりでスキャンフリ
ップフロップ２４及び２３のレジスタにテスト用の‘０
１’がラッチされる。これにより、図１１の場合よりも
テストデータ転送時間を２クロックサイクルだけ短くす
ることができる。 （２）クロックサイクルＣ３でスキャンモード入力端子
ＳＭＤが低レベルにされてスキャンフリップフロップ２
１〜２４が通常モードになり、クロックの立ち上がりで
回路１２の出力がテスト結果としてスキャンフリップフ
ロップ２２にラッチされる。 （３）スキャンモード入力端子ＳＭＤが高レベルにされ
てスキャンフリップフロップ２１〜２４がスキャンモー
ドになり、スキャンフリップフロップ２２に保持されて
いるテスト結果がスキャンレジスタ内でシリアル転送さ
れて、クロックサイクルＣ５でスキャンデータ出力端子
ＳＤＯから取り出される。 本第２実施形態によれば、テストパターンがセレクタ２
６によりバイパスされてスキャンレジスタの中間段のス
キャンフリップフロップのスキャンイン端に供給される
ので、テストパターンのシリアル転送時間が短縮され又
はゼロになって、テスト時間が短縮される。また、この
バイパスにより、テストパターンからテストに無関係な
データを省略することができるので、テストパターンの
データ量を低減することができる。 ［第３実施形態］図５は、本発明の第３実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ｃの概略ブロッ
ク図である。この集積回路装置１０Ｃでは、スキャンフ
リップフロップ２１〜２４に対応してそれぞれセレクタ
３１〜３４が備えられ、セレクタ３１〜３４に対応して
それぞれバッファゲート４１〜４４及び選択制御信号入
力端子ＳＥＬ１〜ＳＥＬ４が備えられている。セレクタ
３１では、その第１及び第２の入力端がそれぞれスキャ
ンフリップフロップ２１のスキャンイン端ＳＩ及びスキ
ャンアウト端ＳＯに接続され、出力端が次段のスキャン
フリップフロップ２２のスキャンイン端ＳＩに接続さ
れ、制御入力端がバッファゲート４１を介して端子ＳＥ
Ｌ１に接続されている。セレクタ３２〜３４についても
セレクタ３１と同様である。ただし、セレクタ３４の出
力端はバッファゲート２７を介してスキャンデータ出力
端子ＳＤＯに接続されている。この構成によれば、選択
制御信号入力端子ＳＥＬ１〜ＳＥＬ４の値を定めること
により、スキャンデータ入力端子ＳＤＩと任意のスキャ
ンフリップフロップのスキャンイン端ＳＩとの間及び／
又は任意のスキャンフリップフロップのスキャンアウト
端ＳＯとスキャンデータ出力端子ＳＤＯとの間にバイパ
スを形成することができる。これにより、テストパター
ン及び／又はテスト結果データのシリアル転送時間を短
縮し又はゼロにすることができる。また、このバイパス
により、テストパターンからテストに無関係なデータを
省略することができるので、テストパターンのデータ量
を低減することができる。例えば、選択制御端子ＳＥＬ
１〜ＳＥＬ４にバイパス制御データとして‘００１１’
を供給すれば、図６に示す太線のバイパスが形成され
て、図１でＳＥＬを‘１’にした場合と同じバイパスが
形成される。また、バイパス制御データを‘１１００’
とすれば、図７に示す太線のバイパスが形成されて、図
３でＳＥＬを‘１’にした場合と同じバイパスが形成さ
れる。 ［第４実施形態］図８は、本発明の第４実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ｄの概略ブロッ
ク図である。スキャンフリップフロップの数が多いと、
選択制御信号の外部端子を形成するスペースが足りなく
なる。そこでこの集積回路装置１０Ｄでは、バイパス制
御シフトレジスタ４５及びバイパス制御データ入力端子
ＢＣＤを備え、外部からバイパス制御データ入力端子Ｂ
ＣＤを介しバイパス制御シフトレジスタ４５へバイパス
制御データをシリアル転送している。シフトレジスタ４
５は４ビットであり、この４ビット出力がバッファゲー
ト４１〜４４に供給される。シフトレジスタ４５のシリ
アルデータ入力端及びシフトクロック入力端はそれぞれ
集積回路装置１０Ｄのバイパス制御データ入力端子ＢＣ
Ｄ及びクロック入力端子ＣＬＫ１に接続されている。他
の点は図５と同一である。 ［第５実施形態］図９は、本発明の第５実施形態のスキ
ャンパス回路を備えた集積回路装置１０Ｅの概略ブロッ
ク図である。この集積回路装置１０Ｅでは、図８のバイ
パス制御シフトレジスタ４５の替わりに、バイパス制御
データが並列に供給されるバイパス制御レジスタ４５Ａ
を備えている。例えば信号入力端子Ｉ１〜Ｉｎのうちの
４ビットが集積回路１１Ａ内の不図示のバッファ回路を
介してバイパス制御レジスタ４５Ａの４ビット入力端に
接続されている。集積回路装置１０Ｅ内にＣＰＵを備
え、このＣＰＵからバスを介してバイパス制御レジスタ
４５Ａにデータを設定する構成であってもよい。
【図１】本発明の第１実施形態のスキャンパス回路を備
えた集積回路装置の概略ブロック図である。
えた集積回路装置の概略ブロック図である。
【図２】図１中の回路１２をファンクションテストする
場合のタイムチャートである。
場合のタイムチャートである。
【図３】本発明の第２実施形態のスキャンパス回路を備
えた集積回路装置の概略ブロック図である。
えた集積回路装置の概略ブロック図である。
【図４】図３中の回路１２をファンクションテストする
場合のタイムチャートである。
場合のタイムチャートである。
【図５】本発明の第３実施形態のスキャンパス回路を備
えた集積回路装置の概略ブロック図である。
えた集積回路装置の概略ブロック図である。
【図６】バイパス制御データ値により形成されたバイパ
スを太線で示す、図５の回路の動作説明図である。
スを太線で示す、図５の回路の動作説明図である。
【図７】他のバイパス制御データ値により形成されたバ
イパスを太線で示す、図５の回路の動作説明図である。
イパスを太線で示す、図５の回路の動作説明図である。
【図８】本発明の第４実施形態のスキャンパス回路を備
えた集積回路装置の概略ブロック図である。
えた集積回路装置の概略ブロック図である。
【図９】本発明の第５実施形態のスキャンパス回路を備
えた集積回路装置の概略ブロック図である。
えた集積回路装置の概略ブロック図である。
【図１０】テスト容易化のための従来のスキャンパス回
路を備えた集積回路装置の概略ブロック図である。
路を備えた集積回路装置の概略ブロック図である。
【図１１】図１０中の回路１２をファンクションテスト
する場合のタイムチャートである。
する場合のタイムチャートである。
１０、１０Ａ〜１０Ｅ 集積回路装置
１１ 組み合わせ回路
１２ 回路
２１〜２４ スキャンフリップフロップ
２５、２７〜３０、４１〜４４ バッファゲート
２６、３１〜３４ セレクタ
４５ バイパス制御シフトレジスタ
４５Ａ バイパス制御レジスタ
Ｉ１ 信号入力端子
Ｏ１ 信号出力端子
Ｄ データ入力端
Ｑ データ出力端
ＳＩ スキャンイン端
ＳＯ スキャンアウト端
Ｃ クロック入力端
ＳＤＩ スキャンデータ入力端子
ＳＤＯ スキャンデータ出力端子
ＳＭＤ スキャンモード入力端子
ＣＬＫ、ＣＬＫ１ クロック入力端子
ＳＥＬ、ＳＥＬ１〜ＳＥＬ４ 選択制御信号入力端子
ＢＣＤ バイパス制御データ入力端子
Ｃ１〜Ｃ７ クロックサイクル
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA01 AB01 AC14 AK07 AK23
AK24 AL09
5B048 AA01 CC18
5F038 CD08 DT02 DT06 DT07 DT15
EZ20
5J056 AA00 BB60 FF01
Claims (9)
- 【請求項１】 複数のスキャンフリップフロップが、そ
れぞれのスキャンイン端及びスキャンアウト端に関し縦
続接続され、各スキャンフリップフロップのクロック入
力端にクロック信号が供給されるスキャンレジスタと、 該スキャンレジスタの最終段のスキャンフリップフロッ
プのスキャンアウト端の信号と該スキャンレジスタの最
終段以外の少なくとも１つのスキャンフリップフロップ
のスキャンアウト端の信号のうち１つを選択制御信号に
応じて選択する選択回路と、 を有することを特徴とする論理回路テスト用スキャンパ
ス回路。 - 【請求項２】 請求項１記載のスキャンパス回路と、 該スキャンパス回路の複数のスキャンフリップフロップ
のデータ入力端及びデータ出力端に接続された組み合わ
せ回路と、 該複数のスキャンフリップフロップの初段のスキャンフ
リップフロップのスキャンイン端に接続され、シリアル
テストデータが供給される外部スキャンデータ入力端子
と、 該スキャンパス回路の選択回路の出力端に接続され、シ
リアルテスト結果データが取り出される外部スキャンデ
ータ出力端子と、 を有することを特徴とする集積回路装置。 - 【請求項３】 複数のスキャンフリップフロップが、そ
れぞれのスキャンイン端及びスキャンアウト端に関し縦
続接続され、各スキャンフリップフロップのクロック入
力端にクロック信号が供給される第１及び第２のスキャ
ンレジスタと、 該第１のスキャンレジスタの初段のスキャンフリップフ
ロップのスキャンイン端の信号と該第１のスキャンレジ
スタの最終段のスキャンフリップフロップのスキャンア
ウト端の信号との一方を選択制御信号に応じ選択して、
該第２のスキャンレジスタの初段のスキャンフリップフ
ロップのスキャンイン端に供給する選択回路と、 を有することを特徴とする論理回路テスト用スキャンパ
ス回路。 - 【請求項４】 請求項３記載のスキャンパス回路と、 該スキャンパス回路の第１及び第２のスキャンレジスタ
の複数のスキャンフリップフロップのデータ入力端及び
データ出力端に接続された組み合わせ回路と、 該スキャンパス回路の第１のスキャンレジスタの複数の
スキャンフリップフロップの初段のスキャンフリップフ
ロップのスキャンイン端に接続され、シリアルテストデ
ータが供給される外部スキャンデータ入力端子と、 該スキャンパス回路の第２のスキャンレジスタの複数の
スキャンフリップフロップの最終段のスキャンフリップ
フロップのスキャンアウト端に接続され、シリアルテス
ト結果データが取り出される外部スキャンデータ出力端
子と、 を有することを特徴とする集積回路装置。 - 【請求項５】 複数のスキャンセルを有し、各スキャン
セルは、スキャンフリップフロップと、該スキャンフリ
ップフロップのスキャンイン端及びスキャンアウト端の
信号の一方を選択制御信号に応じ選択してセル出力端に
供給する選択回路とを有し、該複数のスキャンセルが、
それぞれのスキャンイン端及びセル出力端に関し縦続接
続され、各スキャンフリップフロップのクロック入力端
にクロック信号が供給されることを特徴とする論理回路
テスト用スキャンパス回路。 - 【請求項６】 上記複数のスキャンセルの選択回路の選
択制御信号として供給する複数ビットを備えたバイパス
制御レジスタをさらに有することを特徴とする請求項５
記載のスキャンパス回路。 - 【請求項７】 上記バイパス制御レジスタはシフトレジ
スタであることを特徴とする請求項６記載のスキャンパ
ス回路。 - 【請求項８】 請求項６記載のスキャンパス回路と、 該スキャンパス回路の複数のスキャンセルのスキャンフ
リップフロップのデータ入力端及びデータ出力端に接続
された組み合わせ回路と、 該スキャンパス回路の複数のスキャンセルの初段のスキ
ャンセルのスキャンイン端に接続され、シリアルテスト
データが供給される外部スキャンデータ入力端子と、 該複数のスキャンセルの最終段のスキャンセルのセル出
力端に接続され、シリアルテスト結果データが取り出さ
れる外部スキャンデータ出力端子と、 を有することを特徴とする集積回路装置。 - 【請求項９】 上記バイパス制御レジスタはシフトレジ
スタであり、 該シフトレジスタのシフトイン端に接続され、バイパス
制御用シリアルデータが供給される外部制御データ入力
端子をさらに有することを特徴とする請求項８記載の集
積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001310995A JP2003121497A (ja) | 2001-10-09 | 2001-10-09 | 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 |
| US10/198,957 US20030070128A1 (en) | 2001-10-09 | 2002-07-22 | Scan path circuit for test of logic circuit |
| TW091116776A TW569021B (en) | 2001-10-09 | 2002-07-26 | Scan path circuit for test of logic circuit |
| KR1020020051823A KR20030030850A (ko) | 2001-10-09 | 2002-08-30 | 논리 회로 테스트용 스캔 패스 회로 및 이것을 구비한집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001310995A JP2003121497A (ja) | 2001-10-09 | 2001-10-09 | 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003121497A true JP2003121497A (ja) | 2003-04-23 |
Family
ID=19129894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001310995A Pending JP2003121497A (ja) | 2001-10-09 | 2001-10-09 | 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030070128A1 (ja) |
| JP (1) | JP2003121497A (ja) |
| KR (1) | KR20030030850A (ja) |
| TW (1) | TW569021B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006517295A (ja) * | 2003-02-10 | 2006-07-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路の試験 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050032613A (ko) * | 2002-08-30 | 2005-04-07 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 집적 회로 |
| US7620864B2 (en) * | 2006-10-26 | 2009-11-17 | International Business Machines Corporation | Method and apparatus for controlling access to and/or exit from a portion of scan chain |
| JP5625249B2 (ja) * | 2009-03-24 | 2014-11-19 | 富士通株式会社 | 回路モジュール、半導体集積回路、および検査装置 |
| JP2011149775A (ja) * | 2010-01-20 | 2011-08-04 | Renesas Electronics Corp | 半導体集積回路及びコアテスト回路 |
| US8615693B2 (en) | 2011-08-31 | 2013-12-24 | Lsi Corporation | Scan test circuitry comprising scan cells with multiple scan inputs |
| KR102521651B1 (ko) | 2016-04-07 | 2023-04-13 | 삼성전자주식회사 | 멀티 비트 플립플롭들 |
| US11879942B1 (en) * | 2022-08-31 | 2024-01-23 | Micron Technology, Inc. | Core and interface scan testing architecture and methodology |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69227743T2 (de) * | 1991-09-18 | 1999-04-22 | Fujitsu Ltd | Integrierte Halbleiterschaltung mit Abtastpfad |
-
2001
- 2001-10-09 JP JP2001310995A patent/JP2003121497A/ja active Pending
-
2002
- 2002-07-22 US US10/198,957 patent/US20030070128A1/en not_active Abandoned
- 2002-07-26 TW TW091116776A patent/TW569021B/zh not_active IP Right Cessation
- 2002-08-30 KR KR1020020051823A patent/KR20030030850A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006517295A (ja) * | 2003-02-10 | 2006-07-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路の試験 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030030850A (ko) | 2003-04-18 |
| US20030070128A1 (en) | 2003-04-10 |
| TW569021B (en) | 2004-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5463338A (en) | Dual latch clocked LSSD and method | |
| US6861866B2 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
| US5450415A (en) | Boundary scan cell circuit and boundary scan test circuit | |
| US20080005634A1 (en) | Scan chain circuitry that enables scan testing at functional clock speed | |
| US20030056183A1 (en) | Scan test circuit, and semiconductor integrated circuit including the circuit | |
| EP0530835B1 (en) | Testing circuit provided in digital logic circuits | |
| US5729553A (en) | Semiconductor integrated circuit with a testable block | |
| JPH04233635A (ja) | 順序ディジタル論理回路の組み込み自己検査用装置 | |
| US5077740A (en) | Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing | |
| US20110175638A1 (en) | Semiconductor integrated circuit and core test circuit | |
| US5703884A (en) | Scanning pass test circuit | |
| US20060041806A1 (en) | Testing method for semiconductor device and testing circuit for semiconductor device | |
| EP0699920A2 (en) | Semiconductor integrated circuit with a testable block | |
| JP2003121497A (ja) | 論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 | |
| KR100413763B1 (ko) | 탭드 코아 선택회로를 구비하는 반도체 집적회로 | |
| US7219280B2 (en) | Integrated circuit with test signal routing module | |
| JP3190364B2 (ja) | 検査方法及び回路 | |
| JPH07270494A (ja) | 集積回路装置 | |
| JP4610919B2 (ja) | 半導体集積回路装置 | |
| US20060282730A1 (en) | Semiconductor integrated circuit incorporating test configuration and test method for the same | |
| US6118296A (en) | Semiconductor integrated logic circuit | |
| US6321355B1 (en) | Semiconductor integrated circuit and method of testing the same | |
| JP2723957B2 (ja) | 半導体集積回路装置 | |
| JP4416469B2 (ja) | 半導体集積回路およびその設計方法 | |
| JP2005505781A (ja) | 複雑な集積回路の自動的なスキャン・ベースのテスト |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060925 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070522 |