JP4416469B2 - 半導体集積回路およびその設計方法 - Google Patents
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図10に示すフリップフロップ回路は、データ信号Dおよびスキャンテスト信号DTを受け、スキャンイネーブル信号NTの値によって、DまたDTのいずれを出力として選択するマルチプレクサ21と、クロック信号CLKの反転信号に応じてマルチプレクサ21の出力信号をラッチする第1のラッチ回路22と、クロックCLKに応じて第1のラッチ22の出力をラッチする第2のラッチ23と、クロック信号CLK及びHOLD信号の反転信号を受けて、両者のAND演算を行った結果を出力するAND回路24と、AND回路24の出力に応じて第1のラッチ回路22の出力をラッチする第3ラッチ回路25とを備えている。また、第2のラッチ回路23の出力はSO端子として機能し、第3のラッチ回路25の出力はQ出力端子として機能する。
また、本発明の請求項2に記載の半導体集積回路は、複数のスキャンフリップフロップが直列に接続されたスキャンチェーンと、複数の基本ゲートを含む組合せ回路とを有し、スキャンテストのシフト動作時は、前記スキャンチェーン内をシリアルにデータ転送し、ファンクション動作時もしくはスキャンテストのキャプチャー動作時は、前記組合せ回路を介して、前記複数のスキャンフリップフロップ間でデータ転送を行うように構成された半導体集積回路であって、前記スキャンチェーンは前記組合せ回路へデータ信号を転送する第1のスキャンフリップフロップ及び前記組合せ回路へデータ信号を転送する第2のスキャンフリップフロップを具備し、前記複数の基本ゲートには、前記第1のスキャンフリップフロップが転送したデータ信号と、前記第2のスキャンフリップフロップが転送したデータ信号の双方が伝播しうる基本ゲートが含まれ、前記第1のスキャンフリップフロップは、前記ファンクション動作時もしくはスキャンテストのキャプチャー動作時に、前記組合せ回路へデータ転送する第1の出力端子と、前記スキャンテストのシフト動作時に、前記スキャンチェーン内の次段のスキャンフリップフロップへデータ転送する第2の出力端子とを備え、前記第2のスキャンフリップフロップは、前記組合せ回路へデータ転送する出力端子を備え、スキャンテストのシフト動作中には、前記第1のスキャンフリップフロップの前記第1の出力端子の値は固定値に保持され、前記第2のスキャンフリップフロップの前記出力端子の値は固定値に保持されないことを特徴とする半導体集積回路であって、スキャンテストのシフト動作中に、前記第1のスキャンフリップフロップから前記組合せ回路へのデータ信号が固定されることにより、前記第1のスキャンフリップフロップが転送したデータ信号と、前記第2のスキャンフリップフロップが転送したデータ信号とが伝播しうる前記基本ゲートの出力が固定されることを特徴とする。
また、本発明の請求項3に記載の半導体集積回路は、請求項1又は2記載の半導体集積回路であって、前記第1のスキャンフリップフロップを始点とし、前記複数のスキャンフリップフロップに含まれる1つのスキャンフリップフロップを終点とする経路上の基本ゲート数が、前記第2のスキャンフリップフロップを始点とし、前記複数のスキャンフリップフロップに含まれる1つのスキャンフリップフロップを終点とする経路上の基本ゲート数よりも多いことを特徴とする。
また、本発明の請求項4に記載の半導体集積回路は、請求項1又は2記載の半導体集積回路であって、前記組合せ回路のうち、前記第1のスキャンフリップフロップが駆動する基本ゲート数が、前記第2のスキャンフリップフロップが駆動する基本ゲート数よりも多いことを特徴とする。
また、本発明の請求項5に記載の半導体集積回路は、請求項1又は2記載の半導体集積回路であって、前記組合せ回路のうち、前記第1のスキャンフリップフロップの出力データを固定した場合に出力データが固定される基本ゲート数が、前記第2のスキャンフリップフロップの出力データを固定した場合に出力データが固定される基本ゲート数よりも多いことを特徴とする。
また、本発明の請求項6に記載の半導体集積回路は、請求項1又は2記載の半導体集積回路であって、前記組合せ回路のうち、前記第1のスキャンフリップフロップが駆動する基本ゲートの消費電力が、前記第2のスキャンフリップフロップが駆動する基本ゲートの消費電力よりも多いことを特徴とする。
また、本発明の請求項7に記載の半導体集積回路は、請求項1から6のいずれか1項に記載の半導体集積回路であって、前記スキャンチェーンに対するテストパタンを供給するパタン発生回路を内蔵したことを特徴とする。
また、本発明の請求項8に記載の半導体集積回路は、請求項1から7のいずれか1項に記載の半導体集積回路であって、前記スキャンチェーンから出力されるデータを圧縮する圧縮回路を内蔵したことを特徴とする。
また、本発明の請求項9に記載の半導体集積回路の設計方法は、請求項1又は2記載の半導体集積回路の設計方法であって、前記半導体集積回路を構成している複数の基本ゲートを含む組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程1と、前記複数のスキャンフリップフロップの中から、1つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程2と、スキャンテストのシフト動作中に、前記工程2で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程3を有することを特徴とする。
また、本発明の請求項10に記載の半導体集積回路の設計方法は、請求項1又は2記載の半導体集積回路の設計方法であって、前記半導体集積回路を構成している複数の基本ゲートを含む組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程1と、前記複数のスキャンフリップフロップの中から、ファンアウトコーンに含まれる基本ゲートの消費電力の総和が大きい順に、1つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程2と、スキャンテストのシフト動作中に、前記工程2で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程3を有することを特徴とする。
また、本発明の請求項11に記載の半導体集積回路の設計方法は、請求項1又は2記載の半導体集積回路の設計方法であって、前記半導体集積回路を構成している複数の基本ゲートを含む組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程1と、前記複数のスキャンフリップフロップの中から、トグル率を用いた消費電力解析によって、消費電力に与える影響が高い順に、1つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程2と、スキャンテストのシフト動作中に、前記工程2で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程3を有することを特徴とする。
また、本発明の請求項12に記載の半導体集積回路の設計方法は、請求項1又は2記載の半導体集積回路の設計方法であって、前記半導体集積回路を構成している複数の基本ゲートを含む組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程1と、前記複数のスキャンフリップフロップの中から、当該スキャンフリップフロップの出力データを固定した場合に、出力データが固定される組合せ論理素子数が大きい順に、1つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程2と、スキャンテストのシフト動作中に、前記工程2で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程3を有することを特徴とする。
また、本発明の請求項13に記載の半導体集積回路の設計方法は、請求項9から12のいずれか1項に記載の半導体集積回路の設計方法であって、前記工程2は、前記半導体集積回路を構成する複数のスキャンフリップフロップ毎に消費電力への影響を見積もる工程2−1と、消費電力への影響が見積もられた全スキャンフリップフロップの中から、消費電力への影響が最も高いと判断されたスキャンフリップフロップを選択する工程2−2と、既に選択されたスキャンフリップフロップの出力を固定することにより、所望の消費電力値まで削減できたかを判定する工程2−3と、未だ選択されていないスキャンフリップフロップの中から、消費電力に対する影響が最も高いと判断されたスキャンフリップフロップを選択する工程2−4とからなり、前記工程2−3の判定結果がYesの場合、前記工程2を終了し、前記判定結果がNoの場合、前記工程2−4を行うことを特徴とする。
(実施の形態1)
本発明の実施の形態1の半導体集積回路およびその設計方法を説明する。
ANDゲート108の入力端子A、Bは、それぞれ、組合せ回路101の入力a、bに接続されている。ANDゲート108の出力端子YはANDゲート109の入力端子Aに接続されている。ANDゲート109の入力端子A、Bは、それぞれ、ANDゲート108の出力端子Y、ORゲート112の出力端子Yに接続されている。ANDゲート109の出力端子Yは、ANDゲート110の入力端子Aと組合せ回路101の出力dに接続されている。ANDゲート110の入力端子A、Bは、それぞれ、ANDゲート109の出力端子Y、ORゲート113の出力端子Yと接続されている。ANDゲート110の出力端子Yは、組合せ回路101の出力eと接続されている。インバータ111の入力端子Aは組合せ回路101の入力bと接続されている。インバータ111の出力端子YはORゲート112の入力端子Aと接続されている。ORゲート112の入力端子A、Bは、それぞれ、インバータ111の出力端子Y、組合せ回路101の入力cと接続されている。ORゲート112の出力端子Yは、ANDゲート109の入力BとORゲート113の入力端子Aに接続されている。ORゲート113の入力端子A、Bは、それぞれ、ORゲート112の出力端子Y、組合せ回路101の入力cと接続されている。ORゲート113の出力端子Yは、ANDゲート110の入力端子Bと組合せ回路101の出力fと接続されている。
なお、本実施の形態1の半導体集積回路において、スキャンチェーンに対するテストパタン供給が、組込み自己テスト手法(いわゆるBIST手法)で用いられているように、半導体集積回路に内蔵されているパタン発生回路から行われていてもよい。
図4において、301は回路データ(ネットリスト)を生成する工程である。工程301で生成する回路データは、半導体集積回路を構成している複数の組合せ論理素子、および複数のフリップフロップの接続情報を含んでいる。302は、工程301で生成した回路データ内に含まれるフリップフロップを1つ以上選択する工程である。工程302で選択されるスキャンフリップフロップは、スキャンテストのシフト動作時において消費電力に与える影響が大きいものである。303は回路データ(ネットリスト)を修正する工程である。工程303では、工程302で選択されたフリップフロップに対して、スキャンテストのシフト動作中に組合せ回路への出力値が固定されるように回路データを修正する。
ANDゲート408の入力端子A、Bは、それぞれ、組合せ回路401の入力a、bに接続されている。ANDゲート408の出力端子YはANDゲート409の入力端子Aに接続されている。ANDゲート409の入力端子A、Bは、それぞれ、ANDゲート408の出力端子Y、ORゲート412の出力端子Yに接続されている。ANDゲート409の出力端子Yは、ANDゲート410の入力端子Aと組合せ回路401の出力dに接続されている。ANDゲート410の入力端子A、Bは、それぞれ、ANDゲート409の出力端子Y、ORゲート413の出力端子Yと接続されている。ANDゲート410の出力端子Yは、組合せ回路401の出力eと接続されている。インバータ411の入力端子Aは組合せ回路401の入力bと接続されている。インバータ411の出力端子YはORゲート412の入力端子Aと接続されている。ORゲート412の入力端子A、Bは、それぞれ、インバータ411の出力端子Y、組合せ回路401の入力cと接続されている。ORゲート412の出力端子Yは、ANDゲート409の入力端子BとORゲート413の入力端子Aに接続されている。ORゲート413の入力端子A、Bは、それぞれ、ORゲート412の出力端子Y、組合せ回路401の入力cと接続されている。ORゲート413の出力端子YはANDゲート410の入力端子Bと組合せ回路401の出力fと接続されている。
スキャンフリップフロップ404、403、402、407、406のQ端子は、それぞれ、スキャンフリップフロップ403、402、407、406、405のDT端子と接続されている。また、スキャンフリップフロップ405のQ端子はスキャンチェーンのスキャンアウト端子に接続されている。また、スキャンフリップフロップ404のDT端子はスキャンチェーンのスキャンイン端子に接続されている。
また、スキャンフリップフロップ402、403、404のQ端子は、それぞれ、組合せ回路401の入力a、b、cと接続されている。図5では図示されていないが、フリップフロップ405、406、407のQ端子は、同一半導体集積回路内にある他の組合せ回路部分と接続されている。スキャンフリップフロップ405、406、407のD端子は、それぞれ、組合せ回路の出力d、e、fと接続されている。図5では図示されていないが、フリップフロップ402、403、404のD端子は、半導体集積回路内にある他の組合せ回路部分と接続されている。
まず、工程302aで回路中の各スキャンフリップフロップに対して、消費電力に対する影響を見積もる。一般的に、半導体集積回路の単位時間あたりの消費電力は、単位時間当りに、「0」から「1」もしくは「1」から「0」に変化する回路内部のノード数に比例する。ここで回路内部のノードをAND、OR、インバータなどの基本ゲートの出力端子と定義する。
(実施の形態2)
本発明の実施の形態2の半導体集積回路およびその設計方法を説明する。
201は組合せ回路である。a、b、cは組合せ回路201の入力であり、d、e、fは組合せ回路201の出力である。208、209、210は2入力ANDゲートである。ANDゲート208、209、210は入力端子AおよびB、出力端子Yをもつ。211はインバータである。インバータ211は入力端子Aと出力端子Yをもつ。212、213はORゲートである。ORゲート212、213もまた、入力端子AおよびB、出力端子Yをもつ。組合せ回路201は、ANDゲート208、209、210とインバータ211と、ORゲート212、213で構成されている。
ANDゲート208の入力端子A、Bは、それぞれ、組合せ回路201の入力a、bに接続されている。ANDゲート208の出力端子YはANDゲート209の入力端子Aに接続されている。ANDゲート209の入力端子A、Bは、それぞれ、ANDゲート208の出力端子Y、ORゲート212の出力端子Yに接続されている。ANDゲート209の出力端子Yは、ANDゲート210の入力端子Aと組合せ回路201の出力dに接続されている。ANDゲート210の入力端子A、Bは、それぞれ、ANDゲート209の出力端子Y、ORゲート213の出力端子Yと接続されている。ANDゲート210の出力端子Yは、組合せ回路201の出力eと接続されている。インバータ211の入力端子Aは組合せ回路201の入力bと接続されている。インバータ211の出力端子YはORゲート212の入力端子Aと接続されている。ORゲート212の入力端子A、Bは、それぞれ、インバータ211の出力端子Y、組合せ回路201の入力cと接続されている。ORゲート212の出力端子Yは、ANDゲート209の入力端子BとORゲート213の入力端子Aに接続されている。ORゲート213の入力端子A、Bは、それぞれ、ORゲート212の出力端子Y、組合せ回路201の入力cと接続されている。ORゲート213の出力端子YはANDゲート210の入力端子Bと組合せ回路201の出力fと接続されている。スキャンフリップフロップ202、203、204のQ端子は、それぞれ、組合せ回路201の入力a、b、cと接続される。スキャンフリップフロップ205、206、207のD端子は、それぞれ、組合せ回路201の出力d、e、fと接続されている。
なお、本実施の形態2において、スキャンテストのシフト時に、組合せ回路へ伝達されるデータが固定されるように構成されたスキャンフリップフロップ203は、図3に示すように、組合せ回路へ伝達される第1の出力端子Q端子と、組合せ回路へQ端子の反転のデータを伝達する第2の出力端子/Q端子と、スキャンチェーン内の次段のスキャンフリップフロップへデータを伝達する第3の出力端子SOとを備えたスキャンフリップフロップであっても良い。
(実施の形態3)
本発明の実施の形態3の半導体集積回路およびその設計方法を説明する。
ANDゲート508の入力端子A、Bは、それぞれ、組合せ回路501の入力a、bに接続されている。ANDゲート508の出力端子YはANDゲート509の入力端子Aに接続されている。ANDゲート509の入力端子A、Bは、それぞれ、ANDゲート508の出力端子Y、ORゲート512の出力端子Yに接続されている。ANDゲート509の出力端子Yは、ANDゲート510の入力端子Aと組合せ回路501の出力dに接続されている。ANDゲート510の入力端子A、Bは、それぞれ、ANDゲート509の出力端子Y、ORゲート513の出力端子Yと接続されている。ANDゲート510の出力端子Yは、組合せ回路501の出力eと接続されている。NORゲート511の入力端子A、Bは組合せ回路501の入力b、gと接続されている。NORゲート511の出力端子YはORゲート512の入力端子Aと接続されている。ORゲート512の入力端子A、Bは、それぞれ、NORゲート511の出力端子Y、組合せ回路501の入力cと接続されている。ORゲート512の出力端子Yは、ANDゲート509の入力端子BとORゲート513の入力端子Aに接続されている。ORゲート513の入力端子A、Bは、それぞれ、ORゲート512の出力端子Y、組合せ回路501の入力cと接続されている。ORゲート513の出力端子YはANDゲート510の入力端子Bと組合せ回路501の出力fと接続されている。スキャンフリップフロップ502、503、504のQ端子は、それぞれ、組合せ回路501の入力a、b、cと接続されている。スキャンフリップフロップ505、506、507のD端子は、それぞれ、組合せ回路の出力d、e、fと接続されている。組合せ回路501の入力gは、スキャンフリップフロップ502、503、504、505、506、507の端子NTへのスキャンイネーブル信号(シフト動作中=1、キャプチャー動作中=0)が接続される。
また、工程602は以下の工程に分割される。すなわち回路中の各ノードのトグル率を計算する工程602aと、最もトグル率の高いノードを選択する工程602bと、選択されたノードを固定することにより、所望の消費電力まで削減できるかを判定する工程602cと、未だ選択されていないノードの中から、最もトグル率の高いノードを選択する工程602dである。
なお、図7の工程602において選択される内部ノードの数は複数であってもよい。このとき選択される内部ノード数は、目標となる消費電力を達成できるまで選択される。またこのとき、選択される内部ノードの数は、許容できる面積の増分に制限されてもよい。また、選択された内部ノードが、回路全体の動作速度を決定するフリップフロップ間経路上にある場合、選択を取りやめることがあっても良い。
102〜107、202〜207、402〜407、502〜507、11A〜11F スキャンフリップフロップ
108〜110、114、208〜210、408〜410、508〜510 ANDゲート
111、211、411 インバータ
112〜113、212〜213、412〜413、512〜513 ORゲート
301 (実施の形態1の)工程1
302 (実施の形態1の)工程2
303 (実施の形態1の)工程3
511 NORゲート
601 (実施の形態3の)工程1
602 (実施の形態3の)工程2
603 (実施の形態3の)工程3
21 MUX
22、23、25 ラッチ
24 ANDゲート
31 スキャンフリップフロップ
32 ANDゲート
Claims (13)
- 複数のスキャンフリップフロップが直列に接続されたスキャンチェーンと、
複数の基本ゲートを含む組合せ回路とを有し、
スキャンテストのシフト動作時は、前記スキャンチェーン内をシリアルにデータ転送し、ファンクション動作時もしくはスキャンテストのキャプチャー動作時は、前記組合せ回路を介して、前記複数のスキャンフリップフロップ間でデータ転送を行うように構成された半導体集積回路であって、
前記スキャンチェーンは前記組合せ回路へデータ信号を転送する第1のスキャンフリップフロップ及び前記組合せ回路へデータ信号を転送する第2のスキャンフリップフロップを具備し、
前記複数の基本ゲートには、前記第1のスキャンフリップフロップが転送したデータ信号と、前記第2のスキャンフリップフロップが転送したデータ信号の双方が伝播しうる基本ゲートが含まれ、
前記第1のスキャンフリップフロップの出力端子と前記組合せ回路との間に、前記スキャンテストのシフト動作中は前記第1のスキャンフリップフロップから前記組合せ回路へのデータ信号を固定値に保持するための回路を備え、
前記第2のスキャンフリップフロップの出力端子と前記組合せ回路との間に前記スキャンテストのシフト動作中は前記第2のスキャンフリップフロップから前記組合せ回路へのデータ信号を固定値に保持するための回路を備えないことを特徴とする半導体集積回路であって、
スキャンテストのシフト動作中に、前記第1のスキャンフリップフロップから前記組合せ回路へのデータ信号が固定されることにより、前記第1のスキャンフリップフロップが転送したデータ信号と、前記第2のスキャンフリップフロップが転送したデータ信号とが伝播しうる前記基本ゲートの出力が固定されることを特徴とする半導体集積回路。 - 複数のスキャンフリップフロップが直列に接続されたスキャンチェーンと、
複数の基本ゲートを含む組合せ回路とを有し、
スキャンテストのシフト動作時は、前記スキャンチェーン内をシリアルにデータ転送し、ファンクション動作時もしくはスキャンテストのキャプチャー動作時は、前記組合せ回路を介して、前記複数のスキャンフリップフロップ間でデータ転送を行うように構成された半導体集積回路であって、
前記スキャンチェーンは前記組合せ回路へデータ信号を転送する第1のスキャンフリップフロップ及び前記組合せ回路へデータ信号を転送する第2のスキャンフリップフロップを具備し、
前記複数の基本ゲートには、前記第1のスキャンフリップフロップが転送したデータ信号と、前記第2のスキャンフリップフロップが転送したデータ信号の双方が伝播しうる基本ゲートが含まれ、
前記第1のスキャンフリップフロップは、前記ファンクション動作時もしくはスキャンテストのキャプチャー動作時に、前記組合せ回路へデータ転送する第1の出力端子と、
前記スキャンテストのシフト動作時に、前記スキャンチェーン内の次段のスキャンフリップフロップへデータ転送する第2の出力端子とを備え、
前記第2のスキャンフリップフロップは、前記組合せ回路へデータ転送する出力端子を備え、
スキャンテストのシフト動作中には、前記第1のスキャンフリップフロップの前記第1の出力端子の値は固定値に保持され、前記第2のスキャンフリップフロップの前記出力端子の値は固定値に保持されないことを特徴とする半導体集積回路であって、
スキャンテストのシフト動作中に、前記第1のスキャンフリップフロップから前記組合せ回路へのデータ信号が固定されることにより、前記第1のスキャンフリップフロップが転送したデータ信号と、前記第2のスキャンフリップフロップが転送したデータ信号とが伝播しうる前記基本ゲートの出力が固定されることを特徴とする半導体集積回路。 - 請求項1又は2記載の半導体集積回路であって、
前記第1のスキャンフリップフロップを始点とし、前記複数のスキャンフリップフロップに含まれる1つのスキャンフリップフロップを終点とする経路上の基本ゲート数が、前記第2のスキャンフリップフロップを始点とし、前記複数のスキャンフリップフロップに含まれる1つのスキャンフリップフロップを終点とする経路上の基本ゲート数よりも多いことを特徴とする半導体集積回路。 - 請求項1又は2記載の半導体集積回路であって、
前記組合せ回路のうち、前記第1のスキャンフリップフロップが駆動する基本ゲート数が、前記第2のスキャンフリップフロップが駆動する基本ゲート数よりも多いことを特徴とする半導体集積回路。 - 請求項1又は2記載の半導体集積回路であって、
前記組合せ回路のうち、前記第1のスキャンフリップフロップの出力データを固定した場合に出力データが固定される基本ゲート数が、前記第2のスキャンフリップフロップの出力データを固定した場合に出力データが固定される基本ゲート数よりも多いことを特徴とする半導体集積回路。 - 請求項1又は2記載の半導体集積回路であって、
前記組合せ回路のうち、前記第1のスキャンフリップフロップが駆動する基本ゲートの消費電力が、前記第2のスキャンフリップフロップが駆動する基本ゲートの消費電力よりも多いことを特徴とする半導体集積回路。 - 請求項1から6のいずれか1項に記載の半導体集積回路であって、前記スキャンチェーンに対するテストパタンを供給するパタン発生回路を内蔵したことを特徴とする半導体集積回路。
- 請求項1から7のいずれか1項に記載の半導体集積回路であって、前記スキャンチェーンから出力されるデータを圧縮する圧縮回路を内蔵したことを特徴とする半導体集積回路。
- 請求項1又は2記載の半導体集積回路の設計方法であって、
前記半導体集積回路を構成している複数の基本ゲートを含む組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程1と、
前記複数のスキャンフリップフロップの中から、1つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程2と、
スキャンテストのシフト動作中に、前記工程2で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程3を有することを特徴とする半導体集積回路の設計方法。 - 請求項1又は2記載の半導体集積回路の設計方法であって、
前記半導体集積回路を構成している複数の基本ゲートを含む組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程1と、
前記複数のスキャンフリップフロップの中から、ファンアウトコーンに含まれる基本ゲートの消費電力の総和が大きい順に、1つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程2と、
スキャンテストのシフト動作中に、前記工程2で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程3を有することを特徴とする半導体集積回路の設計方法。 - 請求項1又は2記載の半導体集積回路の設計方法であって、
前記半導体集積回路を構成している複数の基本ゲートを含む組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程1と、
前記複数のスキャンフリップフロップの中から、トグル率を用いた消費電力解析によって、消費電力に与える影響が高い順に、1つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程2と、
スキャンテストのシフト動作中に、前記工程2で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程3を有することを特徴とする半導体集積回路の設計方法。 - 請求項1又は2記載の半導体集積回路の設計方法であって、
前記半導体集積回路を構成している複数の基本ゲートを含む組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程1と、
前記複数のスキャンフリップフロップの中から、当該スキャンフリップフロップの出力データを固定した場合に、出力データが固定される組合せ論理素子数が大きい順に、1つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程2と、
スキャンテストのシフト動作中に、前記工程2で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程3を有することを特徴とする半導体集積回路の設計方法。 - 請求項9から12のいずれか1項に記載の半導体集積回路の設計方法であって、
前記工程2は、前記半導体集積回路を構成する複数のスキャンフリップフロップ毎に消費電力への影響を見積もる工程2−1と、
消費電力への影響が見積もられた全スキャンフリップフロップの中から、消費電力への影響が最も高いと判断されたスキャンフリップフロップを選択する工程2−2と、
既に選択されたスキャンフリップフロップの出力を固定することにより、所望の消費電力値まで削減できたかを判定する工程2−3と、
未だ選択されていないスキャンフリップフロップの中から、消費電力に対する影響が最も高いと判断されたスキャンフリップフロップを選択する工程2−4とからなり、
前記工程2−3の判定結果がYesの場合、前記工程2を終了し、前記判定結果がNoの場合、前記工程2−4を行うことを特徴とする半導体集積回路の設計方法。
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