JP5806050B2 - 出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 - Google Patents
出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 Download PDFInfo
- Publication number
- JP5806050B2 JP5806050B2 JP2011186917A JP2011186917A JP5806050B2 JP 5806050 B2 JP5806050 B2 JP 5806050B2 JP 2011186917 A JP2011186917 A JP 2011186917A JP 2011186917 A JP2011186917 A JP 2011186917A JP 5806050 B2 JP5806050 B2 JP 5806050B2
- Authority
- JP
- Japan
- Prior art keywords
- scan flip
- flop
- data
- circuit
- scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
まず、本発明の実施の形態1にかかる半導体集積回路を説明する前に、本発明を適用する前の半導体集積回路について、図1を用いて説明する。図1は、本発明を適用する前の半導体集積回路10の構成を示す回路図である。
図5は、本発明の実施の形態2にかかる半導体集積回路30の構成を示す回路図である。図5に示す半導体集積回路30は、実施の形態1とは異なる構成の簡易冗長回路310を有する。以下、詳細に説明する。
図7は、本発明の実施の形態3にかかる半導体集積回路40の構成を示す回路図である。図7に示す半導体集積回路40は、上記実施の形態とは異なる構成の簡易冗長回路410を有する。以下、詳細に説明する。
101,102 組み合わせ回路群
103〜106 スキャンフリップフロップ
201,202 組み合わせ回路群
203〜207 スキャンフリップフロップ
208 論理積回路(AND回路)
210 簡易冗長回路
301,302 組み合わせ回路群
303〜308 スキャンフリップフロップ
309 論理積回路(AND回路)
310 簡易冗長回路
401,402 組み合わせ回路群
403〜408 スキャンフリップフロップ
409 3入力多数決回路
410 簡易冗長回路
Claims (14)
- 第1モードの場合に第1データを、第2モードの場合に前記第1データとは異なる信号経路を介して供給される第2データを、クロック信号に同期して取り込んで出力する第1スキャンフリップフロップと、
前記第1モードの場合に前記第1データを、前記第2モードの場合に前記第1スキャンフリップフロップから出力されたデータを、クロック信号に同期して取り込んで出力する第2スキャンフリップフロップと、
前記第1モードの場合に前記第1スキャンフリップフロップから出力されたデータを出力データとして生成し、前記第2モードの場合に前記第1及び前記第2スキャンフリップフロップからそれぞれ出力されたデータに基づいて、前記第1スキャンフリップフロップから出力されたデータの論理値変化率より低い論理値変化率の出力データを生成し、組み合わせ回路群へ出力するゲーティング回路と、を備え、
前記ゲーティング回路は、論理積回路である、出力制御スキャンフリップフロップ。 - 前記第2スキャンフリップフロップは、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、
前記ゲーティング回路は、論理和回路であることを特徴とする請求項1に記載の出力制御スキャンフリップフロップ。 - 前記第1スキャンフリップフロップは、第2モードの場合に、前記第2データに代えて前記第2スキャンフリップフロップから出力されたデータをクロック信号に同期して取り込んで出力し、
前記第2スキャンフリップフロップは、第2モードの場合に、前記第1スキャンフリップフロップから出力されたデータに代えて前記第2データをクロック信号に同期して取り込んで出力することを特徴とする請求項1又は2に記載の出力制御スキャンフリップフロップ。 - 第2モードの場合に前記第2スキャンフリップフロップから出力されたデータを、クロック信号に同期して取り込んで出力する第3スキャンフリップフロップをさらに備え、
前記ゲーティング回路は、第2モードの場合に前記第1乃至前記第3スキャンフリップフロップからそれぞれ出力されたデータに基づいて、前記第1スキャンフリップフロップから出力されたデータの論理値変化率より低い論理値変化率の出力データを生成することを特徴とする請求項1に記載の出力制御スキャンフリップフロップ。 - 前記第2及び前記第3スキャンフリップフロップは、それぞれ、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、
前記ゲーティング回路は、論理積回路であることを特徴とする請求項4に記載の出力制御スキャンフリップフロップ。 - 前記第2及び前記第3スキャンフリップフロップは、それぞれ、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、
前記ゲーティング回路は、論理和回路であることを特徴とする請求項4に記載の出力制御スキャンフリップフロップ。 - 前記第2及び前記第3スキャンフリップフロップは、それぞれ、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、
前記ゲーティング回路は、多数決回路であることを特徴とする請求項4に記載の出力制御スキャンフリップフロップ。 - 前記第1スキャンフリップフロップは、第2モードの場合に、前記第2データに代えて前記第3スキャンフリップフロップから出力されたデータをクロック信号に同期して取り込んで出力し、
前記第3スキャンフリップフロップは、第2モードの場合に、前記第2スキャンフリップフロップから出力されたデータに代えて前記第2データをクロック信号に同期して取り込んで出力することを特徴とする請求項4〜7のいずれか一項に記載の出力制御スキャンフリップフロップ。 - 前記第1スキャンフリップフロップは、第2モードの場合に、前記第2データに代えて前記第3スキャンフリップフロップから出力されたデータをクロック信号に同期して取り込んで出力し、
前記第2スキャンフリップフロップは、第2モードの場合に、前記第1スキャンフリップフロップから出力されたデータに代えて前記第2データをクロック信号に同期して取り込んで出力することを特徴とする請求項4〜7のいずれか一項に記載の出力制御スキャンフリップフロップ。 - 複数のスキャンフリップフロップと、
前記複数のスキャンフリップフロップとともにスキャンチェーンを構成する請求項1〜9のいずれか一項に記載の出力制御スキャンフリップフロップと、
前記複数のスキャンフリップフロップ及び前記出力制御スキャンフリップフロップのそれぞれ出力データを論理演算して出力する組み合わせ回路群と、を備えた半導体集積回路。 - 前記組み合わせ回路群は複数の組み合わせ回路によって構成され、
前記出力制御スキャンフリップフロップが駆動する組み合わせ回路の数は、各前記スキャンフリップフロップが駆動する組み合わせ回路の数よりも多いことを特徴とする請求項10に記載の半導体集積回路。 - 前記組み合わせ回路群は複数の組み合わせ回路によって構成され、
前記出力制御スキャンフリップフロップが駆動する組み合わせ回路によって消費される電力は、各前記スキャンフリップフロップが駆動する組み合わせ回路によって消費される電力より大きいことを特徴とする請求項10に記載の半導体集積回路。 - 請求項10〜12のいずれか一項に記載の半導体集積回路の設計方法であって、
複数のスキャンフリップフロップのうち何れかのスキャンフリップフロップを選択し、
選択されたスキャンフリップフロップを前記出力制御スキャンフリップフロップに置換する半導体集積回路の設計方法。 - 請求項10〜12のいずれか一項に記載の半導体集積回路の設計方法であって、
複数のスキャンフリップフロップのうち何れかのスキャンフリップフロップを選択し、
選択されたスキャンフリップフロップを編集して前記出力制御スキャンフリップフロップに書き換える半導体集積回路の設計方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011186917A JP5806050B2 (ja) | 2011-08-30 | 2011-08-30 | 出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 |
US13/568,943 US8892971B2 (en) | 2011-08-30 | 2012-08-07 | Output control scan flip-flop, semiconductor integrated circuit including the same, and design method for semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011186917A JP5806050B2 (ja) | 2011-08-30 | 2011-08-30 | 出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013050318A JP2013050318A (ja) | 2013-03-14 |
JP5806050B2 true JP5806050B2 (ja) | 2015-11-10 |
Family
ID=47745452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011186917A Active JP5806050B2 (ja) | 2011-08-30 | 2011-08-30 | 出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8892971B2 (ja) |
JP (1) | JP5806050B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130117618A1 (en) * | 2011-11-03 | 2013-05-09 | Freescale Semiconductor, Inc | Scan testing of integrated circuit with clock gating cells |
US11848672B2 (en) * | 2022-04-12 | 2023-12-19 | Stmicroelectronics International N.V. | Redundancy circuit |
US11879942B1 (en) * | 2022-08-31 | 2024-01-23 | Micron Technology, Inc. | Core and interface scan testing architecture and methodology |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002185309A (ja) * | 2000-12-18 | 2002-06-28 | Hitachi Ltd | データ保持回路および半導体装置並びに半導体装置の設計方法 |
US6877121B1 (en) * | 2001-07-19 | 2005-04-05 | Cisco Technology, Inc. | Boundary scan cell for testing AC coupled line using phase modulation technique |
JP2007235680A (ja) * | 2006-03-02 | 2007-09-13 | Rohm Co Ltd | レジスタ回路、半導体装置、電気機器 |
WO2009037770A1 (ja) * | 2007-09-20 | 2009-03-26 | Fujitsu Limited | メモリ回路およびメモリ回路のデータ書き込み・読み出し方法 |
JP2009175154A (ja) * | 2009-04-27 | 2009-08-06 | Panasonic Corp | 半導体集積回路およびその設計方法 |
US8850280B2 (en) * | 2011-10-28 | 2014-09-30 | Lsi Corporation | Scan enable timing control for testing of scan cells |
-
2011
- 2011-08-30 JP JP2011186917A patent/JP5806050B2/ja active Active
-
2012
- 2012-08-07 US US13/568,943 patent/US8892971B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20130055040A1 (en) | 2013-02-28 |
JP2013050318A (ja) | 2013-03-14 |
US8892971B2 (en) | 2014-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7941720B2 (en) | Scan test circuit and scan test control method | |
US7793179B2 (en) | Test clock control structures to generate configurable test clocks for scan-based testing of electronic circuits using programmable test clock controllers | |
JP5256840B2 (ja) | 論理回路 | |
US9222979B2 (en) | On-chip controller and a system-on-chip | |
US8458540B2 (en) | Integrated circuit and diagnosis circuit | |
JP2008122159A (ja) | 半導体集積回路 | |
US20090125769A1 (en) | On-chip circuit for transition delay fault test pattern generation with launch off shift | |
JP2014185981A (ja) | 半導体集積回路および半導体集積回路の自己テスト方法 | |
JP5806050B2 (ja) | 出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 | |
JP4702137B2 (ja) | スキャンテスト用フリップフロップ | |
JP2009080037A (ja) | スキャンテスト回路 | |
US9612280B2 (en) | Partial scan cell | |
JP5761819B2 (ja) | スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法 | |
JP4416469B2 (ja) | 半導体集積回路およびその設計方法 | |
JP2011089833A (ja) | 半導体装置ならびに半導体装置のテストパターン生成方法 | |
JP3963158B2 (ja) | 半導体回路装置及びそのテスト方法 | |
JP2009175154A (ja) | 半導体集積回路およびその設計方法 | |
JP4520103B2 (ja) | スキャンテストパタン入力方法および半導体集積回路 | |
JP4186559B2 (ja) | スキャンフリップフロップ | |
CN115561612A (zh) | 半导体装置与测试脉冲信号产生方法 | |
US20100205493A1 (en) | Semiconductor integrated circuit, method of testing semiconductor integrated circuit, and method of designing semiconductor integrated circuit | |
JP2004320433A (ja) | 半導体集積回路およびテスト生成プログラム | |
JP5453981B2 (ja) | Lsi、及びそのテストデータ設定方法 | |
JP2013117467A (ja) | 出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 | |
JP2008196917A (ja) | 非同期式カウンタ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140417 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150106 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150304 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150818 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150903 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5806050 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |