CN115561612A - 半导体装置与测试脉冲信号产生方法 - Google Patents

Abstract

一种半导体装置，包括控制信号产生电路、第一电路与第二电路。控制信号产生电路用以产生控制信号。第一电路耦合控制信号产生电路，用以接收控制信号，并根据控制信号产生第一测试脉冲信号。第二电路耦合控制信号产生电路与第一电路，用以接收控制信号，并根据控制信号产生第二测试脉冲信号。第一电路被包含于第一区块，第二电路被包含于第二区块，第一区块与第二区块经由一个或多个互连逻辑连接，并且第一测试脉冲信号与第二测试脉冲信号的时序为同步的。

Description

半导体装置与测试脉冲信号产生方法

技术领域

本发明涉及一种配置有可以支持全速域测试的控制信号产生电路的全速域测试架构，以解决因系统电路庞大而导致配置在其中用以连接多个区块的互连逻辑无法被测试的问题。

背景技术

随着一个片上系统(System On a Chip，缩写SoC)所需包含的功能增加，片上系统的电路尺寸也日益庞大，以至于无法在不将其划分为数个小区块的情况下进行测试。由于被划分后这些区块是各自进行测试，使得用以连接这些区块的互连逻辑，例如，连接于两区块之间的总线、传输线、逻辑闸、缓冲器、反相器等，因为此结构限制而无法被测试。

一些先进的技术被提出来处理此问题。但这些技术仅着眼于黏着性故障(Stuck-At Fault，缩写SAF)测试，而未能进行与时序相关的测试。然而，仅进行黏着性故障测试是不足够的，因为其中一些互连逻辑，例如，高速总线，的性能与时序高度相关，且这些互连逻辑的性能会主导片上系统的效能。

为了解决此问题，需要一种半导体装置，在其中通过配置控制信号产生电路以形成新的全速域测试架构，使得互连逻辑的全速域测试得以在控制信号的时序被同步的情况下进行。

发明内容

本发明的目的在于解决互连逻辑无法被测试的问题。

根据本发明的一个实施例，一种半导体装置，包括控制信号产生电路、第一电路与第二电路。控制信号产生电路用以产生控制信号。第一电路耦合控制信号产生电路，用以接收控制信号，并根据控制信号产生第一测试脉冲信号。第二电路耦合控制信号产生电路与第一电路，用以接收控制信号，并根据控制信号产生第二测试脉冲信号。第一电路被包含于第一区块，第二电路被包含于第二区块，第一区块与第二区块经由一个或多个互连逻辑连接，并且第一测试脉冲信号与第二测试脉冲信号具有同步的时序。

根据本发明的另一实施例，一种测试脉冲信号产生方法，用以产生用于测试半导体装置的多个区块与耦合于区块之间的一个或多个互连逻辑的多个测试脉冲信号，测试脉冲信号产生方法包括：接收致能信号、第一时钟信号与第二时钟信号；利用半导体装置内的控制信号产生电路根据致能信号、第一时钟信号与第二时钟信号产生控制信号；由半导体装置内的第一电路根据控制信号产生第一测试脉冲信号；以及由半导体装置内的第二电路根据控制信号产生第二测试脉冲信号。第一电路被包含于半导体装置的第一区块，第二电路被包含于半导体装置的第二区块，第一区块与第二区块经由一个或多个互连逻辑连接，并且第一测试脉冲信号与第二测试脉冲信号具有同步的时序。

附图说明

图1是示出根据本发明的一个实施例所述的控制信号产生电路示意图。

图2是示出根据本发明的一个实施例所述的控制信号产生电路的示例电路图。

图3是示出根据本发明的一个实施例所述的全速域测试架构示例。

图4是示出根据本发明的一个实施例所述的半导体装置示意图。

图5是示出根据本发明的一个实施例所述的多工器电路示意图。

图6是示出根据本发明的一个实施例所述的信号波形图。

图7是示出根据本发明的一个实施例所述的测试脉冲信号产生方法流程图。

图8是示出根据本发明的另一实施例所述的半导体装置示意图。

图9是示出根据本发明的另一实施例所述的信号波形图。

图10是示出根据本发明的又一实施例所述的信号波形图。

具体实施方式

如上所述，为了解决片上系统中连接数个区块的互连逻辑无法被测试的问题，本发明提出一种半导体装置，其配置有新的全速域测试架构，此架构中包含有控制信号产生电路，作为芯片层级信号产生电路，用以在半导体装置内部产生控制信号，此控制信号将会被提供给半导体装置内的多个区块或多个电路，使得这些区块或电路可以根据此控制信号产生同步的测试脉冲信号。由于多个区块之间的互连逻辑必须在各区块所对应的测试脉冲信号的时序被同步(例如，测试脉冲信号同时发生电压位准的转换，或者所述转换为对齐的(aligned))的情况下才能被测试，通过本发明所提出的架构，可以有效解决先前技术中存在各区块所对应的测试脉冲信号的时序无法被同步的问题，使得互连逻辑的全速域测试得以在控制信号的时序被同步的情况下有效率地进行。

图1是示出根据本发明的一个实施例所述的控制信号产生电路示意图。根据本发明的一个实施例，控制信号产生电路100可以被配置在半导体装置内部，例如，配置在片上系统(SoC)中，用以作为芯片层级信号产生电路，并且为芯片内的多个区块或电路提供控制信号。例如，控制信号产生电路100可以为配置在片上系统内的芯片层级片上时钟控制器(On chip Clock Controller，缩写为OCC)。

控制信号产生电路100可以接收致能信号scan_en，以及时钟信号scan_clk与时钟信号pll_clk。致能信号scan_en为用以致能或触发测试流程的信号，并且可以由半导体装置外部的信号源所提供。例如，致能信号scan_en可以由测试装置(例如：外部测试机台)所提供。时钟信号scan_clk为低频的时钟信号，并且可以由半导体装置外部的时钟源所提供。时钟信号pll_clk为高频的时钟信号，其中时钟信号pll_clk的频率高于时钟信号scan_clk的频率，并且可以由半导体装置内部的时钟产生电路所提供。例如，时钟信号pll_clk可以由半导体装置内部的锁相回路(Phase-locked loop，缩写PLL)产生。

致能信号scan_en可以由测试装置控制，并且根据输入测试向量(scan vector)长度来切换。控制信号产生电路100根据时钟信号scan_clk与时钟信号pll_clk将致能信号scan_en转换为稳定的控制信号scan_en_meta_out，并且控制信号scan_en_meta_out会对应于相对高频的时钟信号pll_clk的时钟域。

在本发明的实施例中，控制信号scan_en_meta_out可以由下一级电路接收，并且对于接收的电路而言，接收到的控制信号scan_en_meta_out是一个同步的致能信号(即，已被同步的致能信号)。例如，由控制信号产生电路100所输出的控制信号scan_en_meta_out可以被提供作为下一级电路的同步的致能信号scan_en_meta_in，使得下一级电路可以根据此同步的致能信号scan_en_meta_in产生对应的测试脉冲信号。

除控制信号scan_en_meta_out外，控制信号产生电路100还可以根据时钟信号pll_clk以及根据其所产生的控制信号scan_en_meta_out或者其所接收的同步的致能信号scan_en_meta_in产生输出时钟信号out_clk。在功能性模式(即相对于测试模式的正常模式)下，由控制信号产生电路100输出的输出时钟信号out_clk为连续的时钟信号，其可以由下一级电路接收用以作为驱动下一级电路的时钟信号。在测试模式下，输出时钟信号out_clk为由控制信号产生电路100所产生的测试脉冲信号，其可以包含特定数量(例如，1～2个)的测试脉冲。

此外，控制信号产生电路100还可以接收同步类型设定信号sync_type，并且根据同步类型设定信号sync_type的设定值选择根据其所产生的控制信号scan_en_meta_out或者其所接收的同步的致能信号scan_en_meta_in产生输出时钟信号out_clk。

图2是示出根据本发明的一个实施例所述的控制信号产生电路的示例电路图，可以用以实施图1所示的控制信号产生电路100。控制信号产生电路200可以包括驱动电路210与驱动电路220、多工器230以及输出时钟产生电路240。驱动电路210与220可以分别包括多个串联的D型正反器(D Flip Flop)，数量不限于图中所示。驱动电路210接收致能信号scan_en作为输入，接收时钟信号scan_clk作为时钟输入，并且根据时钟信号scan_clk与致能信号scan_en产生中继信号。例如，当时钟信号scan_clk的信号位准由逻辑0转为逻辑1时，D型正反器所输出的值会和输入的值(例如，致能信号scan_en的值)相等，由此产生中继信号。

驱动电路220接收驱动电路210所输出的中继信号作为输入，接收时钟信号pll_clk作为时钟输入，并且根据时钟信号pll_clk与中继信号产生控制信号scan_en_meta_out。例如，当时钟信号pll_clkd的信号位准由逻辑0转为逻辑1时，D型正反器所输出的值会和输入的值相等，由此产生控制信号scan_en_meta_out。

在本发明的实施例中，驱动电路210与220是用以对致能信号scan_en做跨时钟域的处理，通过多个串联的D型正反器同步来自不同时钟域的信号。例如，假设由控制信号产生电路100/200所驱动的时钟域被设计为时钟信号pll_clk的时钟域，而接收到的致能信号scan_en是来自另一个不同的时钟域，例如，时钟信号scan_clk的时钟域，则控制信号产生电路100/200可以利用驱动电路210与220同步来自不同时钟域的致能信号scan_en，使得最终可以输出稳定且对应于时钟信号pll_clk的时钟域的控制信号scan_en_meta_out。在本发明的实施例中，由控制信号产生电路100/200所驱动的时钟域是指，在功能性模式下，由控制信号产生电路100/200所输出的输出时钟信号out_clk所驱动的一个或多个下一级电路的操作频率。

多工器230接收同步类型设定信号sync_type作为选择信号。多工器230根据同步类型设定信号sync_type的设定值选择将控制信号scan_en_meta_out或自前一级电路接收到的同步的致能信号scan_en_meta_in提供给输出时钟产生电路240。输出时钟产生电路240可以接收时钟信号pll_clk与多工器230的输出，并且可以包含但不限于一个或多个串联的D型正反器与一个或多个逻辑闸，用以产生输出时钟信号out_clk。

图3是示出根据本发明的一个实施例所述的全速域测试架构示例。在本发明的实施例中，全速域测试架构可以包含阶层式的控制信号产生电路，并且全速域测试架构可以被建立在半导体装置内。在本发明的实施例中，半导体装置可以包括多个区块，各区块可以为多个电路的集合，也可以被视为功能区块，用以提供既定的功能。各区块可以独立运作，以提供对应的功能，并且可以经由一个或多个互连逻辑彼此相连，例如图4所示的互连逻辑440，以利用互连逻辑进行沟通，或者传递各种数据或信号等。

本发明所提出的全速域测试架构可以包括芯片层级信号产生电路，例如，图中所示的芯片层级片上时钟控制器310，以及多个区块层级信号产生电路，例如，图中所示的N个区块层级片上时钟控制器320-1～320-N，其中N为大于1的正整数。根据本发明的一个实施例，区块层级片上时钟控制器320-1～320-N是分别包含于芯片上的区块1～N中(图中未示出)，用以作为对应的区块内的时钟产生器，芯片层级片上时钟控制器310则用以作为芯片内的时钟产生器。

根据本发明的一个实施例，芯片层级片上时钟控制器310可以由图2所示的控制信号产生电路实施，或者可包含图2所示的电路结构。

在本发明的实施例中，由芯片层级片上时钟控制器310所输出的控制信号scan_en_meta_out会提供给区块层级片上时钟控制器320-1～320-N，作为区块层级片上时钟控制器的同步的致能信号scan_en_meta_in。此外，在本发明的实施例中，由芯片层级片上时钟控制器310所产生的控制信号scan_en_meta_out满足芯片层级与区块层级片上时钟控制器所能应用的最高操作频率的时序标准。

根据本发明的一个实施例，区块层级片上时钟控制器320-1～320-N也可以由图2所示的控制信号产生电路实施，或者可以包含图2所示的电路结构。此外，区块层级片上时钟控制器320-1～320-N可以分别接收对应的测试图样控制信号launch_capture_ctrl-1～launch_capture_ctrl-N。例如，图2所示的输出时钟产生电路240可以响应于多工器230的输出根据测试图样控制信号选择将时钟信号pll_clk的一个或多个时钟脉冲输出作为输出时钟信号out_clk。类似地，芯片层级片上时钟控制器310也可以接收对应的测试图样控制信号launch_capture_ctrl。以下段落将针对测试图样控制信号做更详细的介绍。

图4是示出根据本发明的一个实施例所述的半导体装置示意图。半导体装置400可以包括区块410、区块420、控制信号产生电路430以及互连逻辑440，其中控制信号产生电路430为芯片层级信号产生电路，例如前述的芯片层级片上时钟控制器，并且可以由第2图所示的控制信号产生电路实施，或者可以包含第2图所示的电路结构。区块410与420可以分别包含对应的电路415与电路425，其中电路415与425可以是区块层级信号产生电路，例如前述的区块层级片上时钟控制器。电路415与425也可以由第2图所示的控制信号产生电路实施，或者可以包含第2图所示的电路结构。此外，半导体装置400还可以包括多个M位的寄存器，例如，寄存器417、寄存器427与寄存器437，用以记录测试图样，由此配置以控制将特定时钟脉冲提供给待测组件。

控制信号产生电路430以及电路415与425可以分别根据对应的寄存器中各位的设定值产生输出时钟信号out_clk(或者，测试图样控制信号)。

根据本发明的一个实施例，控制信号产生电路430通过前述时钟域转换的操作产生同步的控制信号scan_en_meta_out。控制信号scan_en_meta_out被提供给各区块内的电路415与425作为同步的致能信号scan_en_meta_in，使电路415与425可以响应于同步的致能信号scan_en_meta_in同时被致能，并且根据对应的寄存器中各位的设定值产生对应的测试脉冲信号。

需注意的是，在控制信号产生电路430与电路415以及控制信号产生电路430与电路425之间的信号传输距离实质相等，或者由控制信号产生电路430所发出的信号已经分别根据传输距离作时序的补偿的情况下，由电路415与电路425根据控制信号scan_en_meta_out(即，接收到的同步的致能信号scan_en_meta_in)所分别产生的测试脉冲信号的时序为实质同步的。在此，所述的时序同步可以包含频率同步和/或相位同步。即，两信号之间不存在时序缺陷(timing defect)。例如，在本发明的一个实施例中，由电路415与电路425所驱动的时钟域相同，并且也与时钟信号pll_clk的时钟域相同。同步的时序可以表现在，例如，当寄存器417与427有相同的位被设起时，由电路415与电路425所分别产生的测试脉冲信号会同时发生电压位准的转换，或者所述转换、或者脉冲的上升缘或下降缘为对齐的(aligned)。

需注意的是，先前技术中所难以克服的问题在于测试脉冲信号的时序无法同步，而造成时序无法同步的因素包含控制信号到达各区块的时间差或时序缺陷(timingdefect)无法被补偿。时间差无法被补偿的原因在于先前技术中并不存在芯片层级信号产生电路，而是由外部的信号源提供用以致能或触发测试流程的控制信号。由于接收此控制信号的区块数量多，这些区块也分别对应于不同的时钟域，过多的接收区块与时钟域导致各区块所接收到的控制信号时序难以被同步，因此衍生出连接多个区块的互连逻辑无法被测试的问题。

在本发明的实施例中，通过前述配置有可以支持全速域测试的控制信号产生电路的全速域测试架构，使芯片层级信号产生电路与区块层级信号产生电路之间因传输路径长度不同而产生的时间差可以容易地被补偿，并且使控制信号可以同时被提供给各区块内所配置的区块层级信号产生电路，用以同时致能各区块，如此使得各区块层级信号产生电路所分别产生的测试脉冲信号的时序为同步的，并且在测试脉冲信号的时序被同步的情况下，各区块之间的互连逻辑便可在测试流程中被测试。以下段落将针对测试脉冲信号的产生做更详细的介绍。

再次参考第4图，根据本发明的一个实施例，各区块内的寄存器，例如，寄存器417与427，是用于控制由各区块所分别产生的测试脉冲信号的波型，而区块外的寄存器，例如，寄存器437，可以用于控制所有区块所产生的测试脉冲信号的波型。即，在本发明的实施例中，区块外的寄存器可以是芯片层级的寄存器，并且可以由各区块共享。在本发明的实施例中，可以经由多工器电路选择以区块外的寄存器(例如，芯片层级寄存器)或区块内的寄存器(例如，区块层级寄存器)作为寄存器来源产生测试图样控制信号，例如，图3所示的测试图样控制信号launch_capture_ctrl-1～launch_capture_ctrl-N。

图5是示出根据本发明的一个实施例所述的多工器电路示意图。假设寄存器为4位的寄存器，用以选择寄存器来源的多工器电路500可以包括4条支路，各支路包含一个多工器，并且各多工器的第一输入端分别用以接收芯片层级寄存器的一个位，例如，图中所示芯片层级寄存器的位C_0～C_3，第二输入端分别用以接收区块层级寄存器的一个位，例如，图中所示区块层级寄存器的位B_0～B_3。各多工器还接收来源选择信号reg_source，并且依序根据来源选择信号reg_source目前的设定值选择将特定输入位输出作为测试图样控制信号。例如，假设由芯片层级寄存器所记录的4位测试图样为“1010”，由区块层级寄存器所记录的4位测试图样为“1100”，目前来源选择信号reg_source被设定为1，用以选择芯片层级寄存器作为寄存器来源，则多工器电路500所输出的测试图样控制信号(在此以符号launch_capture_ctrl作代表)为包含“1010”的4位设定值的信号。需注意的是，在本发明的一些实施例中，也可以利用寄存器的设定值强制关闭无须测试的电路。例如，将寄存器的位都设定为“0”来关闭对应的电路。

图6是示出根据本发明的一个实施例所述的信号波形图。致能信号scan_en被拉高的区间为移位阶段(shift phase)，测试图样可以在移位阶段被加载对应的寄存器。致能信号scan_en被拉低的区间捕获阶段(capture phase)，信号产生电路，例如，控制信号产生电路100、200、430，和/或芯片层级片上时钟控制器310，可以响应于致能信号scan_en的低位准产生控制信号scan_en_meta_out。控制信号scan_en_meta_out会被提供给多个下一级电路，例如，区块层级片上时钟控制器320-1～320-N，和/或电路415与425，作为同步的致能信号scan_en_meta_in，用以同步地致能这些电路，使这些电路可以同步地开始测试流程。

响应于控制信号scan_en_meta_out(或者，同步的致能信号scan_en_meta_in)，各电路可以根据寄存器所储存的位(或，根据对应的测试图样控制信号)选择性输出时钟信号pll_clk的一个或多个时钟脉冲作为对应的测试脉冲信号。例如，在第6图所示的实施例中，控制信号scan_en_meta_out被提供给N个区块层级片上时钟控制器，图中所示的输出时钟信号out_clk-1、out_clk-2…out_clk-N分别代表由第1个到第N个区块层级片上时钟控制器根据对应的寄存器位所产生的测试脉冲信号，而对应的寄存器位值在第6图的右侧示出。

如图6所示，输出时钟信号out_clk-1、out_clk-2…out_clk-N的脉冲的上升缘/下降缘为对齐的。因此，由第1个到第N个区块层级片上时钟控制器所产生的测试脉冲信号的时序为同步的。当测试脉冲信号的时序可以被同步时，各区块之间的互连逻辑便可以在测试流程中被测试。

图7是示出根据本发明的一个实施例所述的测试脉冲信号产生方法流程图。测试脉冲信号产生方法是用以产生测试半导体装置的多个区块与耦合于区块之间的一个或多个互连逻辑的多个测试脉冲信号。测试脉冲信号产生方法包括以下步骤：

步骤S702：由半导体装置接收致能信号scan_en、时钟信号scan_clk与时钟信号pll_clk。

步骤S704：利用半导体装置内的控制信号产生电路，例如，芯片层级片上时钟控制器，根据致能信号scan_en、时钟信号scan_clk与时钟信号pll_clk产生控制信号scan_en_meta_out。

步骤S706：由半导体装置内配置在多个区块内的电路，例如，区块层级片上时钟控制器，根据控制信号scan_en_meta_out产生对应的测试脉冲信号。

由于多个区块内的电路响应于控制信号scan_en_meta_out同步地被致能以产生对应的测试脉冲信号，这些测试脉冲信号的时序会是同步的。

在本发明的一些实施例中，区块也可包含多个不同的时钟域。更具体的说，区块内可包括多个电路，例如，多个区块层级片上时钟控制器，并且由这些电路所驱动的时钟域可以不相同。例如，在图6所示的实施例中，由第N个区块层级片上时钟控制器所驱动的时钟域所对应的频率可以是由其他区块层级片上时钟控制器所驱动的时钟域所对应的频率的一半，因此，其所对应的测试脉冲信号的脉冲宽度会是其他测试脉冲信号的脉冲宽度的两倍。

图8是示出根据本发明的另一实施例所述的半导体装置示意图。半导体装置800可以包括区块810、区块820、控制信号产生电路830以及互连逻辑840，其中控制信号产生电路830为芯片层级信号产生电路，例如前述的芯片层级片上时钟控制器，并且可以由第2图所示的控制信号产生电路实施，或者可以包含图2所示的电路结构。区块810可以包含电路813与电路815，区块820可以包含电路823与电路825，所述电路可以是前述的区块层级信号产生电路，例如前述的区块层级片上时钟控制器，并且也可以由图2所示的控制信号产生电路实施，或者可以包含图2所示的电路结构。

根据本发明的另一实施例，区块内可包括不同的时钟域。例如，由电路813所驱动的时钟域可以与由电路815所驱动的时钟域不同，由电路823所驱动的时钟域可以与由电路825所驱动的时钟域不同，并且其中输出频率较高的时钟信号用以驱动操作频率较高的下一级电路的电路可以为主(master)电路，输出频率较低的时钟信号用以驱动操作频率较低的下一级电路的电路可以为从(slave)电路。例如，区块内的两个时钟域可以分别为全速或半速的时钟域，主电路输出的时钟频率可以为从电路的两倍。

在此实施例中，电路813与823分别为对应区块内的主电路，并且可以共享芯片层级的寄存器830，电路815与825分别为对应区块内的从电路，可以被配置专属的寄存器817与寄存器827。

电路813、815、823与825可以接收控制信号scan_en_meta_out，并且响应于控制信号scan_en_meta_out同步地被致能，以产生时序同步的测试脉冲信号。

图9是示出根据本发明的另一实施例所述的信号波形图。图9的示例可对应于图8的测试架构。在此实施例中，芯片层级的寄存器830所记录的4位测试图样为“1100”，从电路专属的区块层级寄存器817与827所记录的2位测试图样为“11”。输出时钟信号out_clk_master-1与out_clk_master-2分别为由主电路(电路813与823)根据寄存器所储存的测试图样所产生的测试脉冲信号，输出时钟信号out_clk_slave-1与out_clk_slave-2分别为由从电路(电路815与825)根据寄存器所储存的测试图样所产生的测试脉冲信号，其中对应的寄存器位值示出于第9图的右侧。如图所示，由主电路所产生的测试脉冲信号的脉冲的上升缘/下降缘为对齐的。此外，由主电路所产生的测试脉冲信号的脉冲的上升缘/下降缘与由从电路所产生的测试脉冲信号的脉冲的上升缘/下降缘也是对齐的。如此一来，无论是同一区块内的电路或者经由互连逻辑840连接的不同区块内的电路都可以同步地被致能，并且产生时序同步的测试脉冲信号。

图10是示出根据本发明的又另一实施例所述的信号波形图。在此实施例中，第一组输出时钟信号out_clk_master-1与out_clk_slave-1分别为第一区块内的主电路与从电路根据寄存器所储存的测试图样所产生的测试脉冲信号，第二组输出时钟信号out_clk_master-2与out_clk_slave-2分别为第二区块内的主电路与从电路根据寄存器所储存的测试图样所产生的测试脉冲信号，其中对应的寄存器位值在第10图的右侧示出。如图所示，主电路所产生的测试脉冲信号的脉冲的上升缘/下降缘与从电路所产生的测试脉冲信号的脉冲的上升缘/下降缘为对齐的。如此一来，无论是同一区块内的电路或者经由互连逻辑840连接的不同区块内的电路都可以同步地被致能，并且产生时序同步的测试脉冲信号。

需注意的是，由图中所示，第二组输出时钟信号out_clk_master-2与out_clk_slave-2虽然未示出对齐的上升缘/下降缘，但是不同时钟域的两信号的时序实际上仍为同步的，即，两脉冲之间不存在时序缺陷(timing defect)，并且两信号的脉冲在无时序缺陷的情况下依序被产生，由此可以测试连接于主电路与从电路之间的接口。此外，需注意的是，在本发明的实施例中，跨区块的主电路与从电路之间的接口(例如，包含互连逻辑840的传输接口)也可以通过同步的测试脉冲信号被测试。

综上所述，在本发明的实施例中，通过前述配置有可以支持全速域测试的控制信号产生电路的全速域测试架构，使芯片层级信号产生电路与区块层级信号产生电路之间因传输路径长度不同而产生的时间差可以被补偿，解决先前技术中难以补偿时序缺陷的问题。此外，控制信号可以同时被提供给各区块内所配置的区块层级信号产生电路，用以同时致能各区块，如此使得各区块层级信号产生电路所分别产生的测试脉冲信号的时序为同步的。在测试脉冲信号的时序被同步的情况下，各区块之间的互连逻辑便可在测试流程中被测试。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属于本发明的涵盖范围。

【符号说明】

100、200、430、830：控制信号产生电路

210、220：驱动电路

230：多工器

240：输出时钟产生电路

310：芯片层级片上时钟控制器

320-1、320-N：区块层级片上时钟控制器

400、800：半导体装置

410、420、810、820：区块

415、425、813、815、823、825：电路

417、427、437、817、827、837：寄存器

440、840：互连逻辑

500：多工器电路

B_0～B_3：区块层级寄存器的位

C_0～C_3：芯片层级寄存器的位

launch_capture_ctrl,launch_capture_ctrl-1、launch_capture_ctrl-N：测试图样控制信号

reg_source：来源选择信号

scan_en：致能信号

scan_clk,pll_clk：时钟信号

scan_en_meta_in：同步的致能信号

scan_en_meta_out：控制信号

sync_type：同步类型设定信号

out_clk、out_clk-1、out_clk-2、out_clk-N、out_clk_master-1、out_clk_master-2、out_clk_slave-1、out_clk_slave-2：输出时钟信号

Claims (10)

1.一种半导体装置，包括：

控制信号产生电路，用以产生控制信号；

第一电路，耦合所述控制信号产生电路，用以接收所述控制信号，并根据所述控制信号产生第一测试脉冲信号；以及

第二电路，耦合所述控制信号产生电路与所述第一电路，用以接收所述控制信号，并根据所述控制信号产生第二测试脉冲信号，

其中所述第一电路被包含于第一区块，所述第二电路被包含于第二区块，所述第一区块与所述第二区块经由一个或多个互连逻辑连接，并且所述第一测试脉冲信号与所述第二测试脉冲信号具有同步的时序。

2.根据权利要求1所述的半导体装置，其中所述控制信号产生电路接收致能信号、第一时钟信号与第二时钟信号，并且所述控制信号产生电路包括：

第一驱动电路，用以根据所述第一时钟信号与所述致能信号产生中继信号；以及

第二驱动电路，用以根据所述第二时钟信号与所述中继信号产生所述控制信号，

其中所述第二时钟信号的频率高于所述第一时钟信号的频率。

3.根据权利要求2所述的半导体装置，其中由所述第一电路所驱动的时钟域以及由所述第二电路所驱动的时钟域与所述第二时钟信号的时钟域相同。

4.根据权利要求2所述的半导体装置，其中所述第一电路还接收所述第二时钟信号，根据所述控制信号与第一寄存器所储存的多个位选择性输出所述第二时钟信号的一个或多个时钟脉冲作为所述第一测试脉冲信号，并且所述第二电路还接收所述第二时钟信号，根据所述控制信号与第二寄存器所储存的多个位选择性输出所述第二时钟信号的一个或多个时钟脉冲作为所述第二测试脉冲信号。

5.根据权利要求1所述的半导体装置，其中所述第一测试脉冲信号的脉冲的上升缘/下降缘与所述第二测试脉冲信号的脉冲的上升缘/下降缘为对齐的。

6.一种测试脉冲信号产生方法，用以产生用于测试半导体装置的多个区块与耦合于所述多个区块之间的一个或多个互连逻辑的多个测试脉冲信号，所述测试脉冲信号产生方法包括：

接收致能信号、第一时钟信号与第二时钟信号；

利用所述半导体装置内的控制信号产生电路根据所述致能信号、所述第一时钟信号与所述第二时钟讯产生控制信号；

由所述半导体装置内的第一电路根据所述控制信号产生第一测试脉冲信号；以及

由所述半导体装置内的第二电路根据所述控制信号产生第二测试脉冲信号，

其中所述第一电路被包含于所述半导体装置的第一区块，所述第二电路被包含于所述半导体装置的第二区块，所述第一区块与所述第二区块经由一个或多个互连逻辑连接，并且所述第一测试脉冲信号与所述第二测试脉冲信号具有同步的时序。

7.根据权利要求6所述的测试脉冲信号产生方法，其中在所述半导体装置内利用所述控制信号产生电路根据所述致能信号、所述第一时钟信号与所述第二时钟信号产生所述控制信号的步骤还包括：

由第一驱动电路根据所述第一时钟信号与所述致能信号产生中继信号；以及

由第二驱动电路根据所述第二时钟信号与所述中继信号产生所述控制信号，

其中所述第二时钟信号的频率高于所述第一时钟信号的频率。

8.根据权利要求6所述的测试脉冲信号产生方法，其中由所述第一电路所驱动的时钟域以及由所述第二电路所驱动的时钟域与所述第二时钟信号的时钟域相同。

9.根据权利要求6所述的测试脉冲信号产生方法，其中由所述半导体装置内的所述第一电路根据所述控制信号产生所述第一测试脉冲信号的步骤还包括：

接收所述第二时钟信号；以及

根据所述控制信号与第一寄存器所储存的多个位选择性输出所述第二时钟信号的一个或多个时钟脉冲作为所述第一测试脉冲信号，

并且由所述半导体装置内的所述第二电路根据所述控制信号产生所述第二测试脉冲信号的步骤还包括：

接收所述第二时钟信号；以及

根据所述控制信号与第二寄存器所储存的多个位选择性输出所述第二时钟信号的一个或多个时钟脉冲作为所述第二测试脉冲信号。

10.根据权利要求6所述的测试脉冲信号产生方法，其中所述第一测试脉冲信号的脉冲的上升缘/下降缘与所述第二测试脉冲信号的脉冲的上升缘/下降缘为对齐的。

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