TWI783555B - 半導體裝置與測試脈衝訊號產生方法 - Google Patents

半導體裝置與測試脈衝訊號產生方法 Download PDF

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李岳書
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Abstract

一種半導體裝置，包括控制訊號產生電路、第一電路與第二電路。控制訊號產生電路用以產生控制訊號。第一電路耦接控制訊號產生電路，用以接收控制訊號，並根據控制訊號產生第一測試脈衝訊號。第二電路耦接控制訊號產生電路與第一電路，用以接收控制訊號，並根據控制訊號產生第二測試脈衝訊號。第一電路被包含於第一區塊，第二電路被包含於第二區塊，第一區塊與第二區塊透過一或多個互連邏輯連接，並且第一測試脈衝訊號與第二測試脈衝訊號的時序為同步的。

Description

半導體裝置與測試脈衝訊號產生方法
本發明係關於一種配置有可支援全速域測試之控制訊號產生電路的全速域測試架構，以解決因系統電路龐大而導致配置於其中用以連接複數區塊的互連邏輯無法被測試的問題。
隨著一個系統單晶片(System On a Chip，縮寫SoC)所需包含的功能增加，系統單晶片的電路尺寸也日益龐大，以至於無法在不將其劃分為數個小區塊的情況下進行測試。由於被劃分後這些區塊係各自進行測試，使得用以連接這些區塊的互連邏輯，例如，連接於兩區塊之間的匯流排、傳輸線、邏輯閘、緩衝器、反相器等，因為此結構限制而無法被測試。
一些先進的技術被提出來處理此問題。但這些技術僅著眼於黏著性故障(Stuck-At Fault，縮寫SAF)測試，而未能進行與時序相關的測試。然而，僅進行黏著性故障測試是不足夠的，因為其中一些互連邏輯，例如，高速匯流排，的性能與時序高度相關，且這些互連邏輯的性能會主導系統單晶片的效能。
為了解決此問題，需要一種半導體裝置，於其中藉由配置一控制訊號產生電路以形成新的全速域測試架構，使得互連邏輯的全速域測試得以在控制訊號的時序被同步的情況下進行。
本發明之一目的在於解決互連邏輯無法被測試的問題。
根據本發明之一實施例，一種半導體裝置，包括控制訊號產生電路、第一電路與第二電路。控制訊號產生電路用以產生控制訊號。第一電路耦接控制訊號產生電路，用以接收控制訊號，並根據控制訊號產生第一測試脈衝訊號。第二電路耦接控制訊號產生電路與第一電路，用以接收控制訊號，並根據控制訊號產生第二測試脈衝訊號。第一電路被包含於第一區塊，第二電路被包含於第二區塊，第一區塊與第二區塊透過一或多個互連邏輯連接，並且第一測試脈衝訊號與第二測試脈衝訊號具有同步的時序。
根據本發明之另一實施例，一種測試脈衝訊號產生方法，用以產生用於測試一半導體裝置之複數區塊與耦接於區塊之間之一或多個互連邏輯之複數測試脈衝訊號，測試脈衝訊號產生方法包括：接收一致能訊號、一第一時脈訊號與一第二時脈訊號；利用半導體裝置內之一控制訊號產生電路根據致能訊號、第一時脈訊號與第二時脈訊產生一控制訊號；由半導體裝置內之一第一電路根據控制訊號產生一第一測試脈衝訊號；以及由半導體裝置內之一第二電路根據控制訊號產生一第二測試脈衝訊號。第一電路被包含於半導體裝置之一第一區塊，第二電路被包含於半導體裝置之一第二區塊，第一區塊與第二區塊透過一或多個互連邏輯連接，並且第一測試脈衝訊號與第二測試脈衝訊號具有同步的時序。
100,200,430,830:控制訊號產生電路
210,220:驅動電路
230:多工器
240:輸出時脈產生電路
310:晶片層級晶載時脈控制器
320-1,320-N:區塊層級晶載時脈控制器
400,800:半導體裝置
410,420,810,820:區塊
415,425,813,815,823,825:電路
417,427,437,817,827,837:暫存器
440,840:互連邏輯
500:多工器電路
B_0~B_3:區塊層級暫存器的位元
C_0~C_3:晶片層級暫存器的位元
launch_capture_ctrl,launch_capture_ctrl-1,launch_capture_ctrl-N:測試圖樣控制訊號
reg_source:來源選擇訊號
scan_en:致能訊號
scan_clk,pll_clk:時脈訊號
scan_en_meta_in:同步的致能訊號
scan_en_meta_out:控制訊號
sync_type:同步類型設定訊號
out_clk,out_clk-1,out_clk-2,out_clk-N,out_clk_master-1,out_clk_master-2,out_clk_slave-1,out_clk_slave-2:輸出時脈訊號
第1圖係顯示根據本發明之一實施例所述之控制訊號產生電路示意圖。
第2圖係顯示根據本發明之一實施例所述之控制訊號產生電路之一範例電 路圖。
第3圖係顯示根據本發明之一實施例所述之一全速域測試架構範例。
第4圖係顯示根據本發明之一實施例所述之一半導體裝置示意圖。
第5圖係顯示根據本發明之一實施例所述之多工器電路示意圖。
第6圖係顯示根據本發明之一實施例所述之訊號波形圖。
第7圖係顯示根據本發明之一實施例所述之測試脈衝訊號產生方法流程圖。
第8圖係顯示根據本發明之另一實施例所述之一半導體裝置示意圖。
第9圖係顯示根據本發明之另一實施例所述之訊號波形圖。
第10圖係顯示根據本發明之又另一實施例所述之訊號波形圖。
如上所述，為了解決系統單晶片中連接數個區塊的互連邏輯無法被測試的問題，本發明提出一種半導體裝置，其配置有新的全速域測試架構，此架構中包含有一控制訊號產生電路，作為一晶片層級訊號產生電路，用以於半導體裝置內部產生一控制訊號，此控制訊號將會被提供給半導體裝置內的複數區塊或複數電路，使得這些區塊或電路可根據此控制訊號產生同步的測試脈衝訊號。由於複數區塊之間的互連邏輯必須在各區塊所對應的測試脈衝訊號的時序被同步(例如，測試脈衝訊號同時發生電壓位準的轉換，或者所述轉換為對齊的(aligned))的情況之下才能被測試，藉由本發明所提出的架構，可有效解決先前技術中存在各區塊所對應的測試脈衝訊號的時序無法被同步的問題，使得互連邏輯的全速域測試得以在控制訊號的時序被同步的情況下有效率地進行。
第1圖係顯示根據本發明之一實施例所述之控制訊號產生電路示意圖。根據本發明之一實施例，控制訊號產生電路100可被配置於一半導體裝置內部，例如，配置於一系統單晶片(SoC)中，用以作為一晶片層級訊號產生電路， 並且為晶片內的複數區塊或電路提供控制訊號。例如，控制訊號產生電路100可為配置於系統單晶片內的一晶片層級晶載時脈控制器(On chip Clock Controller，縮寫為OCC)。
控制訊號產生電路100可接收致能訊號scan_en，以及時脈訊號scan_clk與時脈訊號pll_clk。致能訊號scan_en為用以致能或觸發一測試流程的訊號，並且可由半導體裝置外部之一訊號源所提供。例如，致能訊號scan_en可由一測試裝置(例如：外部測試機台)所提供。時脈訊號scan_clk為一低頻的時脈訊號，並且可由半導體裝置外部之一時脈源所提供。時脈訊號pll_clk為一高頻的時脈訊號，其中時脈訊號pll_clk的頻率高於時脈訊號scan_clk的頻率，並且可由半導體裝置內部之一時脈產生電路所提供。例如，時脈訊號pll_clk可由半導體裝置內部之一鎖相迴路(Phase-locked loop，縮寫PLL)產生。
致能訊號scan_en可由測試裝置控制，並根據輸入測試向量(scan vector)長度來切換。控制訊號產生電路100根據時脈訊號scan_clk與時脈訊號pll_clk將致能訊號scan_en轉換為穩定的控制訊號scan_en_meta_out，且控制訊號scan_en_meta_out會對應於相對高頻的時脈訊號pll_clk之時脈域。
於本發明之實施例中，控制訊號scan_en_meta_out可由下一級電路接收，並且對於接收的電路而言，接收到的控制訊號scan_en_meta_out是一個同步的致能訊號(即，已被同步的致能訊號)。例如，由控制訊號產生電路100所輸出的控制訊號scan_en_meta_out可被提供作為下一級電路的同步的致能訊號scan_en_meta_in，使得下一級電路可根據此同步的致能訊號scan_en_meta_in產生對應的測試脈衝訊號。
除控制訊號scan_en_meta_out外，控制訊號產生電路100可更根據時脈訊號pll_clk以及根據其所產生之控制訊號scan_en_meta_out或者其所接收之同步的致能訊號scan_en_meta_in產生一輸出時脈訊號out_clk。於功能性模式(即相 對於測試模式的正常模式)之下，由控制訊號產生電路100輸出的輸出時脈訊號out_clk為一連續的時脈訊號，其可由下一級電路接收用以作為驅動下一級電路的時脈訊號。於測試模式下，輸出時脈訊號out_clk為由控制訊號產生電路100所產生的測試脈衝訊號，其可包含特定數量(例如，1~2個)的測試脈衝。
此外，控制訊號產生電路100可更接收同步類型設定訊號sync_type，並根據同步類型設定訊號sync_type的設定值選擇根據其所產生之控制訊號scan_en_meta_out或者其所接收之同步的致能訊號scan_en_meta_in產生輸出時脈訊號out_clk。
第2圖係顯示根據本發明之一實施例所述之控制訊號產生電路之一範例電路圖，可用以實施第1圖所示的控制訊號產生電路100。控制訊號產生電路200可包括驅動電路210與驅動電路220、多工器230以及輸出時脈產生電路240。驅動電路210與220可分別包括複數串聯之D型正反器(D Flip Flop)，數量不限於圖中所示。驅動電路210接收致能訊號scan_en作為一輸入，接收時脈訊號scan_clk作為時脈輸入，並且根據時脈訊號scan_clk與致能訊號scan_en產生一中繼訊號。例如，當時脈訊號scan_clk之訊號位準由邏輯0轉為邏輯1時，D型正反器所輸出的值會和輸入的值(例如，致能訊號scan_en的值)相等，藉此產生中繼訊號。
驅動電路220接收驅動電路210所輸出的中繼訊號作為一輸入，接收時脈訊號pll_clk作為時脈輸入，並且根據時脈訊號pll_clk與中繼訊號產生控制訊號scan_en_meta_out。例如，當時脈訊號pll_clk之訊號位準由邏輯0轉為邏輯1時，D型正反器所輸出的值會和輸入的值相等，藉此產生控制訊號scan_en_meta_out。
於本發明之實施例中，驅動電路210與220係用以對致能訊號scan_en做跨時脈域的處理，藉由複數串聯之D型正反器同步來自不同時脈域的訊號。例如，假設由控制訊號產生電路100/200所驅動之一時脈域被設計為時脈訊號 pll_clk的時脈域，而接收到的致能訊號scan_en係來自另一個不同的時脈域，例如，時脈訊號scan_clk的時脈域，則控制訊號產生電路100/200可利用驅動電路210與220同步來自不同時脈域的致能訊號scan_en，使得最終可輸出穩定且對應於時脈訊號pll_clk的時脈域的控制訊號scan_en_meta_out。於本發明之實施例中，由控制訊號產生電路100/200所驅動之時脈域係指，於功能性模式之下，由控制訊號產生電路100/200所輸出的輸出時脈訊號out_clk所驅動的一或多個下一級電路的操作頻率。
多工器230接收同步類型設定訊號sync_type作為選擇訊號。多工器230根據同步類型設定訊號sync_type的設定值選擇將控制訊號scan_en_meta_out或自前一級電路接收到的同步的致能訊號scan_en_meta_in提供給輸出時脈產生電路240。輸出時脈產生電路240可接收時脈訊號pll_clk與多工器230的輸出，並且可包含但不限於一或多個串聯之D型正反器與一或多個邏輯閘，用以產生輸出時脈訊號out_clk。
第3圖係顯示根據本發明之一實施例所述之一全速域測試架構範例。於本發明之實施例中，全速域測試架構可包含階層式的控制訊號產生電路，並且全速域測試架構可被建立於一半導體裝置內。於本發明之實施例中，一半導體裝置可包括複數區塊，各區塊可為複數電路之一集合，亦可被視為一功能區塊，用以提供既定的功能。各區塊可獨立運作，以提供對應的功能，並且可透過一或多個互連邏輯彼此相連，例如第4圖所示之互連邏輯440，以利用互連邏輯進行溝通，或者傳遞各種資料或訊號等。
本發明所提出之全速域測試架構可包括一晶片層級訊號產生電路，例如，圖中所示之晶片層級晶載時脈控制器310，以及複數區塊層級訊號產生電路，例如，圖中所示之N個區塊層級晶載時脈控制器320-1~320-N，其中N為大於1之正整數。根據本發明之一實施例，區塊層級晶載時脈控制器320-1~320-N係 分別包含於晶片上的區塊1~N中(圖中未示)，用以作為對應之區塊內的一時脈產生器，晶片層級晶載時脈控制器310則用以作為晶片內的一時脈產生器。
根據本發明之一實施例，晶片層級晶載時脈控制器310可由第2圖所示之控制訊號產生電路實施，或者可包含第2圖所示之電路結構。
於本發明之實施例中，由晶片層級晶載時脈控制器310所輸出的控制訊號scan_en_meta_out會提供給區塊層級晶載時脈控制器320-1~320-N，作為區塊層級晶載時脈控制器的同步的致能訊號scan_en_meta_in。此外，於本發明之實施例中，由晶片層級晶載時脈控制器310所產生的控制訊號scan_en_meta_out滿足晶片層級與區塊層級晶載時脈控制器所能應用的最高操作頻率的時序標準。
根據本發明之一實施例，區塊層級晶載時脈控制器320-1~320-N亦可由第2圖所示之控制訊號產生電路實施，或者可包含第2圖所示之電路結構。此外，區塊層級晶載時脈控制器320-1~320-N可分別接收對應的測試圖樣控制訊號launch_capture_ctrl-1~launch_capture_ctrl-N。例如，第2圖所示之輸出時脈產生電路240可響應於多工器230的輸出根據測試圖樣控制訊號選擇將時脈訊號pll_clk之一或多個時脈脈衝輸出作為輸出時脈訊號out_clk。類似地，晶片層級晶載時脈控制器310亦可接收對應的測試圖樣控制訊號launch_capture_ctrl。以下段落將針對測試圖樣控制訊號做更詳細的介紹。
第4圖係顯示根據本發明之一實施例所述之一半導體裝置示意圖。半導體裝置400可包括區塊410、區塊420、控制訊號產生電路430以及互連邏輯440，其中控制訊號產生電路430為晶片層級訊號產生電路，例如前述之晶片層級晶載時脈控制器，並且可由第2圖所示之控制訊號產生電路實施，或者可包含第2圖所示之電路結構。區塊410與420可分別包含對應之電路415與電路425，其中電路415與425可以是區塊層級訊號產生電路，例如前述之區塊層級晶載時脈控制器。電路415與425亦可由第2圖所示之控制訊號產生電路實施，或者可包含 第2圖所示之電路結構。此外，半導體裝置400可更包括複數個M位元之暫存器，例如，暫存器417、暫存器427與暫存器437，用以記錄測試圖樣，藉此配置以控制將特定時脈脈衝提供給待測元件。
控制訊號產生電路430以及電路415與425可分別根據對應之暫存器中各位元的設定值產生輸出時脈訊號out_clk(或，測試圖樣控制訊號)。
根據本發明之一實施例，控制訊號產生電路430藉由前述時脈域轉換的操作產生同步的控制訊號scan_en_meta_out。控制訊號scan_en_meta_out被提供給各區塊內的電路415與425作為同步的致能訊號scan_en_meta_in，使電路415與425可響應於同步的致能訊號scan_en_meta_in同時被致能，並根據對應之暫存器中各位元的設定值產生對應的測試脈衝訊號。
需注意的是，在控制訊號產生電路430與電路415以及控制訊號產生電路430與電路425之間的訊號傳輸距離實質相等，或者由控制訊號產生電路430所發出之訊號已分別根據傳輸距離作時序的補償的情況下，由電路415與電路425根據控制訊號scan_en_meta_out(即，接收到的同步的致能訊號scan_en_meta_in)所分別產生的測試脈衝訊號的時序為實質同步的。於此，所述之時序同步可包含頻率同步及/或相位同步。即，兩訊號之間不存在時序缺陷(timing defect)。例如，於本發明之一實施例中，由電路415與電路425所驅動之時脈域相同，並且也與時脈訊號pll_clk之時脈域相同。同步的時序可以表現在，例如，當暫存器417與427有相同的位元被設起時，由電路415與電路425所分別產生的測試脈衝訊號會同時發生電壓位準的轉換，或者所述轉換、或者脈衝的上升緣或下降緣為對齊的(aligned)。
需注意的是，先前技術中所難以克服的問題在於測試脈衝訊號的時序無法同步，而造成時序無法同步的因素包含控制訊號到達各區塊的時間差或時序缺陷(timing defect)無法被補償。時間差無法被補償的原因在於先前技術中 並不存在晶片層級訊號產生電路，而是由外部的訊號源提供用以致能或觸發測試流程的控制訊號。由於接收此控制訊號的區塊數量多，這些區塊亦分別對應於不同的時脈域，過多的接收區塊與時脈域導致各區塊所接收到的控制訊號時序難以被同步，因此衍生出連接複數區塊的互連邏輯無法被測試的問題。
於本發明之實施例中，藉由前述配置有可支援全速域測試之控制訊號產生電路的全速域測試架構，使晶片層級訊號產生電路與區塊層級訊號產生電路之間因傳輸路徑長度不同而產生的時間差可容易地被補償，並且使控制訊號可同時被提供給各區塊內所配置的區塊層級訊號產生電路，用以同時致能各區塊，如此使得各區塊層級訊號產生電路所分別產生的測試脈衝訊號的時序為同步的，並且於測試脈衝訊號的時序被同步的情況下，各區塊之間的互連邏輯便可於測試流程中被測試。以下段落將針對測試脈衝訊號的產生做更詳細的介紹。
復參考第4圖，根據本發明之一實施例，各區塊內的暫存器，例如，暫存器417與427，係用於控制由各區塊所分別產生的測試脈衝訊號的波型，而區塊外的暫存器，例如，暫存器437，可用於控制所有區塊所產生的測試脈衝訊號的波型。即，於本發明之實施例中，區塊外的暫存器可以是晶片層級的暫存器，並且可由各區塊共用。於本發明之實施例中，可透過一多工器電路選擇以區塊外的暫存器(例如，晶片層級暫存器)或區塊內的暫存器(例如，區塊層級暫存器)作為暫存器來源產生測試圖樣控制訊號，例如，第3圖所示之測試圖樣控制訊號launch_capture_ctrl-1~launch_capture_ctrl-N。
第5圖係顯示根據本發明之一實施例所述之多工器電路示意圖。假設暫存器為4位元之暫存器，用以選擇暫存器來源的多工器電路500可包括4條支路，各支路包含一個多工器，並且各多工器之第一輸入端分別用以接收晶片層級暫存器的一個位元，例如，圖中所示晶片層級暫存器的位元C_0~C_3，第二輸 入端分別用以接收區塊層級暫存器的一個位元，例如，圖中所示區塊層級暫存器的位元B_0~B_3。各多工器更接收一來源選擇訊號reg_source，並依序根據來源選擇訊號reg_source目前的設定值選擇將特定輸入位元輸出作為測試圖樣控制訊號。例如，假設由晶片層級暫存器所記錄的4位元測試圖樣為”1010”，由區塊層級暫存器所記錄的4位元測試圖樣為”1100”，目前來源選擇訊號reg_source被設定為1，用以選擇晶片層級暫存器作為暫存器來源，則多工器電路500所輸出的測試圖樣控制訊號(於此以符號launch_capture_ctrl作代表)為包含”1010”之4位元設定值的訊號。需注意的是，於本發明之一些實施例中，也可利用暫存器的設定值強制關閉無須測試的電路。例如，將暫存器的位元皆設定為’0’來關閉對應的電路。
第6圖係顯示根據本發明之一實施例所述之訊號波形圖。致能訊號scan_en被拉高的區間為移位階段(shift phase)，測試圖樣可於移位階段被載入對應之暫存器。致能訊號scan_en被拉低的區間捕獲階段(capture phase)，訊號產生電路，例如，控制訊號產生電路100、200、430，及/或晶片層級晶載時脈控制器310，可響應於致能訊號scan_en的低位準產生控制訊號scan_en_meta_out。控制訊號scan_en_meta_out會被提供給多個下一級電路，例如，區塊層級晶載時脈控制器320-1~320-N，及/或電路415與425，作為同步的致能訊號scan_en_meta_in，用以同步地致能這些電路，使這些電路可同步地開始測試流程。
響應於控制訊號scan_en_meta_out(或，同步的致能訊號scan_en_meta_in)，各電路可根據暫存器所儲存的位元(或，根據對應之測試圖樣控制訊號)選擇性輸出時脈訊號pll_clk的一或多個時脈脈衝作為對應的測試脈衝訊號。例如，於第6圖所示的實施例中，控制訊號scan_en_meta_out被提供給N個區塊層級晶載時脈控制器，圖中所示的輸出時脈訊號out_clk-1,out_clk-2...out_clk-N分別代表由第1個到第N個區塊層級晶載時脈控制器根據對 應之暫存器位元所產生的測試脈衝訊號，而對應之暫存器位元值顯示於第6圖的右側。
如第6圖所示，輸出時脈訊號out_clk-1、out_clk-2...out_clk-N之一脈衝之一上升緣/下降緣為對齊的。因此，由第1個到第N個區塊層級晶載時脈控制器所產生的測試脈衝訊號的時序為同步的。當測試脈衝訊號的時序可被同步時，各區塊之間的互連邏輯便可於測試流程中被測試。
第7圖係顯示根據本發明之一實施例所述之測試脈衝訊號產生方法流程圖。測試脈衝訊號產生方法係用以產生測試一半導體裝置之複數區塊與耦接於區塊之間之一或多個互連邏輯之複數測試脈衝訊號。測試脈衝訊號產生方法包括以下步驟：
步驟S702：由半導體裝置接收致能訊號scan_en、時脈訊號scan_clk與時脈訊號pll_clk。
步驟S704：利用半導體裝置內之一控制訊號產生電路，例如，一晶片層級晶載時脈控制器，根據致能訊號scan_en、時脈訊號scan_clk與時脈訊號pll_clk產生控制訊號scan_en_meta_out。
步驟S706：由半導體裝置內配置於複數區塊內的電路，例如，區塊層級晶載時脈控制器，根據控制訊號scan_en_meta_out產生對應之測試脈衝訊號。
由於複數區塊內的電路響應於控制訊號scan_en_meta_out同步地被致能以產生對應的測試脈衝訊號，這些測試脈衝訊號的時序會是同步的。
於本發明之一些實施例中，一區塊也可包含多個不同的時脈域。更具體的說，一區塊內可包括複數電路，例如，複數區塊層級晶載時脈控制器，並且由這些電路所驅動之時脈域可不相同。例如，於第6圖所示的實施例中，由第N個區塊層級晶載時脈控制器所驅動之時脈域所對應的頻率可以是由其他區 塊層級晶載時脈控制器所驅動之時脈域所對應的頻率的一半，因此，其所對應之測試脈衝訊號的脈衝寬度會是其他測試脈衝訊號的脈衝寬度的兩倍。
第8圖係顯示根據本發明之另一實施例所述之一半導體裝置示意圖。半導體裝置800可包括區塊810、區塊820、控制訊號產生電路830以及互連邏輯840，其中控制訊號產生電路830為晶片層級訊號產生電路，例如前述之晶片層級晶載時脈控制器，並且可由第2圖所示之控制訊號產生電路實施，或者可包含第2圖所示之電路結構。區塊810可包含電路813與電路815，區塊820可包含電路823與電路825，所述電路可以是前述之區塊層級訊號產生電路，例如前述之區塊層級晶載時脈控制器，並且亦可由第2圖所示之控制訊號產生電路實施，或者可包含第2圖所示之電路結構。
根據本發明之另一實施例，一區塊內可包括不同的時脈域。例如，由電路813所驅動之時脈域可與由電路815所驅動之時脈域不同，由電路823所驅動之時脈域可與由電路825所驅動之時脈域不同，並且其中輸出頻率較高的時脈訊號用以驅動操作頻率較高的下一級電路的電路可為主(master)電路，輸出頻率較低的時脈訊號用以驅動操作頻率較低的下一級電路的電路可為從(slave)電路。例如，區塊內的兩個時脈域可以分別為全速或半速的時脈域，主電路輸出的時脈頻率可為從電路的兩倍。
於此實施例中，電路813與823分別為對應區塊內的主電路，並且可共用晶片層級的暫存器837，電路815與825分別為對應區塊內的從電路，可被配置專屬的暫存器817與暫存器827。
電路813、815、823與825可接收控制訊號scan_en_meta_out，並且響應於控制訊號scan_en_meta_out同步地被致能，以產生時序同步的測試脈衝訊號。
第9圖係顯示根據本發明之另一實施例所述之訊號波形圖。第9圖之 範例可對應於第8圖之測試架構。於此實施例中，晶片層級的暫存器837所記錄的4位元測試圖樣為”1100”，從電路專屬的區塊層級暫存器817與827所記錄的2位元測試圖樣為”11”。輸出時脈訊號out_clk_master-1與out_clk_master-2分別為由主電路(電路813與823)根據暫存器所儲存的測試圖樣所產生的測試脈衝訊號，輸出時脈訊號out_clk_slave-1與out_clk_slave-2分別為由從電路(電路815與825)根據暫存器所儲存的測試圖樣所產生的測試脈衝訊號，其中對應之暫存器位元值顯示於第9圖的右側。如圖所示，由主電路所產生的測試脈衝訊號之一脈衝之一上升緣/下降緣為對齊的。此外，由主電路所產生的測試脈衝訊號之一脈衝之一上升緣/下降緣與由從電路所產生的測試脈衝訊號之一脈衝之一上升緣/下降緣也是對齊的。如此一來，無論是同一區塊內的電路或者透過互連邏輯840連接的不同區塊內的電路皆可同步地被致能，並產生時序同步的測試脈衝訊號。
第10圖係顯示根據本發明之又另一實施例所述之訊號波形圖。於此實施例中，第一組輸出時脈訊號out_clk_master-1與out_clk_slave-1分別為第一區塊內的主電路與從電路根據暫存器所儲存的測試圖樣所產生的測試脈衝訊號，第二組輸出時脈訊號out_clk_master-2與out_clk_slave-2分別為第二區塊內的主電路與從電路根據暫存器所儲存的測試圖樣所產生的測試脈衝訊號，其中對應之暫存器位元值顯示於第10圖的右側。如圖所示，主電路所產生的測試脈衝訊號之一脈衝之一上升緣/下降緣與從電路所產生的測試脈衝訊號之一脈衝之一上升緣/下降緣為對齊的。如此一來，無論是同一區塊內的電路或者透過互連邏輯840連接的不同區塊內的電路皆可同步地被致能，並產生時序同步的測試脈衝訊號。
需注意的是，由圖中所示，第二組輸出時脈訊號out_clk_master-2與out_clk_slave-2雖未示出對齊的上升緣/下降緣，但不同時脈域的兩訊號的時序實際上仍為同步的，即，兩脈衝之間不存在時序缺陷(timing defect)，且兩訊號的脈衝在無時序缺陷的情況下依序被產生，藉此可測試連接於主電路與從電路之 間的介面。此外，需注意的是，於本發明之實施例中，跨區塊之主電路與從電路之間的介面(例如，包含互連邏輯840的傳輸介面)亦可藉由同步的測試脈衝訊號被測試。
綜上所述，於本發明之實施例中，藉由前述配置有可支援全速域測試之控制訊號產生電路的全速域測試架構，使晶片層級訊號產生電路與區塊層級訊號產生電路之間因傳輸路徑長度不同而產生的時間差可被補償，解決先前技術中難以補償時序缺陷的問題。此外，控制訊號可同時被提供給各區塊內所配置的區塊層級訊號產生電路，用以同時致能各區塊，如此使得各區塊層級訊號產生電路所分別產生的測試脈衝訊號的時序為同步的。於測試脈衝訊號的時序被同步的情況下，各區塊之間的互連邏輯便可於測試流程中被測試。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
430:控制訊號產生電路
410,420:區塊
415,425:電路
417,427,437:暫存器
440:互連邏輯
scan_en_meta_out:控制訊號

Claims (10)

  1. 一種半導體裝置，包括：一控制訊號產生電路，用以產生一控制訊號；一第一電路，耦接該控制訊號產生電路，用以接收該控制訊號，並根據該控制訊號產生一第一測試脈衝訊號；以及一第二電路，耦接該控制訊號產生電路與該第一電路，用以接收該控制訊號，並根據該控制訊號產生一第二測試脈衝訊號，其中該第一電路被包含於一第一區塊，該第二電路被包含於一第二區塊，該第一區塊與該第二區塊透過一或多個互連邏輯連接，並且該第一測試脈衝訊號與該第二測試脈衝訊號具有同步的時序。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該控制訊號產生電路接收一致能訊號、一第一時脈訊號與一第二時脈訊號，並且該控制訊號產生電路包括：一第一驅動電路，用以根據該第一時脈訊號與該致能訊號產生一中繼訊號；以及一第二驅動電路，用以根據該第二時脈訊號與該中繼訊號產生該控制訊號，其中該第二時脈訊號之一頻率高於該第一時脈訊號之一頻率。
  3. 如申請專利範圍第2項所述之半導體裝置，其中由該第一電路所驅動之一時脈域及由該第二電路所驅動之一時脈域與該第二時脈訊號之一時脈域相同。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該第一電路更接收該第二時脈訊號，根據該控制訊號與一第一暫存器所儲存的複數位元選擇性輸出該第二時脈訊號之一或多個時脈脈衝作為該第一測試脈衝訊號，並且該第二電路更接收該第二時脈訊號，根據該控制訊號與一第二暫存器所儲存的複數位元選擇性輸出該第二時脈訊號之一或多個時脈脈衝作為該第二測試脈衝訊號。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一測試脈衝訊號之一脈衝之一上升緣/下降緣與該第二測試脈衝訊號之一脈衝之一上升緣/下降緣為對齊的。
  6. 一種測試脈衝訊號產生方法，用以產生用於測試一半導體裝置之複數區塊與耦接於該等區塊之間之一或多個互連邏輯之複數測試脈衝訊號，該測試脈衝訊號產生方法包括：接收一致能訊號、一第一時脈訊號與一第二時脈訊號；利用該半導體裝置內之一控制訊號產生電路根據該致能訊號、該第一時脈訊號與該第二時脈訊產生一控制訊號；由該半導體裝置內之一第一電路根據該控制訊號產生一第一測試脈衝訊號；以及由該半導體裝置內之一第二電路根據該控制訊號產生一第二測試脈衝訊號，其中該第一電路被包含於該半導體裝置之一第一區塊，該第二電路被包含於該半導體裝置之一第二區塊，該第一區塊與該第二區塊透過一或多個互連邏輯連接，並且該第一測試脈衝訊號與該第二測試脈衝訊號具有同步的時序。
  7. 如申請專利範圍第6項所述之測試脈衝訊號產生方法，其中於該半導體裝置內利用該控制訊號產生電路根據該致能訊號、該第一時脈訊號與該第二時脈訊產生該控制訊號之步驟更包括：由一第一驅動電路根據該第一時脈訊號與該致能訊號產生一中繼訊號；以及由一第二驅動電路根據該第二時脈訊號與該中繼訊號產生該控制訊號，其中該第二時脈訊號之一頻率高於該第一時脈訊號之一頻率。
  8. 如申請專利範圍第6項所述之測試脈衝訊號產生方法，其中由該第一電路所驅動之一時脈域及由該第二電路所驅動之一時脈域與該第二時脈訊號之一時脈域相同。
  9. 如申請專利範圍第6項所述之測試脈衝訊號產生方法，其中由該半導體裝置內之該第一電路根據該控制訊號產生該第一測試脈衝訊號之步驟更包括：接收該第二時脈訊號；以及根據該控制訊號與一第一暫存器所儲存的複數位元選擇性輸出該第二時脈訊號之一或多個時脈脈衝作為該第一測試脈衝訊號，並且由該半導體裝置內之該第二電路根據該控制訊號產生該第二測試脈衝訊號之步驟更包括：接收該第二時脈訊號；以及根據該控制訊號與一第二暫存器所儲存的複數位元選擇性輸出該第二時脈訊號之一或多個時脈脈衝作為該第二測試脈衝訊號。
  10. 如申請專利範圍第6項所述之測試脈衝訊號產生方法，其中該第一測試脈衝訊號之一脈衝之一上升緣/下降緣與該第二測試脈衝訊號之一脈衝之一上升緣/下降緣為對齊的。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200708750A (en) * 2005-07-22 2007-03-01 Koninkl Philips Electronics Nv Testable integrated circuit, system in package and test instruction set
TW200736629A (en) * 2005-11-14 2007-10-01 Nxp Bv Integrated circuit arrangement and design method
US20080115021A1 (en) * 2006-10-18 2008-05-15 Sun Microsystems, Inc. Plesiochronous transmit pin with synchronous mode for testing on ATE
TW201901176A (zh) * 2017-05-24 2019-01-01 美商高通公司 用於多晶粒晶片之高效測試架構
US20190378590A1 (en) * 2018-06-12 2019-12-12 Samsung Electronics Co., Ltd. Test interface boards, test systems, and methods of operating test interface boards

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4023598B2 (ja) * 2001-11-20 2007-12-19 株式会社日立製作所 半導体集積回路装置
US7945803B2 (en) * 2003-06-18 2011-05-17 Nethra Imaging, Inc. Clock generation for multiple clock domains
US8862955B2 (en) * 2010-12-29 2014-10-14 Stmicroelectronics S.R.L. Apparatus for at-speed testing, in inter-domain mode, of a multi-clock-domain digital integrated circuit according to BIST or SCAN techniques
EP3903114B1 (en) * 2019-01-30 2024-04-24 Siemens Industry Software Inc. Multi-capture at-speed scan test based on a slow clock signal

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200708750A (en) * 2005-07-22 2007-03-01 Koninkl Philips Electronics Nv Testable integrated circuit, system in package and test instruction set
TW200736629A (en) * 2005-11-14 2007-10-01 Nxp Bv Integrated circuit arrangement and design method
US20080115021A1 (en) * 2006-10-18 2008-05-15 Sun Microsystems, Inc. Plesiochronous transmit pin with synchronous mode for testing on ATE
TW201901176A (zh) * 2017-05-24 2019-01-01 美商高通公司 用於多晶粒晶片之高效測試架構
US20190378590A1 (en) * 2018-06-12 2019-12-12 Samsung Electronics Co., Ltd. Test interface boards, test systems, and methods of operating test interface boards

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