TW201901176A - 用於多晶粒晶片之高效測試架構 - Google Patents

用於多晶粒晶片之高效測試架構 Download PDF

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Abstract

根據本發明之實施例，本文中提供用於多晶粒晶片之測試架構。在某些態樣中，一例示性測試架構使得一外部測試器能夠對包括多個晶粒之一多晶粒晶片執行各種測試。在一第一測試模式中，該測試架構使得該外部測試器能夠目前對該多個晶粒執行晶粒級測試。在一第二測試模式中，該測試架構使得該外部測試器能夠對該多晶粒晶片執行一晶片級測試。該晶片級測試可包括用於測試該多晶粒晶片上之該多個晶粒之間的互連的晶粒至晶粒測試。該晶片級測試亦可包括用於測試該多晶粒晶片與該多晶粒晶片外部之一或多個裝置之間的外部連接之一邊界輸入/輸出(I/O)測試。

Description

用於多晶粒晶片之高效測試架構
本發明之各態樣大體而言係關於測試，且更特定而言係關於用於多晶粒晶片之測試架構。
晶粒通常包括用於測試晶粒上之內部電路(例如，核心邏輯)及/或測試晶粒與外部裝置之間的連接的測試電路。測試電路可包括串聯耦接之多個掃描單元以在晶粒上形成邊界掃描鏈。邊界掃描鏈為外部測試器提供對內部電路及輸入/輸出(I/O)墊之接達以進行測試。測試電路亦可包括經組態以儲存規定測試之測試設置的指令之指令暫存器。
以下呈現一或多個實施例之簡化概述以便提供對此等實施例之基本理解。此概述並非對所有預期實施例之廣泛概述，且既不意欲識別所有實施例之重要或關鍵要素亦不意欲劃定任何或所有實施例之範疇。該概述之唯一目的係以簡化形式呈現一或多個實施例之一些概念作為稍後呈現之更詳細描述之序言。
根據本發明之實施例，本文中提供用於多晶粒晶片之測試架構。在某些態樣中，一例示性測試架構使得一外部測試器能夠對包括多個晶粒之一多晶粒晶片執行各種測試。在一第一測試模式中，該測試架構使得該外部測試器能夠目前對該多個晶粒執行晶粒級測試。每一晶粒之晶粒級測試可包括用於測試晶粒上之電路(例如，邏輯電路)之掃描測試及/或用於測試晶粒上之記憶體之內建式記憶體測試。在一第二測試模式中，該測試架構使得該外部測試器能夠對該多晶粒晶片執行一晶片級測試。該晶片級測試可包括用於測試該多晶粒晶片上之該多個晶粒之間的互連的晶粒至晶粒測試。該晶片級測試亦可包括用於測試該多晶粒晶片與該多晶粒晶片外部之一或多個裝置之間的外部連接之一邊界輸入/輸出(I/O)測試。
為了實現前述及相關目的，一或多個實施例包括下文中充分描述且在申請專利範圍中特別指出之特徵。以下描述及附圖詳細地闡明一或多個實施例之某些說明性態樣。然而，此等態樣僅指示可使用各種實施例之原理的各種方式中之幾種，且所描述實施例意欲包括所有此等態樣及其等效物。
相關申請案之交互參考
本申請案主張2017年5月24日於美國專利及商標局申請之非臨時申請案第15/603,779號的優先權及權利。
下文結合附圖所闡明之詳細描述意欲作為對各種組態之描述且並不意欲表示可實踐本文中所描述之概念之僅有的組態。出於提供對各種概念之徹底理解的目的，詳細描述包括特定細節。然而，對熟習此項技術者將顯而易見，可在無此等特定細節的情況下實踐此等概念。在一些情況中，眾所周知之結構及組件係以區塊圖形式展示以便避免混淆此等概念。
晶粒通常包括用於測試晶粒上之電路(例如，核心邏輯)及/或測試晶粒與外部裝置之間的連接的測試電路。就此而言，圖1展示包括支援聯合測試動作群組(JTAG)標準之測試電路的晶粒110的實例。測試電路包括串聯耦接以形成邊界掃描鏈150 (亦被稱作為邊界掃描路徑)之多個掃描單元145-1至145-n。掃描單元145-1至145-n中之每一者可耦接至晶粒110上之各別I/O墊140-1至140-m及/或晶粒110上之電路160。如下面進一步論述，邊界掃描鏈150向外部測試器(未展示)提供對I/O墊140-1至140-m及電路160之接達以用於測試。
每一掃描單元145-1至145-n可經程式化以沿著邊界掃描鏈150向下傳播測試資料。例如而言，掃描單元可藉由將自掃描鏈150中之先前掃描單元接收之資料移位至掃描鏈150中之下一掃描單元來進行上述操作。每一掃描單元145-1至145-n亦可經程式化以將測試資料輸入至各別I/O墊及/或電路160以向各別I/O墊及/或電路160提供測試激勵。每一掃描單元145-1至145-n亦可以經程式化以自各別I/O墊及/或電路160捕獲測試資料。掃描單元可將所捕獲資料移位至掃描鏈150中之下一掃描單元，以使得所捕獲資料可沿著掃描鏈150向下傳播並自晶粒110讀出。掃描單元可經由傳輸器(未展示)耦接至各別I/O墊以使得掃描單元能夠驅動I/O墊及/或接收器(未展示)以使得掃描單元能夠接收來自I/O墊之信號。掃描單元可包括經組態以執行上文所討論之功能的多工器及鎖存器。在功能模式中，信號可經由掃描單元或在掃描單元周圍在I/O墊與電路160之間傳遞，在此狀況下，掃描單元為透明的。
測試電路亦包括測試存取埠(TAP)控制器122、指令暫存器126、識別碼暫存器124 (在圖1中標記為「IDCODE暫存器」)，解多工器130及多工器132。如下面進一步所論述，指令暫存器126經組態以儲存規定測試設置之指令，且識別碼暫存器124經組態以儲存識別晶粒110之識別碼。解多工器130經組態以將晶粒110之測試資料輸入(TDI) 112選擇性地耦接至掃描鏈150、指令暫存器126或識別碼暫存器124。多工器132經組態以選擇性地將掃描鏈150、指令暫存器126或識別碼暫存器124耦接至晶粒110之測試資料輸出(TDO) 120。TAP控制器122經組態以基於在晶粒110之TMS輸入114處接收之測試模式選擇(TMS)信號而控制測試電路之操作，如下面進一步所論述。
對於測試設置，TAP控制器122指示解多工器130將TDI 112耦接至指令暫存器126，並指示多工器132將指令暫存器126耦接至TDO 120。然後，TAP控制器122可經由TDI 112將測試指令(亦被稱作為指令向量)自外部測試器(未展示)串列載入至指令暫存器126中。晶粒110上之程式化邏輯(未展示)讀取指令暫存器126中之指令並對掃描單元145-1至145-n及/或晶粒110上之其他測試邏輯(例如，內部掃描路徑)進行程式化以設置指令中規定之測試。
對於測試執行，TAP控制器122可指示解多工器130將TDI 112耦接至邊界掃描鏈150，並指示多工器132將邊界掃描鏈150耦接至TDO 120。TAP控制器122可然後經由TDI 112將測試資料自外部測試器串列載入(掃描)至邊界掃描鏈150。該測試資料可自掃描單元移位至邊界掃描鏈150中之掃描單元以沿著邊界掃描鏈150向下傳播測試資料。
取決於測試設置，測試電路可在測試執行期間執行多個測試中之任何一個。舉例而言，測試電路可執行掃描測試，其中一或多個掃描單元可將測試資料輸入至電路160中之邏輯區塊162中以測試邏輯區塊162。測試資料可傳播穿過邏輯區塊中之一或多個掃描路徑(例如，順序邏輯)。邏輯區塊162然後可將測試資料輸出至掃描鏈150中之一或多個掃描單元，其捕獲測試資料。所俘獲測試資料可沿著掃描鏈150向下傳播至TDO 120以輸出至外部測試器。外部測試器可將來自TDO 120之輸出測試資料與所期望測試資料進行比較，以判定邏輯區塊162是否正常工作。因此，掃描鏈150可用於測試晶粒110上之內部電路結構。
替代地，外部測試器可藉由經由一或多個I/O墊140-1至140-m將測試資料輸入至邏輯區塊162來執行掃描測試。在此實例中，測試資料可傳播通過邏輯區塊162中之一或多個掃描路徑。然後，邏輯區塊162可將測試資料輸出至I/O墊中之一或多者，其中外部測試器經由I/O墊中之一或多者接收測試資料。在此實例中，外部測試器耦接至晶粒110之I/O墊中之一或多者以輸入並接收用於掃描測試之測試資料。如上文所論述，掃描測試之掃描路徑可由TAP控制器122設置，其中載入至指令暫存器126中之指令規定掃描路徑。在此實例中，外部測試器不需要使用邊界掃描鏈150來掃描輸入及/或掃描輸出測試資料，在此狀況下，測試資料可通過或圍繞掃描單元。
在另一實例中，測試電路可執行邊界I/O測試以測試晶粒110與一或多個外部裝置之間的連接。對於此測試，一或多個掃描單元可使用各別傳輸器(驅動器)用測試資料驅動各別I/O墊。驅動可在一或多個I/O墊處產生測試資料，測試資料可由一或多個掃描單元捕獲。所產生測試資料可指示連接故障。舉例而言，若一個I/O墊以特定值驅動，且該值在另一I/O墊處被觀測到，則所產生測試資料指示此等I/O墊之連接一起短路。在另一實例中，外部裝置可跨越外部裝置與晶粒110之間的一或多個連接傳輸包括一系列已知值之測試資料。在此實例中，一或多個掃描單元可捕獲在一或多個I/O墊自外部裝置接收之測試資料。由於由外部裝置傳輸之測試資料為已知的，因此外部測試器可比較已知傳輸測試資料與所接收測試資料，以偵測外部裝置與晶粒110之間的連接中之故障。所捕獲測試資料可沿著邊界掃描鏈150向下傳播至TDO 120以輸出至外部測試器。外部測試器可比較來自TDO 120之輸出測試資料與所期望測試資料以判定連接中之一或多者中是否存在故障，諸如開路、短路、固定1故障等。
在另一實例中，測試電路可執行內建式記憶體測試以測試晶粒110上之記憶體之功能。在此實例中，晶粒110包括嵌入式記憶體164及內建式記憶體測試電路166。記憶體測試電路166經組態以測試記憶體164並基於指示記憶體是否正常工作之記憶體測試來產生測試資料。記憶體測試可涉及將測試型樣寫入至記憶體164中，自記憶體164讀回測試型樣，並判定在所讀取測試型樣中是否存在錯誤。由記憶體測試電路166產生之測試資料可輸出至一或多個掃描單元，且自掃描鏈150移出至外部測試器。
應瞭解，本發明不限於以上實例，且測試電路可代替上文所論述之例示性測試或除了上文所論述之例示性測試之外亦可執行其他測試。
因此，測試電路向外部測試器提供用於測試晶粒110上之內部電路結構及/或晶粒110與外部裝置之間的連接的測試介面。
TAP控制器122通常用包括用於執行上文所論述之操作的狀態的狀態機來實施。外部測試器通常經由TMS輸入114將TMS信號輸入至TAP控制器122，以致使TAP控制器122在各狀態之間轉換以執行上文所論述操作。外部測試器可藉由將重設信號輸入至晶粒110之重設輸入118 (在圖1中標記為「TRST」)來重設TAP控制器122之狀態機。
為了讀取識別碼暫存器124中之晶粒110之識別碼以識別晶粒110，外部測試器可將指令輸入至指令暫存器126以讀取識別碼。此指令可被稱作為IDCODE指令。晶粒110上之程式化邏輯(未展示)讀取IDCODE指令並程式化解多工器130及多工器132以將TDI 112及TDO 120耦接至識別碼暫存器124，從而允許外部測試器讀取識別碼。識別碼可包括製造商識別(ID)，部件編號及/或版本號。
外部測試器可經由時脈輸入116 (在圖1中標記為「TCK」)將時脈信號輸入至TAP控制器122以對TAP控制器122之操作進行計時。時脈信號亦可用於對掃描單元145-1至145-n以及暫存器124和126時脈計時。例如，時脈信號可用於對掃描路徑中之測試資料之移位進行計時。
上文所論述之測試方法可用於測試單個晶粒。今天，多個晶粒可一起封裝在單個基板(例如，陶瓷基板或另一類型基板)上以形成多晶粒晶片(亦被稱作為多晶粒模組(MCM))。多晶粒晶片對現有的主要針對單晶片測試開發之測試方法提出了挑戰。期望開發能夠在相對較短測試時間內對多晶粒晶片上之晶粒進行各種測試以降低測試成本的測試架構。
圖2展示根據本發明之某些態樣的用於多晶粒晶片205 (亦被稱作為多晶粒模組(MCM))之可重新組態測試電路。在圖2中所展示之實例中，多晶粒晶片205包括一起封裝在基板207 (例如，陶瓷基板或另一類型之基板)上之第一晶粒210 (標記為「晶粒1」)及第二晶粒250 (標記為「晶粒2」)。儘管為簡潔起見在圖2中展示兩個晶粒，應瞭解，多晶粒晶片205可包括多於兩個晶粒。
在此實例中，第一晶粒210包括測試資料輸入(TDI) 212、測試時脈(TCK)輸入213、測試模式選擇(TMS)輸入214、測試重設(TRST)輸入215、BCE輸入216、第一測試資料輸出(TDO) 217及第二TDO 243。第二晶粒250包括第一TDI 251、第二TDI 287、第三TDI 288、BCE輸入252、第一TCK輸入253、第二TCK輸入254、第一TMS輸入255、第二TMS輸入256、第一TRST輸入257、第二TRST輸入258及TDO 259。第一晶粒210之第二TDO 243經由路徑294耦接至第二晶粒250之第三TDI 288，如在圖2中所展示。路徑294可包括在基板207上之導電跡線。上述輸入中之每一者可被稱作為用於將信號(例如，測試資料、TMS信號等)輸入至各別晶粒之晶粒級輸入，且上述輸出中之每一者可被稱作為晶粒級輸出以用於輸出來自各個晶粒之信號(例如，測試資料)。BCE輸入216及252為用於接收控制多晶粒晶片205之可重新組態測試電路之組態的新控制信號的新控制輸入，如下文進一步論述。
多晶粒晶片205包括第一TDI 222、第二TDI 262、第一TCK輸入223、第二TCK輸入263、第一TMS輸入224、第二TMS輸入264、第一TRST輸入225、第二TRST輸入265、BCE輸入226、第一TDO 227及第二TDO 266。以上輸入可被稱作為多晶粒晶片205之外部輸入，此係因為其被外部測試器用於輸入測試信號(例如，測試資料、TMS信號、測試時脈信號等)傳送至多晶粒晶片205。以上輸出可被稱作為多晶粒晶片205之外部輸出，此係因為其用於將測試信號(例如，測試資料)自多晶粒晶片205輸出至外部測試器。
在圖2中所展示之實例中，TDI 222耦接至第一晶粒210之TDI 212。如下面進一步所論述，TDI 222亦經由旁路路徑296耦接至第二晶粒250之第二TDI 287。旁路路徑296可包括基板207上之導電跡線。TCK輸入223耦接至第一晶粒210之TCK輸入213及第二晶粒250之第一TCK 253。TMS輸入224耦接至第一晶粒210之TMS輸入214及第二晶粒250之第一TMS輸入255。TRST輸入225耦接至第一晶粒210之TRST輸入215及第二晶粒250之第一TRST 257。BCE輸入226耦接至第一晶粒210之BCE輸入216，及第二晶粒250之BCE輸入252。TDO 227耦接至第一晶粒210之第一TDO 217。
TDI 262耦接至第二晶粒250之第一TDI 251。TCK輸入263耦接至第二晶粒250之第二TCK輸入254。TMS輸入264耦接至第二晶粒250之第二TMS輸入256。TRST輸入265耦接至第二晶粒250之第二TRST 258。TDO 266耦接至第二晶粒250之TDO 259。在此實例中，多晶粒晶片之輸入及輸出可經由基板207上之導電跡線耦接至各別晶粒級輸入及輸出。
第一晶粒210包括一第一測試電路228。第一測試電路228包括串聯耦接以形成一邊界掃描鏈248之多個掃描單元244-1至244-n。邊界掃描鏈248可用於測試第一晶粒210之內部電路、測試第一晶粒210與第二晶粒250之間的互連，及/或測試第一晶粒210與多晶粒晶片205外部之一裝置之間的連接，如下面進一步所論述。
第一測試電路228亦包括一測試存取埠(TAP)控制器235、一指令暫存器237、一識別碼暫存器236 (經標記為「IDCODE暫存器」)、一解多工器238及一多工器240。指令暫存器237經組態以儲存規定一測試設置之指令，且識別碼暫存器236經組態以儲存識別第一晶粒210之一識別碼。第一測試電路228具有一TDI 230、一TCK輸入231、一TMS輸入232、一TRST輸入233及一TDO 241。在此實例中，第一測試電路228之TDI 230耦接至TDI 212，第一測試電路228之TCK輸入231耦接至TCK輸入213，第一測試電路228之TMS輸入232耦接至TMS輸入214，且第一測試電路228之TRST輸入233耦接至TRST輸入215。
解多工器238經組態以將第一測試電路228之TDI 230選擇性地耦接至掃描鏈248、指令暫存器237、或識別碼暫存器236。多工器240經組態以將掃描鏈248、指令暫存器237、或識別碼暫存器236選擇性地耦接至第一測試電路228之TDO 241。
第一晶粒210亦包括第一測試組態電路245，第一測試組態電路245包括解多工器242。解多工器242經組態以基於在BCE輸入216處接收之控制信號而選擇性地將第一測試電路228之TDO 241耦接至第一晶粒210之第一TDO 217或第二TDO 243上，如下面進一步論述。
第二晶粒250包括第二測試電路286。第二測試電路286包括串聯耦接以形成邊界掃描鏈292之多個掃描單元290-1至290-p。邊界掃描鏈292可用於測試第二晶粒250之內部電路，測試第二晶粒250與第一晶粒210之間的互連，及/或測試第二晶粒250與多晶粒晶片205外部之一裝置之間的連接，如下面進一步論述。
第二測試電路286亦包括測試存取埠(TAP)控制器280、指令暫存器282、識別碼暫存器281 (經標記為「IDCODE暫存器」)、解多工器284及多工器283。指令暫存器282經組態以儲存規定測試設置之指令，且識別碼暫存器281經組態以儲存識別第二晶粒250之識別碼。第二測試電路286具有TDI 276、TCK輸入277、TMS輸入278、TRST輸入279及TDO 285。
解多工器284經組態以將第二測試電路286之TDI 276選擇性地耦接至掃描鏈292、指令暫存器282或識別碼暫存器281。多工器283經組態以將掃描鏈292、指令暫存器282或識別碼暫存器281選擇性地耦接至第二測試電路286之TDO 285。在圖2中之實例中，第二測試電路286之TDO 285耦接至第二晶粒250之TDO 259。
第二晶粒250亦包括第二測試組態電路270。第二測試組態電路270包括第一多工器271、第二多工器272、第三多工器273、第四多工器274及第五多工器275。第一多工器271經組態以基於IDCODE指令將第二TDI 287或第三TDI 288選擇性地耦接至第二多工器272，如下面進一步論述。第二多工器272經組態以基於在BCE輸入252接收之控制信號來將第一多工器271或第一TDI 251之輸出選擇性地耦接至第二測試電路286之TDI 276。第三多工器273經組態以基於在BCE輸入252處接收之控制信號將第一TCK輸入253或第二TCK輸入254選擇性地耦接至第二測試電路286之TCK輸入277。第四多工器274經組態以基於在BCE輸入252接收的控制信號將第一TMS輸入255或第二TMS輸入256選擇性地耦接至第二測試電路286之TMS輸入278。最後，第五多工器275經組態以基於在BCE輸入252處接收之控制信號來將第一TRST輸入257或第二TRST輸入258選擇性地耦接至第二測試電路286之TRST輸入279。
參考圖3，第一晶粒210亦可包括第一組I/O墊310，且第二晶粒250可包括第一組I/O墊320。為了便於說明，第一晶粒210及第二晶粒250之內部測試電路未在圖3中展示。第一晶粒210之第一組I/O墊310可耦接至第一晶粒210之掃描單元244-1至244-n (在圖2中展示)中之一或多者，且第二晶粒250之第一組I/O墊320可耦接至第二晶粒250之掃描單元290-1至290-p (在圖2中展示)中之一或多者。第一晶粒210之第一組I/O墊310經由各別連接315耦接至第二晶粒250之第一組I/O墊320。連接315 (亦被稱作為通道)可包括多晶粒晶片205之基板207上之導電跡線。連接允許第一晶粒210及第二晶粒250彼此通信。如下面進一步論述，多晶粒晶片205之測試電路支持第一晶粒210與第二晶粒250之間的連接315的測試。
第一晶粒210亦可包括耦接至多晶粒晶片205之第一組I/O觸點335之第二組I/O墊330。第一組I/O觸點335可耦接至在多晶粒晶片205外部之一或多個裝置以允許第一晶粒210與一或多個外部裝置通信。第二晶粒250亦可包括耦接至多晶粒晶片205之第二組I/O觸點345之第二組I/O墊340。第二組I/O觸點345可耦接至在多晶粒晶片205外部之一或多個裝置以允許第二晶粒250與一或多個外部裝置通信。應理解，I/O墊及I/O觸點以單獨圖(亦即，圖3)展示以避免使圖2混亂。
返回參考圖2，可重組態測試電路之第一測試組態電路245及第二測試組態電路270基於輸入至BCE輸入226之控制信號使得多晶粒晶片205能夠以多種測試組態中之任何一種進行測試。下面進一步論述由本發明之實施例支援之各種測試組態。
在第一測試組態中，可同時測試第一晶粒210及第二晶粒250。外部測試器可藉由將對應控制信號輸入至BCE輸入226來啟用第一測試組態。例如，當第一邏輯值(例如，邏輯0)被輸入至BCE輸入226時，可啟用第一測試組態。
回應於第一測試組態之控制信號，第一測試組態電路245之解多工器242將第一測試電路228之TDO 241耦接至第一晶粒210之第一TDO 217。如下面進一步論述，此組態允許外部測試器使用第一測試電路228對第一晶粒210執行晶粒級測試。外部測試器經由TDI 222、TCK輸入223、TMS輸入224、TRST輸入225及TDO 227存取第一測試電路228用於第一晶粒210之晶粒級測試。
回應於第一測試組態之控制信號，第二測試組態電路270之第二多工器272將第二晶粒250之第一TDI 251耦接至第二測試電路286之TDI 276。另外，第二測試組態電路270之第三多工器273將第二TCK輸入254耦接至第二測試電路286之TCK輸入277。第二測試組態電路270之第四多工器274將第二晶粒250之第二TMS輸入256耦接至第二測試電路286之TMS輸入278。第二測試組態電路270之第五多工器275將第二晶粒250之第二TRST輸入258耦接至第二測試電路286之TRST輸入279。如下面進一步論述，此配置允許外部測試器使用第二測試電路286對第二晶粒250執行晶粒級測試。外部測試器經由TDI 262、TCK輸入263、TMS輸入264、TRST輸入265及TDO 266存取第二測試電路286以進行第二晶粒250之晶粒級測試。
第一測試組態允許外部測試器同時測試第一晶粒210及第二晶粒250，與第一晶粒210及第二晶粒250之順序測試相比，此顯著地減少了測試時間。例如，同時而非依序測試第一晶粒210及第二晶粒220可將對晶粒之總測試時間減少類似大小晶粒的大約一半。如下面進一步論述，圖2中所展示之測試架構可擴大規模以提供包括三個或多個三個晶粒之多晶粒晶片的測試。在此等狀況下，同時晶粒測試提供總測試時間之更大減少。
如上文所論述，第一測試組態允許外部測試器使用第一晶粒210上之第一測試電路228測試第一晶粒210。外部測試器經由TDI 222、TCK輸入223、TMS輸入224、TRST輸入225及TDO 227存取第一測試電路228。
為了測試設置，TAP控制器235可指示解多工器238將第一測試電路228之TDI 230耦接至指令暫存器237，且指示多工器240將指令暫存器237耦接至第一測試電路228之TDO 241。應注意，在第一測試組態中，第一測試組態電路245將第一測試電路228之TDO 241耦接至第一晶粒210之第一TDO 217。外部測試器然後可經由TDI 222將測試指令(亦被稱作為指令向量)載入至指令暫存器237中。第一晶粒210上之程式化邏輯(未展示)可對第一晶粒210上之掃描單元244-1至244-n及/或其他測試邏輯(例如，內部掃描路徑)進行程式化以設置由指令暫存器237中之指令規定之測試。
為了測試執行，TAP控制器235可指示解多工器238將該第一測試電路228之TDI 230耦接至掃描鏈248，並指示多工器2240將掃描鏈248耦接至第一測試電路228之TDO 241。應注意，在第一測試組態中，第一測試組態電路245將第一測試電路228之TDO 241耦接至第一晶粒210之第一TDO 217。外部測試器可然後經由TDI 222將測試資料載入(掃描)至掃描鏈248中。
取決於測試設置中，第一測試電路228可執行上文所論述之例示性測試中任何一或多者，包括用以測試第一晶粒210上之內部電路247之掃描測試、用以測試第一晶粒210上之測試記憶體之內建式記憶體測試，等等。電路247可包括邏輯區塊(未展示)及記憶體(未展示)，其實例在圖1中展示。電路247可耦接至掃描單元(如在圖2中展示)且耦接至圖3中所展示之I/O墊310及330。自一或多個測試得到之測試資料可由一或多個掃描單元捕獲，且經由TDO 227自掃描鏈248移出至外部測試器。
對於掃描測試，外部測試器可將測試資料輸入至第一晶粒210且經由I/O墊330 (在圖3中展示)而非使用掃描鏈248自第一晶粒210接收測試資料。在此狀況下，如上文所論述，外部測試器可經由I/O觸點335耦接至I/O墊330中之一或多者，且使用內部掃描路徑來測試晶粒210上之電路247。如上文所論述，用於掃描測試之內部掃描路徑可由TAP控制器235設置，其中內部掃描路徑由載入至指令暫存器237中之指令規定。圖2展示內部掃描路徑249之實例，其包括用於將測試資料移位通過內部電路247之順序邏輯。儘管為了便於說明在圖2中繪示一個掃描路徑249，但應瞭解，第一晶粒可包括用於測試之諸多內部掃描路徑。此外，儘管圖2展示掃描路徑249耦接至掃描鏈之掃描單元的實例，但應瞭解，情況未必如此。例如，掃描路徑249可耦接在晶粒上之I/O墊(在圖3中展示)之間，在此狀況下，外部測試器可經由I/O墊將測試資料輸入至掃描路徑249及自掃描路徑249接收測試資料。
外部測試器亦可藉由將IDCODE指令輸入至第一晶粒210來讀取第一晶粒210之識別碼。回應於IDCODE指令，第一晶粒210上之程式化邏輯使用解多工器238及多工器240將識別碼暫存器236耦接至第一測試電路228之TDI 230及TDO 241。此允許外部測試器經由TDO 227讀取第一晶粒210之識別碼。
外部測試器可經由TCK輸入223將時脈信號輸入至第一測試電路228以對第一測試電路228之操作進行計時(例如，對第一測試電路228中之掃描單元及暫存器進行時脈計時)。外部測試器亦可將其餘信號輸入至TRST輸入225以重設TAP控制器235。
因此，第一測試組態允許外部測試器使用第一測試電路228對第一晶粒210執行晶粒級測試。第一測試電路228之結構可類似於圖1中所展示之測試電路之結構。從而允許外部測試器對第一晶粒210執行上文結合圖1所論述之測試中之任何一者。
第一測試組態亦允許外部測試器使用第二晶粒250上之第二測試電路286對第二晶粒250執行晶粒級測試。在此組態中，外部測試器經由TDI 262存取第二測試電路286、TCK輸入263、TMS輸入264、TRST輸入265及TDO 266。
對於測試設置，TAP控制器280可指示解多工器284將第二測試電路286之TDI 276耦接至指令暫存器282，且指示多工器283將指令暫存器282耦接至第二測試電路286之TDO 285。應注意，第二晶粒250之第一TDI 251藉由此組態中之第二測試組態電路270耦接至第二測試電路286之TDI 276。外部測試器可隨後經由TDI 262將測試指令(亦被稱作為指令向量)載入至指令暫存器282。第二晶粒250上之程式化邏輯(未展示)可程式化掃描第二晶粒250上之掃描單元290-1至290-p及/或其他測試邏輯(例如，內部掃描路徑)，以設置由指令暫存器282中之指令規定之測試。
為了測試執行，TAP控制器270可指示解多工器284將第二測試電路286之TDI 276耦接至掃描鏈292，並指示多工器283將掃描鏈292耦接至第二測試電路255之TDO 285。外部測試器可隨後經由TDI 262將測試資料載入(掃描)至掃描鏈292。
取決於測試設置，第二測試電路282可執行上文所論述之例示性測試中之任何一或多者，包括用以測試第二晶粒250上之內部電路297之掃描測試、用以測試第二晶粒250上之記憶體之內建式記憶體測試，等。電路297可包括邏輯區塊(未展示)及記憶體(未展示)，其實例在圖1中展示。電路297可耦接至掃描單元(如在圖2中展示)以及耦接至圖3中所展示之I/O墊320及340。自一或多個測試得到之測試資料可由一或多個掃描單元捕獲，且經由TDO 266自掃描鏈292移出至外部測試器。
對於掃描測試，外部測試器可將測試資料輸入至第二晶粒250且經由I/O墊340 (在圖3中所展示)中之一或多個替代使用掃描鏈292自第二晶粒250接收測試資料。在此狀況下，如上文所論述，外部測試器可經由外部I/O觸點345耦接至I/O墊340中之一或多個，且使用內部掃描路徑來測試晶粒250上之內部邏輯。如上文所論述，用於掃描測試之內部掃描路徑可由TAP控制器280設置，其中內部掃描路徑由載入至指令暫存器282中之指令規定。圖2展示內部掃描路徑299之實例，其包括用於將測試資料移位通過內部電路297之順序邏輯。儘管為了便於說明在圖2中描繪了一個掃描路徑299，但應瞭解，第二晶粒可包括用於測試之諸多內部掃描路徑。此外，雖然圖2展示掃描路徑299耦接至掃描鏈之掃描單元的實例，但應瞭解，情況未必定如此。舉例而言，掃描路徑299可耦接在晶粒上之I/O墊(在圖3中展示)之間，在此狀況下，外部測試器可經由I/O墊將測試資料輸入至掃描路徑249且自其接收測試資料。
外部測試器亦可藉由將IDCODE指令輸入至第二晶粒250來讀取第二晶粒250之識別碼。回應於IDCODE指令，第二晶粒250上之程式化邏輯使用解多工器284及多工器283將識別碼暫存器281耦接至第二測試電路286之TDI 276以及TDO 285。此允許外部測試器經由TDO 266讀取第二晶粒250之識別碼。
外部測試器可經由TCK輸入263將時脈信號輸入至第二測試電路286以對第二測試電路286之操作進行定時(例如，對第二測試電路286中之掃描單元及暫存器進行時脈定時)。外部測試器亦可將其餘信號輸入至TRST輸入265以重設TAP控制器280。
因此，第一測試組態允許外部測試器使用第二測試電路286對第二晶粒250執行晶粒級測試。第二測試電路286之結構可類似於圖1中所展示之測試電路之結構，允許外部測試器對第二晶粒250執行上文結合圖1所論述之測試中之任何一者。
在第一測試組態中，由外部測試器對第一晶粒210及第二晶粒250中之每一者執行之測試可包括用以測試第一晶粒210及第二晶粒250中之每一者上之傳輸器及接收器之功能的回送測試。在這點上，圖4A展示根據某些態樣的支持回送測試的電路410的示例。為便於論述，以下在第一晶粒210之上下文中描述電路410。然而，可理解，電路410亦可應用於第二晶粒250。
在此實例中，電路410包括多個收發器412-1至412-3，其中每一收發器耦接至第一晶粒210之各別I/O墊430-1至430-3。此等I/O墊430-1至430-3中之每一者可耦接至各別通道(經標記為CH1至CH3)。在一個實例中，通道CH1至CH3可耦接在第一晶粒210與第二晶粒250之間以支援第一晶粒210與第二晶粒250之間的通信。在此實例中，I/O墊430-1至430-3可對應於圖3中之I/O墊310。通道CH1至CH3可包括多晶粒晶片205之基板207上之導電跡線。在另一實例中，通道CH1至CH3可耦接在第一晶粒210與在多晶粒晶片205外部之一裝置之間，以支援第一晶粒210與該裝置之間的通信。在此實例中，I/O墊430-1至430-3可對應於圖3中之I/O墊330。
收發器412-1至412-3中之每一者包括一各別傳輸鎖存器420-1至420-3、一各別傳輸器425-1至425-3、一各別接收器435-1至435-3以及一各別接收鎖存器440-1至440-3。各別傳輸鎖存器420-1至420-3由一傳輸時脈信號(「TX CLK」)時脈計時。各別傳輸器425-1至425-3耦接在各別傳輸鎖存器420-1至420-3之輸出與各別I/O墊430-1至430-3之間。各別接收鎖存器440-1至440-3由一接收時脈信號(「RX CLK」)時脈計時。各別接收器435-1至435-3耦接在各別I/O墊430-1至430-3與各別接收鎖存器440-1至440-3之輸入之間。
電路410亦包括多個掃描多工器415-1至415-3。第一掃描多工器415-1具有耦接至一掃描輸入(「掃描輸入」)之一第一輸入(經標記為「S」)，耦接至一第一資料輸入(「資料輸入1」)之一第二輸入(經標記為「D」)，以及耦接至第一傳輸鎖存器420-1之輸入之一輸出。第二掃描多工器415-2具有耦接至第一接收鎖存器440-1之輸出之一第一輸入(經標記為「S」)，耦接至一第二資料輸入(「資料輸入2」)之一第二輸入(經標記為「D」)，以及耦接至第二傳輸鎖存器420-2之輸入之一輸出。第三掃描多工器415-3具有耦接至第二接收鎖存器440-2之輸出之一第一輸入(經標記為「S」)，耦接至一第三資料輸入(「資料輸入3」)之一第二輸入(經標記為「D」)，以及耦接至第三傳輸鎖存器420-3之輸入之一輸出。在第三接收鎖存器440-3之輸出處獲取一掃描輸出(「掃描輸出」)。
電路410經組態以按一功能模式或一測試模式進行操作。在功能模式中，每一掃描多工器415-1至415-3將各別資料輸入耦接至各別傳輸鎖存器420-1至420-3之輸入。在此模式中，每一收發器412-1至412-3經組態以經由各別通道傳輸各別輸入資料及/或自各別通道接收各別資料。在每一收發器中，使用傳輸時脈信號TX CLK在各別發射鎖存器處對欲經由各別通道傳輸之輸入資料進行取樣，且將其藉由各別傳輸器跨越各別通道傳輸，且使用接收時脈信號RX CLK在各別接收鎖存器處對由各別接收器自各別通道接收之資料進行取樣。
在測試模式中，第一掃描多工器415-1將掃描輸入(「掃描輸入」)耦接至第一傳輸鎖存器420-1之輸入。第二掃描多工器415-2將第一接收鎖存器440-1之輸出耦接至第二傳輸鎖存器420-2之輸入。第三掃描多工器415-3將第二接收鎖存器440-2之輸出耦接至第三傳輸鎖存器420-3之輸入。此組態形成自掃描輸入(「掃描輸入」)至掃描輸出(「掃描輸出」)之掃描路徑，掃描路徑通過傳輸器425-1至425-3中之每一者以及接收器435-1及435-3中之每一者，且因此可用於測試傳輸器及接收器之功能。圖4B用粗線展示掃描路徑以突出顯示掃描路徑。
在某些態樣，外部測試器可包括在第一晶粒210之測試期間的回送測試。就此而言，外部測試器可將用於回送測試之指令載入至指令暫存器237中。第一晶粒210上之程式化邏輯可接著程式化掃描多工器415-1至415-3以形成掃描路徑，如上文所論述。在測試執行期間，第一晶粒210上之掃描單元中之一者可經由掃描輸入(「掃描輸入」)將測試資料輸入至掃描路徑中。當測試資料沿著掃描路徑向下傳播時，測試資料通過傳輸器425-1至425-3以及接收器435-1至435-3。第一晶粒210上之掃描單元中之另一者可在掃描輸出(「掃描輸出」)處接收測試資料。然後測試資料可沿著掃描鏈248向下傳播以輸出至外部測試器。外部測試器可比較輸出測試資料與所期望測試資料，以判定收發器412-1至412-3是否正常工作。
替代地，第一掃描測試電路(未展示)可產生測試型樣，且經由掃描輸入(「掃描輸入」)將測試型樣輸入至掃描路徑。耦接至掃描輸出(「掃描輸出」)之第二掃描測試電路(未展示)可自掃描輸出接收測試型樣且判定回送測試是否成功。例如，第二掃描測試電路可藉由比較所接收測試型樣與已知測試型樣來進行上述操作。在此實例中，若所接收測試型樣與已知測試型樣匹配，則第二掃描測試電路可判定測試成功。第二掃描電路然後可將指示掃描測試之結果的測試資料輸入至第一晶粒210上之掃描單元中之一或多個以輸出至外部測試器。
在圖4A中所展示之實例中，電路410具有相同數目之傳輸器及接收器。然而，應瞭解，本發明不限於此實例。例如，若自第一晶粒210至第二晶粒250之資料傳輸頻寬大於自第二晶粒250到至第一晶粒之資料傳輸之頻寬，則電路410可具有比接收器更多數目個傳輸器。一般而言，應瞭解，傳輸器及接收器之數目可相等或不同。在任一狀況下，電路410可包括掃描多工器，其在測試模式中形成掃描路徑，該掃描路徑通過用於測試之傳輸器及接收器。
第一測試組態允許外部測試器執行第一晶粒210及第二晶粒250之同時晶粒級測試，其中外部測試器經由單獨組之測試輸入及輸出存取第一晶粒及第二晶粒之測試電路。更特定而言，外部測試器經由TDI 222、TCK輸入223、TMS輸入224、TRST輸入225及TDO 227存取第一晶粒210之測試電路228，且經由TDI 251、TCK輸入263、TMS輸入264、TRST輸入265及TDO 266來存取第二晶粒之測試電路。晶粒210及250之同時晶粒級測試大大減少了測試時間，從而降低了與測試相關聯之成本。
在第二測試組態中，可以晶片級測試多晶粒晶片205，其中兩個晶粒之測試電路210及250接合。如下面進一步論述，在測試執行期間，第一晶粒210及第二晶粒250之掃描鏈248及290經耦接以形成用於晶片級測試之單個掃描鏈。如本文中所使用，術語「晶片級測試」可包括晶粒至晶粒測試以測試多晶粒晶片上之晶粒(第一晶粒210與第二晶粒250)之間的互連(例如，互連315)，及/或邊界I/O測試以測試多晶粒晶片205與多晶粒晶片205外部之一或多個裝置之間的外部連接。
外部測試器可藉由將對應控制信號輸入至BCE輸入226來啟用第二測試組態。舉例而言，當第二控制值(例如，邏輯1)被輸入至BCE輸入226時，可啟用第二測試組態。
回應於第二測試組態之控制信號，第一測試組態電路245之解多工器242將第一測試電路228之TDO 241耦接至第一晶粒210之第二TDO 243。
回應於第二測試組態之控制信號，第二測試組態電路270之第一多工器271及第二多工器272將第二晶粒250之第三TDI 288耦接至第二測試電路286之TDI 276。因此，第一晶粒210上之第一測試電路228之TDO 241經由路徑294耦接(鏈接)至第二晶粒250上之第二測試電路286之TDI 276。第二測試組態電路286之第三多工器273將第一TCK輸入253耦接至第二測試電路286之TCK輸入277。第四多工器274將第一TMS輸入255耦接至第二測試電路286之TMS輸入278。第五多工器275將第一TRST輸入257耦接至第二測試電路286之TRST輸入279。
在第二測試組態中，外部測試器經由TDI 222、TCK輸入223、TMS輸入224、TRST輸入225及TDO輸入226存取測試電路228及286，而TDI 262、TCK輸入263、TMS輸入264、TRST輸入265及TDO 227可能不被外部測試器使用。就此而言，TDI 222、TCK輸入223、TMS輸入224、TRST輸入225及TDO輸入226可分別被認為係用於晶片級測試之主要TDI、TCK輸入、TMS輸入、TRST輸入及TDO輸入，而TDI 262、TCK輸入263、TMS輸入264、TRST輸入265及TDO 227可分別被認為係可未由外部測試器用於晶片級測試的次要TDI、TCK輸入、TMS輸入、TRST輸入及TDO輸入。
為了以第二測試組態執行測試，外部測試器可將TMS信號輸入至主要TMS輸入224以起始測試設置。TMS信號由兩個晶粒之TAP控制器235及280接收，此係因為測試電路228及286兩者之TMS輸入在此配置中耦接至主TMS輸入224。對於測試設置，第一晶粒210上之TAP控制器235可指示解多工器238以將第一測試電路228之TDI 230耦接至指令暫存器237，且指示多工器242將指令暫存器237耦接至第一測試電路228之TDO 241。此外，第二晶粒250上之TAP控制器280可指示解多工器284將第二測試電路286之TDI 276耦接至指令暫存器282，並指示多工器283將指令暫存器282耦接至第二測試電路286之TDO 285。因此，在此組態中，第一晶粒210及第二晶粒250之指令暫存器237及282經由路徑294鏈接，且耦接在初級TDI 222與初級TDO 266之間。
然後，外部測試器可經由主要TDI 222將測試指令(亦被稱作為指令向量)載入至第一晶粒210及第二晶粒250之指令暫存器237及282中。就此而言，測試指令(指令向量)可包括用於在第二晶粒250上設置第二測試電路286之第一部分以及用於在第一晶粒210上設置第一測試電路228之第二部分。在此實例中，指令之第一部分可通過第一晶粒且被載入至第二測試電路286之指令暫存器282中，且指令之第二部分可被載入至第一測試電路228之指令暫存器237中。
第二晶粒250上之程式化邏輯(未展示)可對第二晶粒250上之掃描單元290-1至290-p及/或其他測試邏輯(例如，內部掃描路徑)進行程式化以實施由指令暫存器282中之指令之第一部分規定之測試設置。類似地，第一晶粒210上之程式化邏輯(未展示)可將第一晶粒210上之掃描單元244-1至244-n及/或其他測試邏輯(例如，內部掃描路徑)程式化以實施由指令暫存器237中之指令之第二部分規定之測試設置。
外部測試器可經由初級TCK輸入223將時脈信號輸入至測試電路228及286，以對測試電路228及286之操作進行定時。因此，在此實例中，測試電路228及286共用共同時脈信號。測試電路228及286可使用時脈信號來將指令載入至指令暫存器237及284中。
外部測試器然後可經由主要TMS輸入224將信號輸入至TAP控制器235及280以起始測試執行。作為回應，第一晶粒210上之TAP控制器230可指示解多工器238將第一測試電路228之TDI 230耦接至掃描鏈248，且指示多工器240將掃描鏈248耦接至第一測試電路228之TDO 241。此外，第二晶粒250上之TAP控制器280可指示解多工器284將第二測試電路286之TDI 276耦接至掃描鏈292，並指示多工器283將掃描鏈292耦接至第二測試電路286之TDO 285。因此，第一測試電路228及第二測試電路286之掃描鏈248及292經由路徑294鏈接在一起以形成單個掃描鏈，其耦接在初級TDI 222及初級TDO 266之間。因此，在此組態中，外部測試器看見一個掃描鏈。外部測試器可經由初級TDI 222將測試資料串列地載入至單個掃描鏈中，且經由初級TDO 266自單個掃描鏈讀出測試資料。可使用來自外部測試器之時脈信號對單個掃描鏈中之測試資料之移位進行時脈定時，該時脈信號經由初級TCK輸入223輸入。在測試之後，外部測試器可藉由經由初級TRST輸入225將重設信號輸入至多晶粒晶片205來重設TAP控制器235及280。
在第二測試組態中，外部測試器可執行晶粒至晶粒測試以測試多晶粒晶片205上之第一晶粒210與第二晶粒250之間的互連(例如，互連315)。就此而言，圖5展示根據某些態樣之支援晶粒至晶粒測試之電路505的實例。為了便於討論，下面在自第一晶粒210至第二晶粒250之通信的上下文中描述電路505。然而，應瞭解，電路505亦適用於自第二晶粒250至第一晶粒210之通信。
在第一晶粒210上，電路505包括測試輸入電路510、多工器515、傳輸鎖存器520、傳輸器530 (其亦稱作為驅動器)及第一I/O墊535。傳輸鎖存器520由傳輸時脈信號(「TX CLK」)進行時脈定時。I/O墊535可對應於圖3中所展示之第一組I/O墊310中之I/O墊中之一者。I/O墊535耦接至通道540。通道540耦接於第一晶粒210與第二晶粒250之間，且可對應於圖3中所展示之連接315中之一個。在圖5中，第一晶粒210之邊界由線537表示。
在第二晶粒250上，電路505包括第二I/O墊550、接收器560 (例如，放大器)、接收鎖存器565及測試評估電路570。接收鎖存器565由接收時脈信號(「RX CLK」)進行時脈定時。I/O墊550可對應於圖3中所展示之第一組I/O墊320中之I/O墊中之一者。I/O墊550耦接至通道540。在圖5中，第二晶粒250之邊界由線547表示。
電路505經組態從而以功能模式或測試模式進行操作。在功能模式中，多工器515將資料輸入耦接至傳輸鎖存器520之輸入。傳輸鎖存器520使用傳輸時脈信號TX CLK對資料進行取樣，且傳輸器530跨越通道540傳輸取樣資料。接收器560接收資料，且接收鎖存器565使用所接收時脈信號RX CLK對所接收資料進行取樣。接收鎖存器565將所取樣資料輸出至第二晶粒250上之另一個組件(例如，處理器)以供進一步處理。
在測試模式中，多工器515將測試輸入電路510耦接至傳輸鎖存器520之輸入。測試輸入電路510產生用於跨越通道540傳輸之測試型樣。例如，測試輸入電路510可包括偽隨機二進位序列(PRBS)產生器，用於產生測試型樣。測試輸入電路510將所產生測試型樣輸入至傳輸鎖存器520之輸入。傳輸鎖存器520使用傳輸時脈信號TX CLK對測試型樣進行取樣，且傳輸器530跨越通道540傳輸所取樣測試型樣。接收器560接收測試型樣，且接收鎖存器565使用接收時脈信號RX CLK對所接收測試型樣進行取樣。接收鎖存器565將所取樣測試型樣輸出至測試評估電路570。
測試評估電路570然後基於所接收測試型樣判定測試是否成功。舉例而言，測試評估電路570可經組態以產生與在測試輸入電路510處產生之測試型樣相同之測試型樣。在一個實例中，測試評估電路570可包括PRBS產生器，其產生與測試輸入電路510處之PRBS產生器相同之測試型樣。測試評估電路570然後可比較所接收型樣與所產生測試型樣，且基於比較來判定測試是否成功(例如，若所接收型樣及所產生型樣匹配，則判定測試成功)。然後，測試評估電路570可將指示測試結果之測試資料輸入至第二晶粒250上之掃描單元中之一或多者。然後可經由初級TDO 266將測試資料自單個掃描鏈中移出以輸出至外部測試器。
在上述實例中，用於第一晶粒210之指令可設置在第一晶粒210處執行之晶粒至晶粒測試之部分，且用於第二晶粒250之指令可設置在第二晶粒250處執行之晶粒至晶粒測試之部分。在此實例中，晶粒210及250兩者之測試電路228及286接合。
圖5中所展示之電路505可經複製用於第一晶粒210與第二晶粒250之間的多個連接中之每一者以測試多個連接中之每一者。儘管上文在自第一晶粒210至第二晶粒250之通信的上下文中論述電路505，但應瞭解，電路505可經複製以測試自第二晶粒250至第一晶粒210之通信。在此狀況下，測試輸入電路510、傳輸鎖存器520及傳輸器530位於第二晶粒250上，且接收器560、接收鎖存器565及測試評估電路570位於第一晶粒210上。
在第二測試組態中，外部測試器亦可執行邊界I/O測試以測試多晶粒晶片205與一或多個外部裝置之間的連接。例如，用於第一晶粒210之指令可包括用於測試第一晶粒210上之第二組I/O墊330處之連接的指令，且用於第二晶粒250之指令可包括用於測試第二晶粒250上之第二組I/O墊340處之連接的指令。應注意，如上文所論述，此等I/O墊330及340耦接至多晶粒晶片205之外部觸點。因此，邊界I/O測試提供了多晶粒晶片205之外部連接的測試。如上文所論述，邊界I/O測試可包括用測試資料驅動一或多個掃描單元且捕獲回應於驅動而產生之測試資料。邊界I/O測試亦可包括接收跨越外部連接自一或多個外部裝置傳輸之測試資料。由邊界I/O測試所得之測試資料可由單個掃描鏈(即，所鏈接掃描鏈248及292)上之一或多個掃描單元捕獲，且經由初級TDO 266自單個掃描鏈移出以輸出至外部測試器。
在第三測試組態中，外部測試器可自多晶粒晶片205讀取識別碼以識別多晶粒晶片205。外部測試器可藉由將相同控制值(例如，邏輯1)輸入至用於第二組態之BCE輸入226，且另外將IDCODE指令輸入至多晶粒晶片205來實現第三測試組態，如下面進一步論述。
回應於IDCODE指令，第二測試組態電路270之第一多工器271及第二多工器272將第二晶粒250之第二TDI 287耦接至第二測試電路286之TDI 276。因此，在第三配置中，第二測試電路286之TDI 276經由繞過第一晶粒210之旁路路徑296耦接至初級TDI 222。
因此，當第二晶粒250執行IDCODE指令時，第二晶粒250之識別碼暫存器281耦接在初級TDI 222與初級TDO 266之間。因此，當外部測試器執行識別讀取時，外部測試器接收儲存在第二晶粒250之識別碼暫存器281中之識別碼，且使用此識別碼來識別多晶粒晶片205。第一晶粒210上之識別碼暫存器236被繞過，因此不被讀取。因此，外部測試器看見一個識別碼(亦即，在此實例中儲存在識別碼暫存器281中之識別碼)。識別碼可用於識別用於晶片級測試之多晶粒晶片。
根據本發明之實施例之測試架構允許外部測試器以各種測試模式測試多晶粒晶片。下面提供了測試模式之實例。
在第一測試模式中，多晶粒晶片205之可重新組態測試電路處於上問所論述之第一測試組態，以實現晶粒210及250之同時晶粒級測試。外部測試器可藉由將第一控制值(例如，邏輯0)輸入至BCE輸入226使可重新組態測試電處於第一測試組態。用於每一晶粒之晶粒級測試可包括測試設置及測試執行。測試執行可包括掃描測試，其中經由晶粒上之內部邏輯掃描測試資料以測試邏輯之功能。如上文所論述，測試執行亦可包括內建式記憶體測試以測試晶粒上之嵌入式記憶體。在第一測試模式中，第一晶粒210之測試設置及測試執行可獨立於第二晶粒250之測試設置及測試執行來執行。
在一個實例中，晶粒之晶粒級測試可與在晶粒被封裝在多晶粒晶片中之前對晶粒執行之測試相同或相似。在此實例中，可執行對晶粒之晶粒級測試以判定晶粒在封裝後是否仍然恰當起作用。
在第二測試模式中，多晶粒晶片205之可重新組態測試電路處於上文所論述之第二測試組態。外部測試器可藉由將第二控制值(例如，邏輯1)輸入至BCE輸入226來使可重新組態測試電路處於第二測試組態。在第二測試模式中，第一晶粒210及第二晶粒250之掃描鏈248及292在測試執行期間經鏈接以形成單個掃描鏈。在此模式中，外部測試器可執行多晶粒晶片205之晶片級測試。晶片級測試可包括晶粒至晶粒測試(例如，測試多晶粒晶片205上之晶粒之間的互連)，其中如上文所論述，晶粒210及250兩者之測試電路228及286經接合。晶片級測試亦可包括I/O邊界測試以測試多晶粒晶片205與一或多個外部裝置之間的外部連接。多晶粒晶片205及一或多個外部裝置可安裝在同一板(例如，印刷電路板)上，且外部連接可包括板上之跡線。I/O邊界測試可涉及經由外部I/O觸點335及345以及I/O墊330及340發送及/或接收測試資料。在晶片級測試期間產生之測試資料可經由初級TDO 266自單個掃描鏈掃描出至外部測試器及/或經由外部I/O觸點335及345輸出至外部測試器。
在第三測試模式中，多晶粒晶片205之可重新組態測試電路被放置於上文所論述之第三測試組態中。外部測試器可藉由將第二控制值(例如，邏輯1)輸入至BCE輸入226且將IDCODE指令輸入至第二晶粒250來使可重新組態測試電路處於第三測試組態。在此模式中，外部測試器可讀取儲存在第二晶粒250上之識別碼暫存器281中之識別碼，以識別多晶粒晶片205進行晶片級測試，同時繞過第一晶粒210上之識別碼暫存器236。因此，在此模式中，外部測試器看見多晶粒晶片之一個識別碼。
儘管為簡潔起見在圖2中展示兩個晶粒(經標記為「晶粒1」及「晶粒2」)，但應瞭解，根據本發明之實施例之測試架構可放大以測試多晶粒晶片中之任何數目個晶粒。通常，在第一測試組態中，外部測試器可同時測試每一晶粒以減少測試時間。外部測試器可經由單獨測試介面(例如，單獨組TDI、TCK輸入、TMS輸入、TRST輸入及TDO)來存取每一晶粒之測試電路。
在第二測試組態中，晶粒之掃描鏈可被鏈接在一起以形成單個掃描鏈，其中外部測試器可經由初級TDI (例如，初級TDI 222)將測試資料載入至單個掃描鏈中且經由主要TDO (例如，主要TDO 266)自單個掃描鏈接收測試資料。外部測試器可經由初級TMS輸入控制晶粒之TAP控制器，且經由初級TRST輸入重設晶粒之TAP控制器。此外，外部測試器可經由初級TCK輸入以公共時脈信號對測試電路進行時脈定時。
在第三測試組態中，外部測試器讀取晶粒中之一者之識別碼暫存器中之識別碼以識別多晶粒晶片同時繞過多晶粒晶片中之其他晶粒之識別碼暫存器。
圖6為說明用於測試多晶粒晶片之方法600之實例的流程圖，其中多晶粒晶片包括第一晶粒及第二晶粒。方法600可例如藉由多晶粒晶片205及/或外部測試器之可重新組態測試電路來執行。
在步驟610中，在第一測試模式中，分別對第一晶粒及第二晶粒同時執行第一晶粒級測試及第二晶粒級測試。舉例而言，可使用第一晶粒之內部測試電路(例如，第一測試電路228)對第一晶粒(例如，第一晶粒210)執行晶粒級測試，且可使用第二晶粒之內部測試電路(例如，第二測試電路286)對第二晶粒(例如，第二晶粒250)執行第二晶粒級測試。
在步驟620中，在第二測試模式中，對多晶粒晶片執行晶片級測試。晶片級測試可包括晶粒至晶粒測試以測試多晶粒晶片上之第一晶粒與第二晶粒之間的互連(例如，互連315)。晶片級測試亦可包括邊界I/O測試以測試多晶粒晶片與多晶粒晶片外部之一或多個裝置之間的外部連接。
圖7說明可結合本發明之實施例使用之外部測試器700的實例。舉例而言，測試器700可與多晶粒晶片205之可重新組態測試電路介接，以起始上文所論述之測試中之任何一或多個並接收自測試產生之測試資料。測試器700包括處理系統720及耦接至處理系統720之記憶體710。記憶體710可儲存指令，該等指令在由處理系統720執行時致使處理系統720執行本文中所描述之外部測試器之操作中之一或多者。處理系統720可用通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置，離散硬體組件(例如，邏輯閘)或其設計用於執行本文中所描述功能之任何組合。記憶體720可包括電腦可讀儲存媒體，諸如RAM、ROM、EEPROM、光碟及/或磁碟。
測試器700亦包括測試介面730，測試介面730耦接至上文所論述之多晶粒晶片205之TDI、TDO、TMS輸入、TCK輸入、TRST輸入及BCE輸入中之一或多者。測試介面730允許處理系統720將測試資料輸入至一或多個掃描鏈，自一或多個掃描鏈接收輸出測試資料，將一或多個TMS信號輸入至TAP控制器中之一或多者，將一或多個時脈信號輸入至一或多個測試電路以對一或多個測試電路之操作進行計時，輸入一或多個TRST信號以重設一或多個TAP控制器，以及輸入一或多個BCE信號以控制一或多個測試電路之組態。測試介面730亦可耦接至多晶粒晶片之外部觸點335及345中之一或多資格，及/或經由外部觸點335及345輸入及/或接收測試資料。
測試器700可包括耦接至處理系統720之使用者介面740。使用者介面740可經組態以自使用者接收資料及/或命令(例如，經由小鍵盤、滑鼠、操縱桿等)且將資料及/或命令提供至處理系統720。使用者介面740亦可經組態以將資料(例如，測試結果)自處理系統720輸出至使用者(例如，經由顯示器、揚聲器等)。
在本發明中，第一晶粒及第二晶粒之同時晶粒級測試旨在意指第一晶粒之晶粒級測試及第二晶粒之晶粒級測試在時間上重疊，使得在重疊期間同時執行第一晶粒之晶粒級測試及第二晶粒之晶粒級測試。儘管同時晶粒級測試涵蓋其中第一晶粒之晶粒級測試及第二晶粒之晶粒級測試具有大致相同開始時間及相同結束時間的狀況，但應理解，同時晶粒級測試亦涵蓋其中第一晶粒之晶粒級測試及第二晶粒之晶粒級測試在時間上重疊的狀況，但可具有不同開始時間及/或不同結束時間。舉例而言，若第一晶粒及第二晶粒之晶粒級測試中之一者在該等晶粒級測試中之另一者之前完成，則該等晶粒級測試可在不同時間結束。如上文所論述，與其中順序執行晶粒之晶粒級測試(亦即，一次一個地執行晶粒之晶粒級測試)的狀況相比，同時晶粒級測試減少總測試時間。
在本發明中，「掃描路徑」係指測試資料可沿其傳播以測試電路之功能性的信號路徑。「掃描路徑」可通過待在晶粒上測試之一或多個電路結構(例如，邏輯)。「掃描路徑」可包括一或多個多工器，其經組態以在測試模式中啟用「掃描路徑」且在功能模式中停用「掃描路徑」。就此而言，程式化邏輯可例如基於在指令暫存器(例如，指令暫存器237或282)中所接收之測試指令來在測試模式中啟用「掃描路徑」。「掃描路徑」可耦接至用於接收及輸出測試資料之一或多個掃描單元(例如，在邊界掃描鏈中)及/或耦接至用於接收及輸出測試資料之一或多個I/O墊。
在本發明內，措詞「例示性」用於意指「用作實例、例項或說明」。本文中所描述為「例示性」之任一實施或態樣未必解釋為比本發明之其他態樣較佳或有利。同樣地，術語「態樣」不需要本發明之所有態樣包括所論述之特徵、優點或操作模式。術語「耦接」在本文中用於係指兩個組件之間的直接或間接耦接。術語「電路」被廣泛地使用，且旨在覆蓋電氣裝置及導體之硬體實施，當經連接及經組態時，電氣裝置及導體能夠執行本發明中所描述之功能。術語「電路」亦旨在覆蓋軟體實施，其中處理器藉由執行包含用於執行功能之程式碼之軟體來執行本文中所描述之功能。軟體可儲存在電腦可讀儲存媒體上，諸如RAM、ROM、EEPROM、光碟及/或磁碟。
應理解，本發明不限於本文中所揭示之方法中之步驟之特定次序或階層。基於設計偏好，應理解，可重新配置方法中之步驟之特定次序或階層。除非本文中明確地敍述，否則所附方法請求項以樣本次序呈現各個步驟之要素，且並不意欲限於所呈現之特定次序或階層。
本發明之前述描述經提供以使得熟習此項技術者能夠製作或使用本發明。對本發明非各種修改對於熟習此項技術者而言將易於顯而易見，且在不脫離本發明之精神或範疇的情況下，本文中所定義之一般原理可應用於其他變化形式。因此，本發明並不意欲限於本文中所描述之實例，而是欲賦予其與本文中所揭示之原理及新穎特徵相一致的最寬廣範疇。
110‧‧‧晶粒
112‧‧‧測試資料輸入(TDI)
114‧‧‧測試模式選擇(TMS)輸入
116‧‧‧時脈輸入
118‧‧‧重設輸入
120‧‧‧測試資料輸出(TDO)
122‧‧‧測試存取埠(TAP)控制器
124‧‧‧識別碼暫存器
126‧‧‧指令暫存器
130‧‧‧解多工器
132‧‧‧多工器
140-1‧‧‧輸入/輸出(I/O)墊
140-m‧‧‧輸入/輸出(I/O)墊
145-1‧‧‧掃描單元
145-n‧‧‧掃描單元
150‧‧‧掃描鏈
160‧‧‧電路
162‧‧‧邏輯區塊
164‧‧‧嵌入式記憶體
166‧‧‧內建式記憶體測試電路
205‧‧‧多晶粒晶片
207‧‧‧基板
210‧‧‧第一晶粒
212‧‧‧測試資料輸入(TDI)
213‧‧‧測試時脈(TCK)輸入
214‧‧‧測試模式選擇(TMS)輸入
215‧‧‧測試重設(TRST)輸入
216‧‧‧BCE輸入
217‧‧‧第一測試資料輸出(TDO)
222‧‧‧第一測試資料輸入(TDI)
223‧‧‧第一測試時脈(TCK)輸入
224‧‧‧第一測試模式選擇(TMS)輸入
225‧‧‧第一測試重設(TRST)輸入
226‧‧‧BCE輸入
227‧‧‧第一測試資料輸出(TDO)
228‧‧‧第一測試電路
230‧‧‧測試資料輸入(TDI)
231‧‧‧測試時脈(TCK)輸入
232‧‧‧測試模式選擇(TMS)輸入
233‧‧‧測試重設(TRST)輸入
235‧‧‧測試存取埠(TAP)控制器
236‧‧‧識別碼暫存器
237‧‧‧指令暫存器
238‧‧‧解多工器
240‧‧‧多工器
241‧‧‧測試資料輸出(TDO)
242‧‧‧解多工器
243‧‧‧第二測試資料輸出(TDO)
244-1‧‧‧掃描單元
244-n‧‧‧掃描單元
245‧‧‧第一測試組態電路
247‧‧‧電路
248‧‧‧邊界掃描鏈
249‧‧‧內部掃描路徑
250‧‧‧第二晶粒
251‧‧‧第一測試資料輸入(TDI)
252‧‧‧BCE輸入
253‧‧‧第一測試時脈(TCK)輸入
254‧‧‧第二測試時脈(TCK)輸入
255‧‧‧第一測試模式選擇(TMS)輸入
256‧‧‧第二測試模式選擇(TMS)輸入
257‧‧‧第一測試重設(TRST)輸入
258‧‧‧第二測試重設(TRST)輸入
259‧‧‧測試資料輸出(TDO)
262‧‧‧第二測試資料輸入(TDI)
263‧‧‧第二測試時脈(TCK)輸入
264‧‧‧第二測試模式選擇(TMS)輸入
265‧‧‧第二測試重設(TRST)輸入
266‧‧‧第二測試資料輸出(TDO)
270‧‧‧第二測試組態電路
271‧‧‧第一多工器
272‧‧‧第二多工器
273‧‧‧第三多工器
274‧‧‧第四多工器
275‧‧‧第五多工器
276‧‧‧測試資料輸入(TDI)
277‧‧‧測試時脈(TCK)輸入
278‧‧‧測試模式選擇(TMS)輸入
279‧‧‧測試重設(TRST)輸入
280‧‧‧測試存取埠(TAP)控制器
281‧‧‧識別碼暫存器
282‧‧‧指令暫存器
283‧‧‧多工器
284‧‧‧解多工器
285‧‧‧測試資料輸出(TDO)
286‧‧‧第二測試電路
287‧‧‧第二測試資料輸入(TDI)
288‧‧‧第三測試資料輸入(TDI)
290-1‧‧‧掃描單元
290-p‧‧‧掃描單元
292‧‧‧邊界掃描鏈
294‧‧‧路徑
296‧‧‧旁路路徑
297‧‧‧電路
299‧‧‧掃描路徑
310‧‧‧第一組輸入/輸出(I/O)墊
315‧‧‧連接
320‧‧‧第一組輸入/輸出(I/O)墊
330‧‧‧第二組輸入/輸出(I/O)墊
335‧‧‧第一組輸入/輸出(I/O)觸點
340‧‧‧第二組輸入/輸出(I/O)墊
345‧‧‧第二組輸入/輸出(I/O)觸點
410‧‧‧電路
412-1‧‧‧收發器
412-2‧‧‧收發器
412-3‧‧‧收發器
415-1‧‧‧掃描多工器
415-2‧‧‧掃描多工器
415-3‧‧‧掃描多工器
420-1‧‧‧第一傳輸鎖存器
420-2‧‧‧第二傳輸鎖存器
420-3‧‧‧第三傳輸鎖存器
425-1‧‧‧傳輸器
425-2‧‧‧傳輸器
425-3‧‧‧傳輸器
430-1‧‧‧輸入/輸出(I/O)墊
430-2‧‧‧輸入/輸出(I/O)墊
430-3‧‧‧輸入/輸出(I/O)墊
435-1‧‧‧接收器
435-2‧‧‧接收器
435-3‧‧‧接收器
440-1‧‧‧接收鎖存器
440-2‧‧‧接收鎖存器
440-3‧‧‧接收鎖存器
505‧‧‧電路
510‧‧‧測試輸入電路
515‧‧‧多工器
520‧‧‧傳輸鎖存器
530‧‧‧傳輸器
535‧‧‧第一輸入/輸出(I/O)墊
537‧‧‧邊界/線
540‧‧‧通道
547‧‧‧線
550‧‧‧第二輸入/輸出(I/O)墊
560‧‧‧接收器
565‧‧‧接收鎖存器
570‧‧‧測試評估電路
600‧‧‧方法
610‧‧‧步驟
620‧‧‧步驟
700‧‧‧外部測試器
710‧‧‧記憶體
720‧‧‧處理系統
730‧‧‧測試介面
740‧‧‧使用者介面
CH1‧‧‧通道
CH2‧‧‧通道
CH3‧‧‧通道
D‧‧‧第二輸入
RX CLK‧‧‧接收時脈信號
S‧‧‧第一輸入
TX CLK‧‧‧傳輸時脈信號
圖1展示根據本發明之某些態樣的用於晶粒之測試電路的實例。
圖2展示根據本發明之某些態樣之用於多晶粒晶片之可重新組態測試電路的實例。
圖3展示根據本發明之某些態樣的多晶粒晶片上之晶粒與多晶粒晶片與一或多個外部裝置之間的外部連接之間的互連的實例。
圖4A展示根據本發明之某些態樣之用於執行回送測試之測試結構的實例。
圖4B展示圖4A之測試結構，其中根據本發明之某些態樣強調提示用於回送測試之信號路徑。
圖5展示根據本發明之某些態樣的用於執行晶粒至晶粒測試之測試結構的實例。
圖6為說明根據本發明之某些態樣的用於測試多晶粒晶片之方法的流程圖。
圖7展示可結合本發明之實施例使用之例示性測試器。

Claims (24)

  1. 一種用於測試一多晶粒晶片之方法，其中該多晶粒晶片包括一第一晶粒及一第二晶粒，該方法包含： 在一第一測試模式中，分別對該第一晶粒及該第二晶粒同時執行一第一晶粒級測試及一第二晶粒級測試；及 在一第二測試模式中，對該多晶粒晶片執行一晶片級測試。
  2. 如請求項1之方法，其中對該第一晶粒執行該第一晶粒級測試包含以下各項中之至少一者：對該第一晶粒執行一掃描測試，對該第一晶粒上之一記憶體執行一記憶體測試，或對該第一晶粒上之傳輸器及接收器執行一回送測試。
  3. 如請求項1之方法，其中對該多晶粒晶片執行該晶片級測試包含：對該第一晶粒及該第二晶粒執行一晶粒至晶粒測試以測試該多晶粒晶片上之該第一晶粒與該第二晶粒之間的互連。
  4. 如請求項1之方法，其中對該多晶粒晶片執行該晶片級測試包含：對該第一晶粒及該第二晶粒執行一邊界輸入/輸出(I/O)測試以測試多晶粒晶片與該多晶粒晶片外部之一或多個裝置之間的外部連接。
  5. 如請求項1之方法，其中對該第一晶粒執行該第一晶粒級測試包含： 將用於該第一晶粒級測試之一第一組指令載入至該第一晶粒上之一指令暫存器中； 將第一輸入測試資料輸入至該第一晶粒上之一掃描路徑中；及 將第一輸出測試資料自該第一晶粒上之該掃描路徑輸出。
  6. 如請求項5之方法，其中對該第二晶粒執行該第二晶粒級測試包括： 將用於該第二晶粒級測試之一第二組指令載入至該第二晶粒上之一指令暫存器中； 將第二輸入測試資料輸入至該第二晶粒上之一掃描路徑中；及 將第二輸出測試資料自該第二晶粒上之該掃描路徑輸出。
  7. 如請求項1之方法，其進一步包含：將該第一晶粒上之一掃描鏈耦接至該第二晶粒上之一掃描鏈以形成一單個掃描鏈，且其中對該多晶粒晶片執行該晶片級測試包含： 將輸入測試資料輸入至該單個掃描鏈中；及 將輸出測試資料自該單個掃描鏈輸出。
  8. 如請求項1之方法，其進一步包含： 經由一控制輸入接收一第一控制值； 回應於該第一控制值，將該第一晶粒上之一掃描鏈耦接在一第一測試資料輸入(TDI)與一第一測試資料輸出(TDO)之間，且將該第二晶粒上之一掃描鏈耦接在一第二TDI與一第二TDO之間；及 經由該控制輸入接收一第二控制值；及 回應於該第二控制值，將該第一晶粒上之該掃描鏈耦接至該第二晶粒上之該掃描鏈以形成一單個掃描鏈，且將該單個掃描鏈耦接在該第一TDI及該第二TDI中之一者與該第一TDO及該第二TDO中之一者之間。
  9. 如請求項10之方法，其進一步包含： 接收一識別碼指令； 回應於該識別碼指令及該第二控制值，將該第二晶粒上之一識別碼暫存器耦接在該第一TDI及該第二TDI中之一者與該第一TDO及該第二TDO中之一者之間，其中該第一晶粒上之一識別碼暫存器被繞過；及 經由該第一TDO及該第二TDO中之該一者輸出該第二晶粒上之該識別碼暫存器中之一識別碼。
  10. 如請求項9之方法，其進一步包含： 回應於該識別碼指令及該第一控制值，將該第二晶粒上之該識別碼暫存器耦接在該第二TDI與該第二TDO之間。
  11. 一種多晶粒晶片，其包含： 一基板； 一第一晶粒，其在該基板上，其中該第一晶粒具有一測試資料輸入(TDI)、一第一測試資料輸出(TDO)及一第二TDO，且其中該第一晶粒包含： 一第一測試電路，其具有一輸入及一輸出；及 一第一測試組態電路，其經組態以接收一控制信號，在該控制信號具有一第一控制值的情況下將該第一測試電路之該輸出耦接至該第一晶粒之該第一TDO，且在該控制信號具有一第二控制值的情況下將該第一測試電路之該輸出耦接至該第一晶粒之該第二TDO；及 一第二晶粒，其在該基板上，其中該第二晶粒具有一第一TDI、一第二TDI及一TDO，且其中該第二晶粒之該第二TDI耦接至該第一晶粒之該第二TDO，且該第二晶粒包含： 一第二測試電路，其具有一輸入及一輸出；及 一第二測試組態電路，其經組態以接收該控制信號，在該控制信號具有該第一控制值的情況下將該第二測試電路之該輸入耦接至該第二晶粒之該第一TDI，且在該控制信號具有該第二控制值的情況下將該第二測試電路之該輸入耦接至該第二晶粒之該第二TDI。
  12. 如請求項11之多晶粒晶片，其中該第一晶粒之該TDI耦接至一第一外部TDI，且該第二晶粒之該第一TDI耦接至一第二外部TDI。
  13. 如請求項12之多晶粒晶片，其中該第二晶粒亦具有一第三TDI，該第二晶粒之該第三TDI經由繞過該第一晶粒之一旁路路徑耦接至該第一外部TDI，且該第二組態電路經進一步組態以回應於該第二測試電路在該控制信號具有該第二控制值的情況下執行一識別碼指令而將該第二測試電路之該輸入耦接至該第三TDI。
  14. 如請求項11之多晶粒晶片，其中該第一測試電路包含： 一第一掃描鏈； 一第一指令暫存器；及 一第一測試存取控制器，其經組態以在設置一第一測試期間將該第一指令暫存器耦接在該第一測試電路之該輸入與該輸出之間，且在執行該第一測試期間將該第一掃描鏈耦接在該第一測試電路之該輸入與該輸出之間。
  15. 如請求項14之多晶粒晶片，其中該第二測試電路包含： 一第二掃描鏈； 一第二指令暫存器；及 一第二測試存取控制器，其經組態以在設置一第二測試期間將該第二指令暫存器耦接在該第二測試電路之該輸入與該輸出之間，且在執行該第二測試期間將該第一掃描鏈耦接在該第二測試電路之該輸入與該輸出之間。
  16. 一種晶粒，其具有一測試資料輸入(TDI)、一第一測試資料輸出(TDO)及一第二TDO，該晶粒包含： 一測試電路，其具有一輸入及一輸出；及 一測試組態電路，其經組態以接收一控制信號，在該控制信號具有一第一控制值的情況下將該測試電路之該輸出耦接至該第一TDO，且在該控制信號具有一第二控制值的情況下將該測試電路之該輸出耦接至該第二TDO。
  17. 如請求項16之晶粒，其中該測試電路之該輸入耦接至該TDI。
  18. 如請求項16之晶粒，其中該第二TDO耦接至另一晶粒之一TDI。
  19. 如請求項16之晶粒，其中該測試電路包括： 一掃描鏈； 一指令暫存器；及 一測試存取控制器，其經組態以在設置一測試期間將該指令暫存器耦接在該測試電路之該輸入與該輸出之間，且在執行該測試期間將該掃描鏈耦接在該測試電路之該輸入與該輸出之間。
  20. 一種晶粒，其具有一第一測試資料輸入(TDI)、一第二TDI及一測試資料輸出(TDO)，該晶粒包含： 一測試電路，其具有一輸入及一輸出；及 一測試組態電路，其經組態以接收一控制信號，在該控制信號具有一第一控制值的情況下將該測試電路之該輸入耦接至該第一TDI，且在該控制信號具有一第二控制值的情況下將該測試電路之該輸入耦接至該第二TDI。
  21. 如請求項20之晶粒，其中該測試電路之該輸出耦接至該TDO。
  22. 如請求項20之晶粒，其中該第二TDI耦接至另一晶粒之一TDO。
  23. 如請求項20之晶粒，其中該測試電路包括： 一掃描鏈； 一指令暫存器；及 一測試存取控制器，其經組態以在設置一測試期間將該指令暫存器耦接在該測試電路之該輸入與該輸出之間，且在執行該測試期間將該掃描鏈耦接在該測試電路之該輸入與該輸出之間。
  24. 如請求項20之晶粒，其中該晶粒亦具有一第三TDI，且該測試組態電路經進一步組態以回應於該測試電路在該控制信號具有該第二控制值的情況下執行一識別碼指令而將該測試電路之該輸入耦接至該第三TDI。
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