JP4119152B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に記憶素子を含んだ論理回路を搭載した半導体集積回路に関する。
【0002】
【従来の技術】
論理回路の大規模化、高性能化にともないテスタ投資が増加するのを回避するため、ロジックBIST(Built−In Self Test)が広く使用されてきている。ロジックBISTは、故障を検出するロジックBISTコントローラを半導体集積回路チップ上に搭載することにより、動作周波数の低い低価格なテスタを使用しても通常動作時と同じ動作周波数(「At−speed」という)でテストすることを可能にする。
【0003】
論理回路に対してロジックBISTを実施する工程を図面を参照して説明する。図11は、従来のロジックBISTコントローラを示す回路構成図である。従来技術の構成は、例えば、デザイン フォー アットスピード テスト、 ダイアグノシス アンド ミージャーメントの86頁から88頁(Design for At−speed Test, Diagnosis and Measurement, Kluwer Academic Publishers,pp.86−88,1999)に記載されている。ロジックBISTコントローラCNTLは、生成したテストパタンをユーザー回路CUTに順次供給するパタン発生器PG、ユーザー回路CUTから回収したテスト結果をもとに故障の有無を識別する故障判定器SA、生成したパタンの数を数えることによりテストが完了したか否かを認識する計数器CNT、クロック信号を分周してユーザー回路に供給する分周器DIV、テスト全体の動作を制御する制御信号送受信器FSMで構成されている。一方、ユーザー回路CUTは、フリップフロップの前段にマルチプレクサを付加したMUX付きスキャンFF(以下「スキャンFF」という)と組合せ回路CLで構成されている。各スキャンFFは2つの入力端子を持っており、一方は組合せ回路CLに接続され、もう一方は前段のスキャンFFの出力端子に接続されている。スキャンFF同士の入出力端子を接続して形成された信号経路をスキャンパスと呼ぶ。スキャンパスは、スキャンイン信号線SIを介して各スキャンFFにテストパタンを順次入力し、スキャンアウト信号線SOを介してテスト結果を順次出力するために使用する。スキャンFFを形成するMUXの入力選択端子にはスキャンイネーブル信号線SEが接続されている。スキャンイネーブル信号線SEは、スキャンFFが組合せ回路CLからの信号か、あるいはスキャンパスからの信号のどちらを取り込むかを切り替え制御するために使用される。また、図11の構成例では、ユーザー回路CUT内にそれぞれ周波数の異なるクロック信号CK1,CK2が入力されている。クロック信号CK1,CK2として、通常動作時にはシステムクロックCKC0,CKC2が、テスト動作時には2入力ANDゲートANDの出力信号CKC3,分周器DIVの出力信号CKC4がセレクタSEL1,SEL2により選択されて出力される。このように、BIST実施時に分周器DIVよりクロック信号CK2を供給する主要な理由は、BIST実施時にはクロック信号CK1とクロック信号CK2とが同期した信号を供給する必要があるためである。
【0004】
ロジックBISTコントローラCNTLに接続されるクロック信号線には、遅延回路DYが挿入されている。ユーザー回路を駆動するクロック信号CK1,CK2の遅延は、通常はロジックBISTコントローラCNTLを駆動するクロック信号CKC1の遅延に比べて非常に大きい(遅延とは信号が該信号を送信するFFの出力端子から、該信号を受信するFFの入力端子に到るパスを伝搬するために要する時間をいう)。これは、ユーザー回路の回路規模がロジックBISTコントローラの回路規模に比べて非常に大きく、ユーザー回路のクロック系のファンアウト数がロジックBISTコントローラのクロック系のファンアウト数よりも大きいからである。このように従来の技術においては、遅延回路DYによりロジックBISTコントローラCNTLとユーザー回路CUTを駆動するクロック信号間の遅延差(以下スキュー)をなくし、両者は同期して動作するように設計されていた。
【0005】
図12は、従来の技術で使用されるロジックBISTコントローラの動作を示すタイミングチャートである。ロジックBISTでは、(1)ユーザー回路内の各スキャンFFにテストパタンを供給する動作(スキャンイン動作A)、(2)各スキャンFFから組合せ回路に該テストパタンを伝搬させ、組合せ回路から出力されるテスト結果を各スキャンFFに取り込む動作(ロジックテスト動作B)、(3)各スキャンFFから該テスト結果を回収する動作(スキャンアウト動作C)をテストパタンの数だけ繰り返す。すべてのテストパタンについてテスト動作を実施した後に(4)故障の有無を識別する動作(故障判定動作D)を行う。
【0006】
スキャンイン動作およびスキャンアウト動作(併せてスキャン動作という)時には、図11に示す2入力ANDゲートANDによりユーザー回路を駆動するクロック信号CK1の遷移を部分的に抑止し、動作周波数を低減する(s1401)。スキャン動作時には、回路全体の消費電力が通常動作時に比べて数倍程度に上昇するため、過度の電圧降下による故障検出ミスや、発熱によるチップ破壊を引き起こす恐れがある。スキャン動作時におけるクロック信号周波数の低減は、ロジックBIST時におけるユーザー回路の消費電力を低減し、テストを正しく実施するために行う。
【0007】
ロジックBISTコントローラCNTLおよびユーザー回路CUT内を伝搬する信号は、該信号を送信するFFを駆動するクロック信号の立ち上りエッジから、該信号を受信するFFを駆動するクロック信号の次の立ち上りエッジまでの間に伝搬させる必要がある(セットアップタイム制約)。例えば、スキャンイネーブル信号SE1は、送信側であるロジックBISTコントローラCNTLを駆動するクロック信号CKC1の立ち上りエッジから、受信側であるユーザー回路CUTを駆動するクロック信号CK1の次の立ち上りエッジまでの間に伝搬している(r1402)。クロック活性化信号Enも同様に、送信側のクロック信号CKC1の立ち上りエッジから、遷移抑止の対象であるクロック信号CKC0の次の立ち上りエッジまでの間に伝搬している(r1403)。送信側のFFがクロック信号CK2で駆動され、受信側のFFがクロック信号CK1で駆動される場合には、CK2の立ち上りエッジから、CK1の次の立ち上りエッジまでの間に信号が伝搬している(r1404)。また、ロジックBISTコントローラCNTL、およびユーザー回路CUT内を伝搬する信号は、該信号を受信するFFを駆動するクロック信号の1つ前の立ち上りエッジより後に伝搬させる必要がある(ホールドタイム制約)。例えば、送信側のFFがクロック信号CK1で駆動され、受信側のFFがクロック信号CK2で駆動される場合には、CK2の1つ前の立ち上りエッジより後に信号が伝搬している(r1405)。
【0008】
しかし、論理回路の大規模化、高性能化が進むと、スキャンイネーブル信号の遅延DSE1、DSE2およびクロック信号の遅延DCK1,DCK2がクロック周期Tに比べ無視できないほど大きくなる。これは、大規模化によりスキャンイネーブル信号SE1,SE2、クロック信号CK1,CK2が駆動するFFの数が増加することに加え、高性能化によりクロック周期Tが短くなるからである。これにともない、例えば、r1402〜r1404において、セットアップ制約を満足することができなくなるため、At−speedでロジックBISTを実施できなくなり、結果としてテスタ投資が増加してしまう恐れがある。さらに、例えばr1405におけるホールドタイム制約を満足させるために、CK1駆動データ信号線上に多数のバッファを挿入すると、チップ面積の増加を引き起こす懸念もある。
【0009】
この問題を解決するため、プロシーディングス オブ イレブンス インターナショナル ブイエルエスアイ テスト シンポジウムの4頁から9頁(Proceedings of 11th International VLSI Test Symposium, pp.4−9, 1993)に記載されるように、論理回路を分割して、分割された論理回路のそれぞれを順番にテストする方法が提案されている。この方法は、スキャンイネーブル信号およびクロック信号が同時に駆動するFFの数を低減することにより、遅延を短縮することができる。しかしながら、この方法では、テストに要する時間(テスト時間)が長くなるため、結果としてテストコストが増加してしまう。
【0010】
【発明が解決しようとする課題】
このように、従来の技術では、大規模、高性能な論理回路に対してロジックBISTを実施しようとすると、At−speedでテストできなくなるか、あるいはテスト時間が増加してしまうという問題があった。本発明の目的は、スキャンイネーブル信号、およびクロック信号の遅延を短縮することにより、大規模、高性能な論理回路に対してもテスト時間を増加させずにAt−speedでロジックBISTを実施することを可能にし、結果としてテストコストを低減することである。
【0011】
【課題を解決するための手段】
上記課題を解決するため、以下のような構成とする。
【0012】
複数のフリップフロップと複数の組合せ回路とを有する論理回路と、フリップフロップの接続状態を制御する制御信号を出力する制御回路と論理回路のテストパタンを発生するパタン発生回路とを有するテスト制御回路とを備えた半導体集積回路であって、制御信号が第1電位の状態の場合には、複数のフリップフロップの各々は、複数の組合せ回路を介することなく他のフリップフロップに接続され、テスト発生回路の発生したテストパタンを他のフリップフロップに伝達し、制御信号が第2電位の状態の場合には、複数のフリップフロップの各々は、複数の組合せ回路のいずれかに接続され、格納したテストパタンを接続された組合せ回路に出力し、制御回路を駆動するクロック信号の位相は、パタン発生回路を駆動するクロック信号の位相よりも進んでいるようにする。
【0013】
位相を調整するためには遅延回路を用いる。この遅延回路を可変とすることにより、動作温度、動作電圧の変化に広く対応できる。可変とした場合には補正完了を示す信号を外部に出力可能とする。
【0014】
また、かかる半導体集積回路装置は、論理回路とテスト制御回路とを配置し、論理回路及びテスト制御回路に対してクロック配線を行い、論理回路のフリップフロップに供給されるクロック信号の第1遅延とテスト制御回路のパタン発生回路に供給されるクロック信号の第2遅延とを計算し、第1遅延と第2遅延との差を低減するようにパタン発生回路へのクロック信号配線の再配線を行うことにより実現できる。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
(第1の実施の形態)
図1は、第1の実施の形態の第1の構成例に関する半導体集積回路を示す回路構成図である。図11の従来技術の構成と同じ構成については同じ符号を用いている。この例では、ユーザー回路CUTには互いに周波数の異なるクロック信号CK1,CK2が供給されている。この場合、クロック信号CK1に同期して動作するフリップフロップにはスキャンイネーブル信号SE1が、クロック信号CK2に同期して動作するフリップフロップにはスキャンイネーブル信号SE2が供給される。このように互いに周波数の異なるk種類のクロック信号がユーザー回路CUTに供給される場合は、クロック信号に対応してスキャンイネーブル信号1〜kが供給される。また、スキャンイン信号線はユーザー回路CUTのフリップフロップをNに区分し、区分されたフリップフロップを接続しスキャンパスを形成する。Nはユーザー回路CUTの規模に応じて決定すればよい。また、クロック信号CKC0,CKC2のクロック源は半導体集積回路の外部から供給してもよく、半導体集積回路の内部のクロック信号発生器から供給してもよい。
【0016】
図1の構成では、従来のロジックBISTコントローラCNTLを2つに分割し、それぞれを遅延の異なるクロック信号により駆動させる。計数器CNT、制御信号送受信器FSM、分周器DIVはシステムクロック信号CKC0により駆動する。制御信号送受信器FSMは、スキャンイネーブル信号SE1,SE2をユーザー回路CUTに出力し、分周器DIVは、スキャン動作時にクロック信号CKC4を発生する。これらの信号はファンアウト数が大きく、遅延の大きい信号である。計数器CNTは、制御信号送受信器FSMと同期して動作する回路である。これに対して、パタン発生器PG、故障判定器SAはCKC0より遅延が大きいクロック信号CKC1により駆動する。望ましくは、クロック信号CKC1は、ユーザー回路を駆動するクロック信号CK1と同じ遅延をもたせる。例えば、パタン発生器PGの出力するスキャンイン信号のファンアウト数は1であり、遅延はほとんど生じない。そのため、パタン発生器PGと故障判定器SAはユーザー回路CUTと同期して動作することが望ましい。遅延回路DY1は、クロック信号CKC0からクロック信号CKC1を生成するために使用する。また、パタン発生器PGを駆動するクロック信号CKC1の遅延が、制御信号送受信器FSMを駆動するクロック信号CKC0の遅延に比べて大きいため、パタン発生の開始を指示する信号Startがホールドタイム制約を満足させるように遅延回路DY2を設ける。
【0017】
図2は、第1の構成例の動作を示すタイミングチャートである。制御信号送受信器FSMから出力されるスキャンイネーブル信号SE1の位相はクロック信号CK1の位相よりも進んでいる。そのため、ファンアウト数の大きさによるこれらの信号の遅延が一部相殺され、結果としてユーザー回路CUTで受信されるスキャンイネーブル信号SE1の位相、クロック信号CK1,CK2の位相がほぼ等しくなる。図11の従来技術の構成においては、制御信号送受信器FSMから出力されるスキャンイネーブル信号SE1,SE2及びクロック信号CKC4の位相はクロック信号CK1の位相に合わせていたために、信号経路の遅延が顕在化する恐れがあった。本発明の構成により、信号経路の遅延を隠蔽し、スキャンイネーブル信号とクロック信号にほぼ同じ遅延をもたせることができる。この場合、セットアップタイム制約、およびホールドタイム制約を満足することが容易になり、ひいてはクロック周期を短縮することができる。例えば、スキャンイネーブル信号の遅延DSE1、およびクロック信号の遅延DCK1、DCK2に比べてクロック周期Tを短くしても、セットアップタイム制約(r401〜r403)およびホールドタイム制約(r404)を満足することができる。したがって、本発明により大規模、高性能な論理回路に対してもテスト時間を増加させずにAt−speedでロジックBISTを実施することを可能にし、結果としてテストコストを低減することができる。
【0018】
さらに、故障の有無を制御信号送受信器FSMに認知させる故障判定信号Goについては、複数クロック周期を使用して転送できるように設計する(s406、以下複数クロック周期転送設計という)。故障判定信号Goについてセットアップタイム制約(r405)を満足させるためである。設計段階において制御信号送受信器FSMが故障判定信号Goを待つべき周期を決定しておけば、複数クロック周期転送は公知の技術により実現できる。図2の例では2周期後に故障判定信号Goを受け取るようになっている。
【0019】
なお、図1のようにユーザー回路CUTが複数のクロック信号で駆動される場合において、クロック信号CK1で駆動されるFFの数が、クロック信号CK2で駆動されるFFの数に比べて多い場合がある。この場合、クロック信号CK2の遅延がクロック信号CK1の遅延に比べて小さく、スキャンイネーブル信号SE2の遅延がスキャンイネーブル信号CK1の遅延に比べて小さくなる場合がある。これらの遅延はそれぞれ等しいことが望ましいため、クロック信号CK2の信号経路及びスキャンイネーブル信号SE2の信号経路に遅延回路を挿入することで調整する。クロック信号CK1で駆動されるFFの数が、クロック信号CK2で駆動されるFFの数に比べて少ない場合も同様である。
【0020】
図5は、遅延回路DY1,DY2の構成例である。それぞれの遅延回路は、バッファ、あるいはラッチで構成することができる。ラッチを用いた遅延回路は、クロック信号CKC0の半周期分遅延させることができるため、遅延時間の大きい遅延回路DY1として好適なものである。一方、遅延時間の小さい遅延回路、例えばクロック信号CK1とクロック信号CK2の間での遅延を調整する遅延回路についてはバッファを用いた遅延回路により構成すればよい。
【0021】
図3は第1の実施の形態の第2の構成例に関する半導体集積回路を示す回路構成図である。第1の構成例との第1の相違はクロック周期延長回路EXCKCを設けたことである。クロック周期延長回路EXCKCにシステムクロック信号CKC00とテスト完了信号Doneとが入力される。本構成によれば、上述の複数クロック周期転送設計が不要となる。クロック周期延長回路EXCKCの動作を図4のタイミングチャートにより説明する。各テストパタンのテスト動作実施が完了し、テスト完了信号DoneがHighレベルになった後に、システムクロック信号CKC0の周期が延長されている(s201)。延長後のクロック周期は、故障判定信号Goのセットアップタイム制約(r202)を満足できる程度に長くする。
【0022】
図6はクロック周期延長回路EXCKCの回路構成例である。遅延回路DY3、2入力NANDゲートNAND、およびフリップフロップFFで構成されるループ回路は、システムクロック信号CKC00の入力を受け、遅延回路DY3で生成される遅延の2倍の周期をもつクロック信号CKC5を生成する。周期延長クロック信号CKC5は、テスト完了信号DoneがHighレベルになると、セレクタSELを通過してクロック信号線CKC0に出力される。
【0023】
第2の相違は、ロジックBISTコントローラの遅延回路DY1,DY2に代えて、補正基準信号Fを入力し、補正完了信号(L1、L2)を出力する遅延補正回路DYC1,DYC2を設けたことである。動作電圧または温度を広範囲に変えてロジックBISTを実施する場合には、固定の遅延量を与える第1の構成例では信号線形状の違いに起因してクロック信号CKC1またはパタン発生開始信号Startの遅延が、クロック信号CK1,CK2、スキャンイネーブル信号SE1,SE2のいずれかの遅延と大きく異なる恐れがある。このような現象は、デバイスの微細化にともない顕在化する傾向にある。そのため、BISTの実施に先立ち、遅延時間を補正可能とする。このような構成にすると、動作電圧と温度を広範囲に変えてロジックBISTを実施する場合にも、動作周波数の向上を図ることが容易になる。
【0024】
補正基準信号Fには、スキャンイネーブル信号SE1,SE2、クロック信号CKC1,CK1,CK2、パタン発生開始信号Startのうち、遅延の最も大きい信号を使用する。あるいはいずれかの信号を基準とするようにあらかじめ設定しておいてもよい。補正時間の調整は以下のようにして行う。
【0025】
テスタはトリミングモードTrimModeをHighレベルに設定する。また、補正参照信号入力端子PIから規則的な信号を入力する。トリミング設定されることにより、スキャンイネーブル信号及びパタン発生開始信号Startの代わりに端子PIからの信号がユーザー回路CUTに供給される。これらの信号はまれにしか変化しないため、変化の回数を増やし遅延時間の調整を容易にするためである。したがって、クロック信号に関しては端子PIから信号を供給してもよく、本来のシステムクロック端子から信号を供給するようにしてもよい。
【0026】
図7は、遅延補正回路DYC1の回路構成例である。補正入力信号としてCKC0、補正基準信号としてFが入力される。リセット信号Resetの入力によりデコーダDECは可変遅延回路VARDYの第1段を指定し、VARDYと遅延回路DY4とで遅延した信号を補正出力信号CKC1として出力する。遅延比較回路CMPは、補正出力信号CKC1と補正基準信号Fとを比較し、補正入力信号CKC0を遅延させる場合には遅延増加信号IncをカウンタCNTUPに出力し、カウンタCNTUPは可変遅延回路VARDYの選択位置を変える。なお、1/2分周器HFDIVは、カウンタCNTUPの制御タイミングを適正にするために設けられている。補正出力信号CKC0と補正基準信号Fとが同期すると、補正完了信号L1が出力される。なお、遅延補正回路DYC2も同様の構成であり、補正入力信号として補正参照信号入力端子PIからの信号を用いる点が異なる。
【0027】
図8は、遅延補正回路DYC1の動作を示すタイミングチャートである。これは、補正出力信号の遅延補正が完了する前後の信号波形を示している。補正出力信号の遅延を補正できたか否かの判定は、補正基準信号Fの立ち上りエッジs1201と、Fを2入力ANDゲートANDに通過させて生成した基準遅延信号Fdの立ち上りエッジs1202の間に、補正出力信号の立ち上りエッジ(s1203、s1204)があるか否かを検出することにより行う。すなわち、補正出力信号の遅延DINCが小さい場合には、s1203はs1201より前の時刻に発生するため、遅延増加信号IncはHighレベルになる。補正出力信号の遅延DLOCKが大きい場合には、s1204はs1201とs1202の間の時刻に発生するため、IncはLowレベル、補正完了信号LはHighレベルになる。
【0028】
遅延補正回路DYC1の補正完了信号L1、遅延補正回路DYC2の補正完了信号L2が共に出力されると、補正完了信号が補正完了信号出力端子Pin2から出力される。テスタは補正完了信号を受け、トリミングモードTrimModeをLowレベルに設定する。これにより、カウンタCNTUPの値が固定され(図7を参照)、スキャンイネーブル信号やクロック信号CK2が制御信号送受信器FSM、分周器DIVから出力可能となる。
【0029】
本実施例では、動作電圧や動作温度を大幅に変化させてもスキャンイネーブル信号やクロック信号の遅延を揃えることができるため、動作周波数の向上を図ることが容易になる。
(第2の実施の形態)
図9は、第2の実施の形態に関する設計フローを示す図である。これは、ロジックBISTコントローラに遅延回路(DY1、DY2)を挿入するための設計フローの例である。半導体集積回路のレイアウト設計は、実現すべき集積回路の論理機能を示す論理ネットリスト、論理回路の基本機能(インバータ、NAND等)を実現する要素回路であるセルの情報を格納したセルライブラリ、及び配線特性情報を用いて行う。配線特性情報は例えば配線の単位長さ当たりのシート抵抗、容量の情報であり、配線に伴う遅延の計算に用いられるものである。
【0030】
フロアプラン/配置工程(j701)では、論理ネットリストの論理機能を実現するようにセルを配置する。論理回路の配置が定まると、これらに供給するクロック配線を決定する(j702)。クロック配線工程(j702)において、スキャンイネーブル信号線SE1,SE2、およびクロック信号線CKC0〜4、CK1〜2を配線する。配線したこれらの信号線に対して遅延を計算し(j703)、そのうちの最大遅延値を求める。次に、クロック信号CKC1、パタン発生開始信号Startの遅延として、上記最大遅延値を指定した信号遅延値指定情報d704を作成する。次に、クロック再配線工程j705において、クロック信号線CKC1、パタン発生開始信号線Startを、信号遅延値指定情報d704が示す遅延値になるように配線する。この工程は、従来の技術により容易に実現可能である。具体的には、レイアウトツールのクロック配線機能に、信号名と遅延値を指定して実行するだけでよい。その後、その他の信号線の配線を行う(j706)。これにより、レイアウト情報が付加された論理ネットリストが得られる。
【0031】
なお、スキャンイネーブル信号SE1及びクロック信号CK1とスキャンイネーブル信号SE2及びクロック信号CK2についても遅延計算j703を行い、必要であればクロック再配線j705を行い、遅延時間を調整する。さらに図6に示した遅延回路DY3の値の設定も同様にして行える。
【0032】
図10は、図9に示した設計フローを実行する設計装置、および記憶媒体を示す構成図である。本発明のロジックBISTコントローラを有する半導体集積回路装置を実現するための設計装置は、メモリMEM、プロセッサCPU、外部記憶装置HD、外部インターフェースI/Fを有するワークステーションWSとして実現できる。
【0033】
メモリMEMにはセル配置を実行するためのレイアウトプログラム、遅延計算を実行するための遅延計算プログラム、および外部インターフェースI/Fを制御する外部インターフェース制御プログラムが収められている。また、外部記憶装置HDには論理ネットリスト、セルライブラリ、配線特性情報、信号遅延値指定情報、およびレイアウト情報付加ネットリストを表現する各データが収められている。キーボードKBまたはマウスMSからの入力により、各プログラムを操作、および実行する。また、各プログラムの実行結果を、ディスプレイDPに出力して参照することができる。収められているすべてのプログラム、およびデータは、コンパクトディスクドライバCDDから入出力することができ、コンパクトディスクCDの形態で保存、流通することができる。なお、コンパクトディスクは単なる例示であって、磁気記録媒体、光学的記録媒体等限定されるものではない。
【0034】
【発明の効果】
本発明によれば、大規模、高性能な論理回路に対してもテスト時間を増加させ
ずにAt−speedでロジックBISTを実施することを可能にし、結果とし
てテストコストを低減することができる。
【図面の簡単な説明】
【図1】第1の実施形態の第1の構成例の回路構成図である。
【図2】図1の構成例の動作を示すタイミングチャートである。
【図3】第1の実施形態の第2の構成例の回路構成図である。
【図4】図3の構成例の動作を示すタイミングチャートである。
【図5】遅延回路の回路構成図である。
【図6】クロック周期延長回路の回路構成図である。
【図7】遅延補正回路の回路構成図である。
【図8】遅延補正回路の動作を示すタイミングチャートである。
【図9】第2の実施形態に係る設計フローを示す図である。
【図10】第2の実施形態に係る設計装置、記憶媒体を示す図である。
【図11】従来のロジックBISTコントローラの回路構成図である。
【図12】従来のロジックBISTコントローラの動作を示すタイミングチャートである。
【符号の説明】
CNTL…ロジックBISTコントローラ、CNT…計数器、FSM…制御信号
送受信器、DIV…分周器、DY…遅延回路、PG…パタン発生器、SA…故障
判定器、CUT…ユーザー回路、CL…組合せ回路。
Claims (5)
- 複数のフリップフロップと複数の組合せ回路とを有する論理回路と、
上記フリップフロップの接続状態を制御する制御信号を出力する制御回路と上記論理回路のテストパタンを発生するパタン発生回路とを有するテスト制御回路とを備えた半導体集積回路装置であって、
上記制御信号が第1電位の状態の場合には、上記複数のフリップフロップの各々は、上記複数の組合せ回路を介することなく他のフリップフロップに接続され、上記テスト発生回路の発生したテストパタンを上記他のフリップフロップに伝達し、
上記制御信号が第2電位の状態の場合には、上記複数のフリップフロップの各々は、上記複数の組合せ回路のいずれかに接続され、格納した上記テストパタンを接続された組合せ回路に出力し、
上記制御回路にはクロック信号源からクロック信号が供給され、
上記パタン発生回路には上記クロック信号源からのクロック信号を第1遅延回路により遅延させたクロック信号が供給されることにより、上記制御回路を駆動するクロック信号の位相は、上記パタン発生回路を駆動するクロック信号の位相よりも進んでいる半導体集積回路装置。 - 請求項1において、
上記制御信号が上記第2電位の状態の場合において、上記複数のフリップフロップは、第1のクロック信号に同期して動作する複数の第1フリップフロップと第2のクロック信号に同期して動作する複数の第2フリップフロップとを有し、
上記制御信号は上記複数の第1フリップフロップを制御する第1制御信号と上記複数の第2フリップフロップを制御する第2制御信号とを有し、
上記テスト制御回路は、上記第2フリップフロップのクロック信号を生成する分周器を備え、
上記分周器は上記制御回路を駆動するクロック信号により駆動される半導体集積回路装置。 - 請求項1において、
上記制御回路は上記パタン発生回路に上記テストパタンの発生を指示するパタン発生開始信号を発生し、
上記制御回路は第2遅延回路を介して上記パタン発生開始信号を上記パタン発生回路に入力する半導体集積回路装置。 - 請求項1において、
上記第1遅延回路の遅延量を可変とした半導体集積回路装置。 - 請求項4において、
上記第1遅延回路の遅延量の補正をテストの実行に先立って実行し、上記遅延量の補正が完了したことを示す遅延補正完了信号を出力する出力端子を有する半導体集積回路装置。
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