JP2003057307A - スキャンフリップフロップ回路およびスキャン設計方法 - Google Patents
スキャンフリップフロップ回路およびスキャン設計方法Info
- Publication number
- JP2003057307A JP2003057307A JP2001246921A JP2001246921A JP2003057307A JP 2003057307 A JP2003057307 A JP 2003057307A JP 2001246921 A JP2001246921 A JP 2001246921A JP 2001246921 A JP2001246921 A JP 2001246921A JP 2003057307 A JP2003057307 A JP 2003057307A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- circuit
- latch means
- flop circuit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スキューによるデータ転送不具合を回避する
ことができるスキャンフリップフロップ回路およびスキ
ャン設計方法を実現する。 【解決手段】 スキャンシフト動作からシステム動作に
遷移する際に、入力クロックの立下がりに同期して入力
データをマスターラッチ手段にラッチさせる一方、当該
マスターラッチ手段にラッチされる入力データが次段の
スレーブラッチ手段に転送されるのを阻止するので、ス
キャンシフト動作からシステム動作に遷移する際のスキ
ューによるデータ転送不具合を回避し得る。
ことができるスキャンフリップフロップ回路およびスキ
ャン設計方法を実現する。 【解決手段】 スキャンシフト動作からシステム動作に
遷移する際に、入力クロックの立下がりに同期して入力
データをマスターラッチ手段にラッチさせる一方、当該
マスターラッチ手段にラッチされる入力データが次段の
スレーブラッチ手段に転送されるのを阻止するので、ス
キャンシフト動作からシステム動作に遷移する際のスキ
ューによるデータ転送不具合を回避し得る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ等に搭載さ
れる論理回路のテスト容易化を図るスキャンフリップフ
ロップ回路およびスキャン設計方法に関する。
れる論理回路のテスト容易化を図るスキャンフリップフ
ロップ回路およびスキャン設計方法に関する。
【０００２】
【従来の技術】ＬＳＩ等に搭載される論理回路は、フリ
ップフロップ回路を含まない組合せ回路と、フリップフ
ロップ回路を含む順序回路とに分類される。順序回路に
は、フリップフロップ回路による内部状態が存在するか
ら、テスト生成アルゴリズムが探索する状態はその内部
状態の数に依存する。この為、順序回路のテスト生成に
は、膨大な時間を要し、高い故障検出率を実現すること
が難しい。そこで、近年では順序回路を、テスト生成が
容易な回路に設計変更するテスト容易化手法としてスキ
ャン設計法が開発されている。なお、ここで言うテスト
生成とは、論理回路の故障を検出するための入力系列を
求めることを指す。
ップフロップ回路を含まない組合せ回路と、フリップフ
ロップ回路を含む順序回路とに分類される。順序回路に
は、フリップフロップ回路による内部状態が存在するか
ら、テスト生成アルゴリズムが探索する状態はその内部
状態の数に依存する。この為、順序回路のテスト生成に
は、膨大な時間を要し、高い故障検出率を実現すること
が難しい。そこで、近年では順序回路を、テスト生成が
容易な回路に設計変更するテスト容易化手法としてスキ
ャン設計法が開発されている。なお、ここで言うテスト
生成とは、論理回路の故障を検出するための入力系列を
求めることを指す。
【０００３】スキャン設計法では、順序回路に含まれる
全てのフリップフロップ回路をスキャンフリップフロッ
プ回路に置換する。スキャンフリップフロップ回路と
は、通常のフリップフロップ回路を、１つ又は複数のシ
フトレジスタとして動作（スキャンシフト動作）させる
ように構成したものである。なお、こうしたスキャンフ
リップフロップ回路については、例えば特許公報第２６
５９９５２号に開示されている。
全てのフリップフロップ回路をスキャンフリップフロッ
プ回路に置換する。スキャンフリップフロップ回路と
は、通常のフリップフロップ回路を、１つ又は複数のシ
フトレジスタとして動作（スキャンシフト動作）させる
ように構成したものである。なお、こうしたスキャンフ
リップフロップ回路については、例えば特許公報第２６
５９９５２号に開示されている。
【０００４】スキャンフリップフロップ回路をスキャン
シフト動作させると、フリップフロップの状態値を外部
から直接制御でき、しかもその状態値を観測し得るよう
になる。これにより、順序回路に含まれる全てのフリッ
プフロップ回路を疑似的に外部入出力と見做せるように
なり、効率良いテスト生成を可能にしている。
シフト動作させると、フリップフロップの状態値を外部
から直接制御でき、しかもその状態値を観測し得るよう
になる。これにより、順序回路に含まれる全てのフリッ
プフロップ回路を疑似的に外部入出力と見做せるように
なり、効率良いテスト生成を可能にしている。
【０００５】
【発明が解決しようとする課題】スキャン設計法では、
スキャンテストを行う際、順序回路に供給するシステム
クロックを外部から制御する必要がある。複数のシステ
ムクロックが存在し、それが互いに異なるクロックタイ
ミングでデータ転送するような回路構成では、外部から
制御可能な１つのシステムクロックを与える方式が知ら
れている。
スキャンテストを行う際、順序回路に供給するシステム
クロックを外部から制御する必要がある。複数のシステ
ムクロックが存在し、それが互いに異なるクロックタイ
ミングでデータ転送するような回路構成では、外部から
制御可能な１つのシステムクロックを与える方式が知ら
れている。
【０００６】具体的には、例えば図７に図示するよう
に、セレクタ回路１６，１９を設け、このセレクタ回路
１６，１９に入力されるテスト信号ＴＥＳＴ２を「１
（又はＨ）」にセットすることにより、全てのフリップ
フロップ回路１５，１８，２０〜２２を外部入力クロッ
クＣＫ２で制御し得るように、スキャン設計することが
できる。
に、セレクタ回路１６，１９を設け、このセレクタ回路
１６，１９に入力されるテスト信号ＴＥＳＴ２を「１
（又はＨ）」にセットすることにより、全てのフリップ
フロップ回路１５，１８，２０〜２２を外部入力クロッ
クＣＫ２で制御し得るように、スキャン設計することが
できる。
【０００７】ところが、図７に示したように、外部から
制御可能な１つのシステムクロックを与える回路構成で
は、配線容量や抵抗成分の異なる複数のクロック信号経
路に１つのシステムクロックを供給する為、図８に図示
するように、スキャンシフト動作からシステム動作に遷
移する際のスキューによるデータ転送不具合が発生し易
くなる、という問題がある。
制御可能な１つのシステムクロックを与える回路構成で
は、配線容量や抵抗成分の異なる複数のクロック信号経
路に１つのシステムクロックを供給する為、図８に図示
するように、スキャンシフト動作からシステム動作に遷
移する際のスキューによるデータ転送不具合が発生し易
くなる、という問題がある。
【０００８】そこで本発明は、このような事情に鑑みて
なされたもので、スキューによるデータ転送不具合を回
避できるスキャンフリップフロップ回路およびスキャン
設計方法を提供することを目的としている。
なされたもので、スキューによるデータ転送不具合を回
避できるスキャンフリップフロップ回路およびスキャン
設計方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、マスターラッチ手段お
よびスレーブラッチ手段を備えるスキャンフリップフロ
ップ回路において、スキャンシフト動作からシステム動
作に遷移する際に、入力クロックの立下がりに同期して
入力データを前記マスターラッチ手段にラッチさせる一
方、当該マスターラッチ手段にラッチされる入力データ
が次段の前記スレーブラッチ手段に転送されるのを阻止
するシステム制御手段を具備することを特徴とする。
め、請求項１に記載の発明では、マスターラッチ手段お
よびスレーブラッチ手段を備えるスキャンフリップフロ
ップ回路において、スキャンシフト動作からシステム動
作に遷移する際に、入力クロックの立下がりに同期して
入力データを前記マスターラッチ手段にラッチさせる一
方、当該マスターラッチ手段にラッチされる入力データ
が次段の前記スレーブラッチ手段に転送されるのを阻止
するシステム制御手段を具備することを特徴とする。
【００１０】請求項２に記載の発明では、スキャンシフ
ト動作からシステム動作に遷移する時のスキューによる
データ転送不具合が発生する第１のスキャンフリップフ
ロップ回路を、入力クロックの立下がりに同期して入力
データをマスターラッチ手段にラッチさせる一方、当該
マスターラッチ手段にラッチされる入力データが次段の
スレーブラッチ手段に転送されるのを阻止する第２のス
キャンフリップフロップ回路に置換することを特徴とす
る。
ト動作からシステム動作に遷移する時のスキューによる
データ転送不具合が発生する第１のスキャンフリップフ
ロップ回路を、入力クロックの立下がりに同期して入力
データをマスターラッチ手段にラッチさせる一方、当該
マスターラッチ手段にラッチされる入力データが次段の
スレーブラッチ手段に転送されるのを阻止する第２のス
キャンフリップフロップ回路に置換することを特徴とす
る。
【００１１】本発明では、スキャンシフト動作からシス
テム動作に遷移する際に、入力クロックの立下がりに同
期して入力データをマスターラッチ手段にラッチさせる
一方、当該マスターラッチ手段にラッチされる入力デー
タが次段のスレーブラッチ手段に転送されるのを阻止す
るので、スキューによるデータ転送不具合を回避し得
る。
テム動作に遷移する際に、入力クロックの立下がりに同
期して入力データをマスターラッチ手段にラッチさせる
一方、当該マスターラッチ手段にラッチされる入力デー
タが次段のスレーブラッチ手段に転送されるのを阻止す
るので、スキューによるデータ転送不具合を回避し得
る。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は実施の一形態による
スキャンフリップフロップ回路１０の構成を示す回路図
である。この図において、４０は入力端Ａに供給される
スキャンイン信号ＳＩあるいは入力端Ｂに供給されるデ
ータＤのいずれかを、セレクト入力端Ｓに入力されるテ
ストイネーブル信号ＴＥに応じて選択し、それを出力端
Ｚから出力するセレクタ回路である。４１はクロック信
号ＣＫＩが「１（又はＨ）」となった場合にゲートを遮
断するゲート回路、４２〜４４はクロック信号ＣＫＩ、
ＸＣＫＩに従ってデータラッチするマスターラッチ回路
である。マスターラッチ回路の出力はインバータ４５に
て反転出力される。
施の形態について説明する。図１は実施の一形態による
スキャンフリップフロップ回路１０の構成を示す回路図
である。この図において、４０は入力端Ａに供給される
スキャンイン信号ＳＩあるいは入力端Ｂに供給されるデ
ータＤのいずれかを、セレクト入力端Ｓに入力されるテ
ストイネーブル信号ＴＥに応じて選択し、それを出力端
Ｚから出力するセレクタ回路である。４１はクロック信
号ＣＫＩが「１（又はＨ）」となった場合にゲートを遮
断するゲート回路、４２〜４４はクロック信号ＣＫＩ、
ＸＣＫＩに従ってデータラッチするマスターラッチ回路
である。マスターラッチ回路の出力はインバータ４５に
て反転出力される。
【００１３】４６はクロック信号ＸＣＫＳが「１（又は
Ｈ）」となった場合にゲートを遮断するゲート回路、４
７〜４９はクロック信号ＣＫＳ、ＸＣＫＳに従ってデー
タラッチするスレーブラッチ回路である。スレーブラッ
チ回路の出力はインバータ５０にて反転出力され、デー
タＱとして外部出力される。５１はテストイネーブル信
号ＴＥとスキャンイネーブル信号ＳＥとの論理積を出力
するＡＮＤ回路、５２はクロック信号ＣＫを反転出力す
るインバータである。５３はこのインバータ５２にて反
転され、入力端Ａに供給される反転クロック信号あるい
は入力端Ｂに供給されるクロック信号ＣＫのいずれか
を、セレクト入力端Ｓに入力されるスキャンイネーブル
信号ＳＥに応じて選択し、それを出力端Ｚから出力する
セレクタ回路である。
Ｈ）」となった場合にゲートを遮断するゲート回路、４
７〜４９はクロック信号ＣＫＳ、ＸＣＫＳに従ってデー
タラッチするスレーブラッチ回路である。スレーブラッ
チ回路の出力はインバータ５０にて反転出力され、デー
タＱとして外部出力される。５１はテストイネーブル信
号ＴＥとスキャンイネーブル信号ＳＥとの論理積を出力
するＡＮＤ回路、５２はクロック信号ＣＫを反転出力す
るインバータである。５３はこのインバータ５２にて反
転され、入力端Ａに供給される反転クロック信号あるい
は入力端Ｂに供給されるクロック信号ＣＫのいずれか
を、セレクト入力端Ｓに入力されるスキャンイネーブル
信号ＳＥに応じて選択し、それを出力端Ｚから出力する
セレクタ回路である。
【００１４】５４はＡＮＤ回路５１の出力とセレクタ回
路５３の出力との否定論理積をクロック信号ＸＣＫＳと
して出力するＮＡＮＤ回路である。５５はＮＡＮＤ回路
５４の出力を反転させてクロック信号ＣＫＳを発生する
インバータである。５６はセレクタ回路５３の出力を反
転させてクロック信号ＸＣＫＩを発生するインバータで
ある。５７はクロック信号ＸＣＫＩを反転させてクロッ
ク信号ＣＫＩを発生するインバータである。
路５３の出力との否定論理積をクロック信号ＸＣＫＳと
して出力するＮＡＮＤ回路である。５５はＮＡＮＤ回路
５４の出力を反転させてクロック信号ＣＫＳを発生する
インバータである。５６はセレクタ回路５３の出力を反
転させてクロック信号ＸＣＫＩを発生するインバータで
ある。５７はクロック信号ＸＣＫＩを反転させてクロッ
ク信号ＣＫＩを発生するインバータである。
【００１５】上記構成において、スキャンフリップフロ
ップ回路１０を通常動作させるには、テストイネーブル
信号ＴＥおよびスキャンイネーブル信号ＳＥを共に「１
（又はＨ）」に固定する。すると、セレクタ回路４０で
は入力端Ｂに供給されるデータ信号Ｄを選択して次段へ
出力し、セレクタ回路５３では入力端Ｂに供給されるク
ロック信号ＣＫを選択して次段へ出力する。これによ
り、データＤがクロック信号ＣＫＩ，ＸＣＫＩに応じて
マスターラッチ回路に保持される一方、クロック信号Ｃ
ＫＳ，ＸＣＫＳに応じてスレーブラッチ回路に保持され
る為、通常のＤフリップフロップ回路として動作する。
ップ回路１０を通常動作させるには、テストイネーブル
信号ＴＥおよびスキャンイネーブル信号ＳＥを共に「１
（又はＨ）」に固定する。すると、セレクタ回路４０で
は入力端Ｂに供給されるデータ信号Ｄを選択して次段へ
出力し、セレクタ回路５３では入力端Ｂに供給されるク
ロック信号ＣＫを選択して次段へ出力する。これによ
り、データＤがクロック信号ＣＫＩ，ＸＣＫＩに応じて
マスターラッチ回路に保持される一方、クロック信号Ｃ
ＫＳ，ＸＣＫＳに応じてスレーブラッチ回路に保持され
る為、通常のＤフリップフロップ回路として動作する。
【００１６】スキャンテストモード下にあるスキャンフ
リップフロップ回路１０は、任意の値を設定するスキャ
ンシフト動作とクロック信号ＣＫを与えてデータＤを取
込ませるシステム動作とを交互に繰り返す。スキャンテ
ストモード下でスキャンシフト動作させるには、図２に
示すように、先ずスキャンイネーブル信号ＳＥを「１
（又はＨ）」に固定しておく一方、テストイネーブル信
号ＴＥを「０（又はＬ）」に設定する。
リップフロップ回路１０は、任意の値を設定するスキャ
ンシフト動作とクロック信号ＣＫを与えてデータＤを取
込ませるシステム動作とを交互に繰り返す。スキャンテ
ストモード下でスキャンシフト動作させるには、図２に
示すように、先ずスキャンイネーブル信号ＳＥを「１
（又はＨ）」に固定しておく一方、テストイネーブル信
号ＴＥを「０（又はＬ）」に設定する。
【００１７】すると、セレクタ回路４０では入力端Ａに
供給されるスキャンイン信号ＳＩを選択して次段へ出力
する。スキャンイン信号ＳＩは、クロック信号ＣＫＩの
立上がりに同期して上述のマスターラッチ回路にラッチ
される（図２のタイミングｔ１参照）。この時、テスト
イネーブル信号ＴＥは「０（又はＬ）」だから、ゲート
回路４６は遮断され、スレーブラッチ回路にはスキャン
イン信号ＳＩが伝播されない。
供給されるスキャンイン信号ＳＩを選択して次段へ出力
する。スキャンイン信号ＳＩは、クロック信号ＣＫＩの
立上がりに同期して上述のマスターラッチ回路にラッチ
される（図２のタイミングｔ１参照）。この時、テスト
イネーブル信号ＴＥは「０（又はＬ）」だから、ゲート
回路４６は遮断され、スレーブラッチ回路にはスキャン
イン信号ＳＩが伝播されない。
【００１８】次に、クロック信号ＣＫが「１（又は
Ｈ）」の期間中に、テストイネーブル信号ＴＥを「１
（又はＨ）」に設定すると、クロック信号ＣＫＳが「１
（又はＨ）」になり（図２のタイミングｔ２参照）、ス
キャンイン信号ＳＩはスレーブラッチ回路側に取込まれ
る。このように、スキャンフリップフロップ回路１０で
は、マスターラッチ回路に取込みを指示するクロック信
号ＣＫＩと、スレーブラッチ回路に取込みを指示するク
ロック信号ＣＫＳとに時間差を持たせてスキューマージ
ンを確保しながらスキャンシフト動作を実現するように
なっている。
Ｈ）」の期間中に、テストイネーブル信号ＴＥを「１
（又はＨ）」に設定すると、クロック信号ＣＫＳが「１
（又はＨ）」になり（図２のタイミングｔ２参照）、ス
キャンイン信号ＳＩはスレーブラッチ回路側に取込まれ
る。このように、スキャンフリップフロップ回路１０で
は、マスターラッチ回路に取込みを指示するクロック信
号ＣＫＩと、スレーブラッチ回路に取込みを指示するク
ロック信号ＣＫＳとに時間差を持たせてスキューマージ
ンを確保しながらスキャンシフト動作を実現するように
なっている。
【００１９】スキャンシフト動作からシステム動作に切
換えるには、図３に図示するように、スキャンイネーブ
ル信号ＳＥを「０（又はＬ）」に、テストイネーブル信
号ＴＥを「１（又はＨ）」にそれぞれ設定する。する
と、セレクタ回路５３では入力端Ａに供給される反転ク
ロック信号を選択し、一方、セレクタ回路４０では入力
端Ｂに供給されるデータＤを選択する。データＤは、ク
ロック信号ＣＫの立下がりに同期して上述のマスターラ
ッチ回路にラッチされるが、この時、スキャンイネーブ
ル信号ＳＥは「０（又はＬ）」だから、ゲート回路４６
は遮断され、スレーブラッチ回路にはデータ信号Ｄが伝
播されず、スキューによるデータ転送不具合を回避し得
るようになっている。
換えるには、図３に図示するように、スキャンイネーブ
ル信号ＳＥを「０（又はＬ）」に、テストイネーブル信
号ＴＥを「１（又はＨ）」にそれぞれ設定する。する
と、セレクタ回路５３では入力端Ａに供給される反転ク
ロック信号を選択し、一方、セレクタ回路４０では入力
端Ｂに供給されるデータＤを選択する。データＤは、ク
ロック信号ＣＫの立下がりに同期して上述のマスターラ
ッチ回路にラッチされるが、この時、スキャンイネーブ
ル信号ＳＥは「０（又はＬ）」だから、ゲート回路４６
は遮断され、スレーブラッチ回路にはデータ信号Ｄが伝
播されず、スキューによるデータ転送不具合を回避し得
るようになっている。
【００２０】次に、図４を参照し、こうしたスキャンフ
リップフロップ回路１０を用いてスキャン設計された回
路構成例について説明する。この図において、各々シリ
アル接続されるスキャンフリップフロップ回路５８〜６
２の内、スキャンフリップフロップ回路６１が上記構成
による本発明のフリップフロップ回路１０であり、それ
以外は従来のスキャンフリップフロップ回路１００であ
る。
リップフロップ回路１０を用いてスキャン設計された回
路構成例について説明する。この図において、各々シリ
アル接続されるスキャンフリップフロップ回路５８〜６
２の内、スキャンフリップフロップ回路６１が上記構成
による本発明のフリップフロップ回路１０であり、それ
以外は従来のスキャンフリップフロップ回路１００であ
る。
【００２１】従来のスキャンフリップフロップ回路１０
０とは、図５に図示する通り、前述した本発明のスキャ
ンフリップフロップ回路１０（図１参照）からＡＮＤ回
路５１、インバータ５２およびセレクタ回路５３を取り
除いた構成をなしている。
０とは、図５に図示する通り、前述した本発明のスキャ
ンフリップフロップ回路１０（図１参照）からＡＮＤ回
路５１、インバータ５２およびセレクタ回路５３を取り
除いた構成をなしている。
【００２２】図４に示す回路構成例において、通常動作
時には、各スキャンフリップフロップ回路５８〜６２に
供給されるテストイネーブル信号ＴＥが「０（又は
Ｌ）」に設定されるので、従来のスキャンフリップフロ
ップ回路５８〜６０、６２はクロック信号ＣＫＡで駆動
され、本発明によるスキャンフリップフロップ回路６１
はクロック信号ＣＫＢで駆動される。この場合、両クロ
ック信号ＣＫＡ，ＣＫＢの位相は異なっており、タイミ
ング的に問題は生じない。
時には、各スキャンフリップフロップ回路５８〜６２に
供給されるテストイネーブル信号ＴＥが「０（又は
Ｌ）」に設定されるので、従来のスキャンフリップフロ
ップ回路５８〜６０、６２はクロック信号ＣＫＡで駆動
され、本発明によるスキャンフリップフロップ回路６１
はクロック信号ＣＫＢで駆動される。この場合、両クロ
ック信号ＣＫＡ，ＣＫＢの位相は異なっており、タイミ
ング的に問題は生じない。
【００２３】しかしながら、スキャンテストモード下で
システム動作させると、従来のスキャンフリップフロッ
プ回路５８〜６０、６２および本発明によるスキャンフ
リップフロップ回路６１が共に同一のクロック信号ＳＹ
ＳＣＫで駆動されるようになる。そうすると、スキャン
フリップフロップ回路５８〜６０、６２へのクロック信
号経路とスキャンフリップフロップ回路６１へのクロッ
ク信号経路とで配線容量や抵抗成分の差によりタイミン
グ問題が発生する場合がある。
システム動作させると、従来のスキャンフリップフロッ
プ回路５８〜６０、６２および本発明によるスキャンフ
リップフロップ回路６１が共に同一のクロック信号ＳＹ
ＳＣＫで駆動されるようになる。そうすると、スキャン
フリップフロップ回路５８〜６０、６２へのクロック信
号経路とスキャンフリップフロップ回路６１へのクロッ
ク信号経路とで配線容量や抵抗成分の差によりタイミン
グ問題が発生する場合がある。
【００２４】すなわち、従来のスキャンフリップフロッ
プ回路５８〜６０、６２では、スキャンシフト動作から
システム動作に切換えるべくテストイネーブル信号ＴＥ
を「１（又はＨ）」に設定すると、図６に図示するよう
に、データ信号Ｄはクロック信号ＣＫの立上がりに同期
して、構成要素２６〜２８から構成されるマスターラッ
チ回路（図５参照）にラッチされると共に、構成要素３
１〜３３から構成されるスレーブラッチ回路側にデータ
信号Ｄが伝播する結果、スキューによるデータ転送不具
合が生じ易い。
プ回路５８〜６０、６２では、スキャンシフト動作から
システム動作に切換えるべくテストイネーブル信号ＴＥ
を「１（又はＨ）」に設定すると、図６に図示するよう
に、データ信号Ｄはクロック信号ＣＫの立上がりに同期
して、構成要素２６〜２８から構成されるマスターラッ
チ回路（図５参照）にラッチされると共に、構成要素３
１〜３３から構成されるスレーブラッチ回路側にデータ
信号Ｄが伝播する結果、スキューによるデータ転送不具
合が生じ易い。
【００２５】そこで、図４に図示した回路構成例では、
スキューによるデータ転送不具合が生じ易いスキャンフ
リップフロップ回路に、本発明によるスキャンフリップ
フロップ回路６１を用い、これにより取込みエッジを変
更することでシステム動作時のスキューによるデータ転
送不具合を回避するようになっている。
スキューによるデータ転送不具合が生じ易いスキャンフ
リップフロップ回路に、本発明によるスキャンフリップ
フロップ回路６１を用い、これにより取込みエッジを変
更することでシステム動作時のスキューによるデータ転
送不具合を回避するようになっている。
【００２６】
【発明の効果】請求項１に記載の発明によれば、マスタ
ーラッチ手段およびスレーブラッチ手段を備えるスキャ
ンフリップフロップ回路において、スキャンシフト動作
からシステム動作に遷移する際に、入力クロックの立下
がりに同期して入力データを前記マスターラッチ手段に
ラッチさせる一方、当該マスターラッチ手段にラッチさ
れる入力データが次段の前記スレーブラッチ手段に転送
されるのを阻止するので、スキャンシフト動作からシス
テム動作に遷移する際のスキューによるデータ転送不具
合を回避することができる。請求項２に記載の発明によ
れば、スキャンシフト動作からシステム動作に遷移する
時のスキューによるデータ転送不具合が発生する第１の
スキャンフリップフロップ回路に替えて、入力クロック
の立下がりに同期して入力データをマスターラッチ手段
にラッチさせる一方、当該マスターラッチ手段にラッチ
される入力データが次段のスレーブラッチ手段に転送さ
れるのを阻止する第２のスキャンフリップフロップ回路
を用いるようにした為、スキューの問題を意識せずにス
キャンテストを１系統のクロックで制御し得るようにな
る。
ーラッチ手段およびスレーブラッチ手段を備えるスキャ
ンフリップフロップ回路において、スキャンシフト動作
からシステム動作に遷移する際に、入力クロックの立下
がりに同期して入力データを前記マスターラッチ手段に
ラッチさせる一方、当該マスターラッチ手段にラッチさ
れる入力データが次段の前記スレーブラッチ手段に転送
されるのを阻止するので、スキャンシフト動作からシス
テム動作に遷移する際のスキューによるデータ転送不具
合を回避することができる。請求項２に記載の発明によ
れば、スキャンシフト動作からシステム動作に遷移する
時のスキューによるデータ転送不具合が発生する第１の
スキャンフリップフロップ回路に替えて、入力クロック
の立下がりに同期して入力データをマスターラッチ手段
にラッチさせる一方、当該マスターラッチ手段にラッチ
される入力データが次段のスレーブラッチ手段に転送さ
れるのを阻止する第２のスキャンフリップフロップ回路
を用いるようにした為、スキューの問題を意識せずにス
キャンテストを１系統のクロックで制御し得るようにな
る。
【図１】本発明の実施の一形態によるスキャンフリップ
フロップ回路１０の構成を示す回路図である。
フロップ回路１０の構成を示す回路図である。
【図２】スキャンフリップフロップ回路１０のスキャン
シフト動作を説明するためのタイミングチャートであ
る。
シフト動作を説明するためのタイミングチャートであ
る。
【図３】スキャンフリップフロップ回路１０のシステム
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図４】スキャン設計された回路構成例を示す回路図で
ある。
ある。
【図５】従来のスキャンフリップフロップ回路１００の
構成を示す回路図である。
構成を示す回路図である。
【図６】スキャンフリップフロップ回路１００のシステ
ム動作を説明するためのタイミングチャートである。
ム動作を説明するためのタイミングチャートである。
【図７】従来技術を説明するための図である。
【図８】従来技術を説明するための図である。
１０…スキャンフリップフロップ回路、４０…セレクタ
回路、４１…ゲート回路、４２〜４４…マスターラッチ
回路、４５…インバータ、４６…ゲート回路、４７〜４
９…スレーブラッチ回路、５０…インバータ、５１…Ａ
ＮＤ回路、５２…インバータ、５３…セレクタ回路、５
４…ＮＡＮＤ回路、５５〜５７…インバータ。
回路、４１…ゲート回路、４２〜４４…マスターラッチ
回路、４５…インバータ、４６…ゲート回路、４７〜４
９…スレーブラッチ回路、５０…インバータ、５１…Ａ
ＮＤ回路、５２…インバータ、５３…セレクタ回路、５
４…ＮＡＮＤ回路、５５〜５７…インバータ。
Claims (2)
- 【請求項１】 マスターラッチ手段およびスレーブラッ
チ手段を備えるスキャンフリップフロップ回路におい
て、 スキャンシフト動作からシステム動作に遷移する際に、
入力クロックの立下がりに同期して入力データを前記マ
スターラッチ手段にラッチさせる一方、当該マスターラ
ッチ手段にラッチされる入力データが次段の前記スレー
ブラッチ手段に転送されるのを阻止するシステム制御手
段を具備することを特徴とするスキャンフリップフロッ
プ回路。 - 【請求項２】 スキャンシフト動作からシステム動作に
遷移する時のスキューによるデータ転送不具合が発生す
る第１のスキャンフリップフロップ回路を、入力クロッ
クの立下がりに同期して入力データをマスターラッチ手
段にラッチさせる一方、当該マスターラッチ手段にラッ
チされる入力データが次段のスレーブラッチ手段に転送
されるのを阻止する第２のスキャンフリップフロップ回
路に置換することを特徴とするスキャン設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246921A JP2003057307A (ja) | 2001-08-16 | 2001-08-16 | スキャンフリップフロップ回路およびスキャン設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246921A JP2003057307A (ja) | 2001-08-16 | 2001-08-16 | スキャンフリップフロップ回路およびスキャン設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003057307A true JP2003057307A (ja) | 2003-02-26 |
Family
ID=19076360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001246921A Pending JP2003057307A (ja) | 2001-08-16 | 2001-08-16 | スキャンフリップフロップ回路およびスキャン設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003057307A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747678B1 (ko) * | 2002-08-20 | 2007-08-08 | 쇼와 이카 고교 가부시키가이샤 | 추간 케이지 |
| US7484149B2 (en) | 2006-03-14 | 2009-01-27 | International Business Machines Corporation | Negative edge flip-flops for muxscan and edge clock compatible LSSD |
-
2001
- 2001-08-16 JP JP2001246921A patent/JP2003057307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747678B1 (ko) * | 2002-08-20 | 2007-08-08 | 쇼와 이카 고교 가부시키가이샤 | 추간 케이지 |
| US7484149B2 (en) | 2006-03-14 | 2009-01-27 | International Business Machines Corporation | Negative edge flip-flops for muxscan and edge clock compatible LSSD |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100257415B1 (ko) | 스캐너블 플립플롭 회로 및 이 스캐너블 플립플롭 회로에서 이용되는 방법 | |
| JP2522140B2 (ja) | 論理回路 | |
| JP2725258B2 (ja) | 集積回路装置 | |
| US7590906B2 (en) | Scan flip-flop circuit and semiconductor integrated circuit device | |
| US20030084390A1 (en) | At-speed test using on-chip controller | |
| US20080115005A1 (en) | Scan-based integrated circuit | |
| US20070143652A1 (en) | Test circuit for semiconductor integrated circuit | |
| JP2002289776A (ja) | 半導体装置 | |
| US20090240996A1 (en) | Semiconductor integrated circuit device | |
| JP2005303464A (ja) | フリップフロップ | |
| US20050055614A1 (en) | Multi-clock domain logic system and related method | |
| US20050166104A1 (en) | Simultaneous AC logic self-test of multiple clock domains | |
| JPH10267994A (ja) | 集積回路 | |
| JP2004150933A (ja) | 半導体装置及びその設計方法 | |
| JP4702137B2 (ja) | スキャンテスト用フリップフロップ | |
| JP2953435B2 (ja) | 遅延テスト方法および該遅延テスト方法に使用するフリップフロップ | |
| JP2003057307A (ja) | スキャンフリップフロップ回路およびスキャン設計方法 | |
| JPH09243705A (ja) | 半導体論理集積回路 | |
| JP4662520B2 (ja) | スキャンテスト回路およびスキャンテスト方法、並びに半導体集積回路 | |
| JP4416469B2 (ja) | 半導体集積回路およびその設計方法 | |
| JPH10177060A (ja) | スキャン回路 | |
| WO2000033097A1 (en) | Methods and apparatus for synchronizing asynchronous test structures and eliminating clock skew consideration | |
| JPH11118883A (ja) | 半導体集積回路およびそのテスト方法 | |
| WO1997012255A1 (fr) | Generateur de periodes | |
| JP2009175154A (ja) | 半導体集積回路およびその設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050407 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050407 |