JP2953435B2

JP2953435B2 - 遅延テスト方法および該遅延テスト方法に使用するフリップフロップ

Info

Publication number: JP2953435B2
Application number: JP9151261A
Authority: JP
Inventors: 尚山内
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1997-06-09
Filing date: 1997-06-09
Publication date: 1999-09-27
Anticipated expiration: 2017-06-09
Also published as: US6574169B1; US6128253A; JPH10339769A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩのテスト方法
に関し、特に遅延テスト方法に関する。

【０００２】

【従来の技術】従来、一般にＬＳＩの遅延テストは、高
い周波数のクロックが発生可能なテスターを使用して行
われてきた。この場合、一般に非常に高性能なテスター
でなければ遅延テストが行えない、あるいは、最先端の
高速ＬＳＩの場合、テスターの動作周波数を越え、実施
不可能となる場合があるという問題があった。

【０００３】最近では、動作周波数の低いテスターで遅
延テストを行う方法もいくつか提案されている。Intern
ational Test Conference 1995 の３０２ページから３
１０ページに掲載のHigh-Performance Circuit Testing
with Slow-Speed Testersにおいて種々の方法が述べら
れているが、いずれも、回路のオーバヘッドが大きい
か、従来の回路設計方式を大幅に変更する必要がある。

【０００４】まず、当該論文における１つの手法は、図
１４に示すように、フリップフロッ５０２と５０６の間
に遅延制御可能な素子５０４を入れ、フリップフロップ
５０２，５０６に供給されるクロック５０１とは別のタ
イミング信号５０３によってフリップフロップ５０２の
出力が被テスト回路５０５に入るタイミングを遅らせ、
被テスト回路５０５に入力される信号の変化タイミング
とフリップフロップ５０６にクロックが入るタイミング
の差をクロック周期より短くすることにより、被テスト
回路５０５の変化の許容範囲を縮めることにより、高い
クロック周波数での試験を見かけ上実現している。その
制御タイミングは、図１６に示すような形となる。クロ
ック５０１の周期はｔ₇₂とｔ₇₄の時間差Ｔであるが、制
御信号５０３のタイミングを使用し、ｔ₇₁からｔ₇₃の時
間差に当たる遅延をかけることにより、被テスト回路５
０５に許される変化に要する時間も、ｔ₇₃とｔ₇₄の時間
差に縮めている。しかしながら、遅延素子５０３には図
１５に示すようなラッチが使用され、これはテストを行
うためのオーバーヘッドとしては大きいものとなるとい
う問題がある。

【０００５】また、当該論文では、フリップフロップと
して、図１７に示すようなパルストリガーのフリップフ
ロップを使用する方法も提案されているが、この手法で
は、図１８に示すように、通常動作時のクロック６０１
として、図１７のマスター側ラッチからスレーブ側ラッ
チにデータが送られる期間を非常に短くする必要があ
り、ｔ₈₁とｔ₈₂の差が非常に小さいパルスで制御する必
要があり、テスト時ではなく通常動作時に動作する回路
設計法自体やクロック生成法を変更する必要が生じると
いう問題がある。

【０００６】また、当該論文では、図１９に示すよう
に、マスターラッチＭのクロックＭＣＫとスレーブラッ
チＳのクロックＳＣＫを完全に独立させる方法も提案さ
れているが、この手法も通常回路の設計法を変更する必
要があるという問題がある。また、同様に、図２０のよ
うに、マスターラッチとスレーブラッチを交互に配置す
るという手法も示されているが、この手法も通常回路の
設計法の変更を必要とするという問題がある。また図２
０の回路においては、ラッチ間の入出力関係が入り乱れ
た複雑な場合には、交互に配置することが不可能となる
という問題点もある。

【０００７】また、特開平６−３４７５２０では、図２
１に示すように、２つのフリップフロップ、例えば８０
４と８０５を使用して、記憶用のブロック８０３とし、
見かけ上１つのフリップフロップ動作をさせる手法も提
案されている。本手法では、マスター側フリップフロッ
プをゲーテドクロック構成とし、遅延テストを行う場合
は、前段側ブロック８０３と後段側ブロック８１６に初
期値をセットし、その後、後段側ブロックのみのクロッ
クをイネーブルにし、後段側クロック８２７のみを動作
させ遅延テストを行う手法が示されている。しかしなが
ら、当該手法では前段側ブロック８０３のクロック８１
４と後段側ブロック８１６のクロック８２７を異なる制
御が可能な形にするか、前段側マスター側フリップフロ
ップのゲート信号８１３と後段側マスターフリップフロ
ップのゲート信号８２６を異なる制御が可能な形とする
必要がある。つまり、テストするフリップフロップ間の
クロックあるいはイネーブル信号を、別々の外部端子か
ら制御するか、ＡＮＤゲートやＯＲゲートを使用し片方
のクロックあるいはイネーブル信号を入れる入力とし、
他方を外部端子に接続するか、デコーダーに接続する
等、別々の制御をするために、外部端子の増加を伴う
か、内部素子数の増加を伴う等の問題があった。

【０００８】

【発明が解決しようとする課題】上述した従来の遅延テ
スト方法は、高速なテスターを必要とするか、あるい
は、必要としない場合においては、遅延テストのため
に、素子あるいは面積の大きなオーバーヘッドを伴う
か、通常回路の設計方式まで変更しなければならないか
のいずれかの欠点を有していた。

【０００９】本発明の目的は、通常回路の設計法を変更
することなく、動作周波数の低いテスターでＬＳＩの高
速な遅延テストを行う遅延テスト方法および該遅延テス
ト方法に使用するフリップフロップを提供することにあ
る。

【００１０】

【課題を解決するための手段】本発明の遅延テスト方法
は、複数のクロック入力をもち、該複数クロック入力の
うち１つのクロック入力に固定値を設定することによ
り、通常動作時に固定値を設定されていない１本のクロ
ックの１つのクロックエッジに入力と出力のタイミング
が同期する１相動作をし、テスト時に複数のクロック入
力を動作させ入力と出力のタイミングが別々のクロック
エッジに同期する２相動作となるフリップフロップを使
用し、出力の同期に使用するクロックのエッジのタイミ
ングと入力の同期に使用するクロックのエッジのタイミ
ングの差を使用して前記フリップフロップ間の遅延テス
トを行う。

【００１１】本発明の遅延テスト方法は、通常動作時が
入力と出力のタイミングを同一のクロックエッジに同期
させる１相動作で、テスト時が入力と出力のタイミング
を別々のクロックエッジに同期させる２相動作となるフ
リップフロップを使用して、フリップフロップ間の遅延
のテストを行う方法とし、通常回路の設計方法を従来通
りとし、かつフリップフロップの構成の変更のみである
ため、他のオーバーヘッドを伴わず、出力の同期に使用
するクロックのエッジのタイミングと入力同期に使用す
るエッジのタイミングの差を使用して、遅延テストの結
果を判定するため、クロックの出力と入力のエッジのタ
イミングの差を小さくすることにより、テスターのクロ
ック周波数を上げることなく、高速な遅延テストが可能
になる。

【００１２】本発明の遅延テスト方法に使用されるフリ
ップフロップは、内部に複数あるいは１つのマスター側
ラッチとスレーブ側ラッチを有し、マスター側ラッチの
うち少なくとも１つのラッチは２つのクロック入力をも
ち、フリップフロップの入力タイミングを示すクロック
エッジの変化後のクロック値にあたる値を、前記マスタ
ーラッチの該２つのクロック入力のうちいずれか少なく
とも１つのクロック入力に与えることによりホールド状
態となる構成をとり、スレーブ側ラッチは該２つのクロ
ック入力のうち１つのみを使用し、フリップフロップの
入力タイミングを示すクロックエッジの変化後のクロッ
ク値にあたる値を与えることによりスルーモードとなる
構成をとる。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１４】図１は本発明の第１の実施形態の構成図で
ある。１０１は通常動作時に使用する外部クロック端
子、１０２はテスト動作時に外部クロック端子１０１と
ともに使用するテスト用外部クロック端子、１０５と１
０６は遅延テストを行うフリップフロップのペアであ
り、１０４はフリップフロップ１０５と１０６以外の内
部回路（通常回路）であり、遅延テストの対象となる部
分を含んでいる。１０３は通常回路１０４の入力端子の
群であり、１０７は通常回路１０４の出力端子の群であ
る。

【００１５】図２は、図１で使用される遅延テスト用フ
リップフロップ１０５，１０６の構成例を示したもので
ある。左端と右端に書かれた信号名Ｄ，Ｃ，Ｃ２，Ｑは
図１のフリップフロップ１０５，１０６に表記された端
子名に対応する。Ｄはデータ入力、Ｃは通常クロック入
力、Ｃ２はテスト用クロック入力、Ｑは出力である。

【００１６】フリップフロップ１０５，１０６はマスタ
ーラッチ１０８とスレーブラッチ１０９で構成されてい
る。ここでは、ＣＭＯＳの構成例で例を示している。マ
スターラッチ１０８はトランジスタペア１１０，１１２
とインバータ１１１，１１３，１１５とＮＯＲゲート１
１４で構成され、スレーブラッチ１０９はトランジスタ
ペア１１６，１１８とインバータ１１７，１１９，１２
０，１２１で構成されている。トランジスタペア１１
０，１１２，１１６，１１８の上半分がＰチャネルＭＯ
Ｓトランジスタ、下半分がＮチャネルＭＯＳトランジス
タを示している。そのゲート入力にどの信号が接続され
るかは、ゲート部分に対応した部分に信号名で示してい
る。このゲート信号はＮＯＲゲート１１４、インバータ
１１５，１２０，１２１の出力のいずれかであり、それ
ぞれＭＣＢ，ＭＣ，ＣＢ，Ｃとして表記している。トラ
ンジスタペア１１０を例に接続を説明すれば、Ｐチャネ
ル側のゲートにはＭＣ、つまりインバータ１１５の出力
が接続され、Ｎチャネル側のゲートにはＭＣＢ、つまり
ＮＯＲゲート１１４の出力が接続される。

【００１７】このフリップフロップ１０５，１０６は、
入力Ｃ２に論理値０を設定すると入力Ｃのみでフリップ
フロップ動作を行う構成になっている。この例では、論
理値０から１に変化するタイミングでデータの入力が行
われ、同時に出力が変化し、値が保持される。入力Ｃ２
を変化させる場合は、入力Ｃ２と入力Ｃの両方が論理値
０の状態からどちらか少なくとも一方に論理値１が入る
タイミングで値が入力され、マスタラッチ１０８に値が
ホールドされ、入力Ｃが論理値１に変化するタイミング
でスレーブラッチ１０９を介して値が出力される。

【００１８】図３（１）は、通常時の制御波形図であ
る。図の左端の１０１と１０２は、それぞれ図１の端子
１０１と端子１０２の波形を表すことを示している。こ
の表記法は図３（２）においても同様である。時刻ｔ₁₁
とｔ₁₃は端子１０１の論理値０から１への変化タイミン
グ、時刻ｔ₁₂とｔ₁₄は端子１０１の論理値１から０への
変化タイミングを示している。通常時は端子１０２を論
理値０に保つことにより、１相同期のフリップフロップ
として動作させるため、従来から設計法として１相同期
を使用している場合には、回路の設計方を変更する必要
はない。

【００１９】図３（２）は遅延テスト時の制御波形図で
ある。ｔ₂₁とｔ₂₄は端子１０２の論理値０から１への変
化のタイミング、ｔ₂₂とｔ₂₅は端子１０１の論理値０か
ら１への変化のタイミング、ｔ₂₃とｔ₂₆は端子１０１と
１０２が同時に論理値１から０へと変化するタイミング
である。ここでは、ｔ₂₃とｔ₂₆で同時に端子１０１と１
０２が論理値１から０へ変化するとしているが、必ずし
も、同時に変化する必要はない。この場合、ｔ₂₁とｔ₂₄
のタイミングでフリップフロップ１０５，１０６にデー
タが入力され、ｔ₂₂とｔ₂₅のタイミングで出力される。
よって、ｔ₂₂のタイミングで出力されたデータをｔ₂₄の
タイミングで入力可能か否かを判定することによって遅
延テストを行うことが可能となる。つまり、従来では、
ｔ₂₁とｔ ₂₄の時間差、つまりテスターの出力クロックの
周波数に応じた遅延テストのみが可能であったが、ここ
ではｔ₂₂とｔ₂₄の時間差を使用した遅延テストが可能と
なる。つまり、周波数を縮めることなく、ｔ₂₂とｔ₂₄の
タイミングの差を縮めることにより遅延テストが可能と
なる。

【００２０】つまり、回路全体が、所定のクロック周波
数で動作するか否かのテストは、ｔ ₂₂とｔ₂₄の時間差を
ＬＳＩの実動作周波数の周期となるように設定してテス
トパタンを入力し、所定の出力が得られるか否かを検査
することで実行可能である。さらに、特定パスの遅延テ
ストを行う場合、例えば、フリップフロップ１０５と１
０６の間のパスの遅延テストを行う場合で、フリップフ
ロップ１０５と１０６間はインバータと等価になる論理
構成となっているとした場合、ｔ₂₁のタイミングでフリ
ップフロップ１０６に論理値０を入力するように設定
し、フリップフロップ１０５に論理値０を入力するよう
に設定する。ｔ₂₂とｔ₂₄のタイミングの差がフリップフ
ロップ１０５と１０６間の許容パス遅延となるようにｔ
₂₂の変化タイミングを設定し、フリップフロップ１０５
から値を出力させ、ｔ₂₄のタイミングでフリップフロッ
プ１０６に値を取り込む。そのときにフリップフロップ
１０６の値が論理値０から１に変化しているか否かを、
その後、その値を出力端子に伝播させることにより判定
可能である。特定のパスの遅延テストを行う場合は、特
定のパスを活性化している以外のタイミングでは、フリ
ップフロップの出力と入力のタイミングの差やクロック
の周期を短くする必要はない。

【００２１】この方法でも、フリップフロップのオーバ
ーヘッドは伴うが、ＣＭＯＳ構成の場合を仮定しても、
通常構成に対して増加するのは、図２の例ではＮＯＲゲ
ート１１４とインバータ１１５のみであり非常に小さ
い。

【００２２】図４はフリップフロップ１０８，１０９の
第２の構成例で、第１の構成例の入力および出力のタイ
ミングのエッジを反転させた構成例で、図２のフリップ
フロップ１０８のＮＯＲゲート１１４の代りにＮＡＮＤ
ゲート１２２が用いられた構成例である。

【００２３】図５（１）は通常時の制御波形図である。
図の左端の１０１と１０２は、それぞれ、図１の端子１
０１と端子１０２の波形を表していることを示してい
る。この表記方法は図５（２）においても同様である。
ｔ₃₁とｔ₃₃は端子１０１の論理値１から０への変化タイ
ミング、ｔ₃₂とｔ₃₄は端子１０１の論理値０から１への
変化タイミングを示している。通常時は、端子１０２を
論理値１に保つことにより、１相同期のフリップフロッ
プとして動作させる。

【００２４】図５（２）は遅延テスト時の制御波形図で
ある。ｔ₄₁とｔ₄₄は端子１０２の論理値１から０への変
化のタイミング、ｔ₄₂とｔ₄₅は端子１０１の論理値１か
ら０への変化のタイミング、ｔ₄₃とｔ₄₆は端子１０１と
１０２が同時に論理値０から１へと変化するタイミング
である。ここでは、ｔ₄₃とｔ₄₆で同時に端子１０１と１
０２が論理値０から１へ変化するとしているが、必ずし
も、同時に変化する必要はない。この場合、ｔ₄₁とｔ₄₄
のタイミングでフリップフロップ１０５，１０６にデー
タが入力され、ｔ₄₂とｔ₄₅のタイミングで出力される。
よって、ここではｔ₄₂とｔ₄₄の時間差を使用した遅延テ
ストが可能となる。

【００２５】図６はフリップフロップの第３の構成例を
示す図である。第３の構成例のフリップフロップ１０
５，１０６は第１の構成例のフリップフロップ（図２）
にセット入力Ｓとリセット入力Ｒを追加したもので、そ
れに伴いインバータ１１１，１１３，１１７，１１９の
代わりにＮＯＲゲート１２３，１２４，１２５，１２６
が設けられている。

【００２６】この例では、セットもリセットも論理値１
でイネーブルになる構成となっている。このように、セ
ットやリセット信号の追加は通常のフリップフロップと
同様に行うことが可能である。

【００２７】図７は本発明の第２の実施形態の回路構成
図である。

【００２８】本実施形態はスキャンパスを使用した場合
の例である。２０７と２０８はスキャンパスフリップフ
ロップである。２０１は通常クロック端子、２０２はテ
スト用クロック端子、２０３はシフトモードと通常モー
ドの切り替え信号用端子、２０４はスキャン入力端子、
２０９はスキャン出力端子、２０５は通常の入力端子
群、２１０は通常の出力端子群であり、２０６は通常回
路である。ここでは、通常回路２０６の中にスキャンパ
スフリップフロップ２０７と２０８以外のスキャンパス
フリップフロップも含んでいる。

【００２９】図８はスキャンパスフリップフロップ２０
７と２０８の構成例を示す図であり、図８の右端と左端
に示す信号名Ｄ，ＳＩＮ，ＳＭＣ，Ｃ，Ｃ２，Ｑ，ＳＯ
Ｔは、図７中のスキャンパスフリップフロップ２０７，
２０８に表記された信号に対応しており、それぞれ、デ
ータ入力、スキャンデータ入力、シフトモード信号入
力、通常クロック入力、テストクロック入力、データ出
力、スキャンデータ出力を表している。ここでは、デー
タ出力とスキャンデータ出力を分けているが、共用して
も問題はない。また、図７において、スキャンパスフリ
ップフロップ２０７のスキャンデータ出力とスキャンパ
スフリップフロップ２０８のスキャンデータ入力が接続
されているが、スキャンパスのシフトモード時の接続順
はどのようになっても問題はない。

【００３０】スキャンパスフリップフロップ２０７，２
０８はセレクタ２１１とマスタラッチ２１２とスレーブ
ラッチ２１３で構成されている。

【００３１】セレクタ２１１は、セレクタ２１１に表記
された記号Ｓの入力が０のとき記号０の入力が選択さ
れ、記号Ｓの入力が１のとき記号１の入力が選択され
る。つまりこの例では、ＳＭＣの値が０のとき通常回路
２０６のデータが選択入力され、ＳＭＣの値が１のと
き、スキャンインデータ、つまりシフトデータが選択入
力される。マスタラッチ２１２はトランジスタペア２１
４，２１６とインバータ２１５，２１７，２１９とＮＯ
Ｒゲート２１８で構成され、スレーブラッチ２１３はト
ランジスタペア２２０，２２２とインバータ２２１，２
２３，２２４，２２５で構成されている。

【００３２】スキャンパス構成とした場合、テストすべ
き経路に値を設定し、テスト結果を観測することが容易
となるが、遅延テスト方法としては同様であり、端子２
０１が論理値０から１に変化するタイミングと端子２０
２が論理値０から１に変化するタイミングの差を利用し
てテストを行う。

【００３３】図９はスキャンパスを使用した本発明の第
３の実施形態の構成図である。３０７と３０８はスキャ
ンパスフリップフロップである。ここで使用しているス
キャンパス方式はクロックドスキャン方式であり、通常
データ入力とスキャンデータ入力の選択にセレクト信号
を使用するのでなく、クロックを使用した方式である。
３０１は通常クロック端子、３０２はテスト用クロック
端子、３０３はスキャンパスをシフトさせるためのクロ
ック端子、３０４はスキャン入力端子、３０９はスキャ
ン出力端子、３０５は通常の入力端子群、３１０は通常
の出力端子群であり、３０６は通常回路である。ここで
は通常回路の３０６の中にスキャンパスフリップフロッ
プ３０７，３０８以外のスキャンパスフリップフロップ
も含んでいる。

【００３４】図１０はスキャンパスフリップフロップ３
０７，３０８の構成例を示す図である。図１０の右端と
左端に示す信号名Ｄ，ＳＩＮ，Ｃ，Ｃ２，ＳＣ，Ｑ，Ｓ
ＯＴは、図９中のスキャンパスフリップフロップ３０
７，３０８に表記された信号に対応しており、それぞれ
データ入力、スキャンデータ入力、通常クロック入力、
テストクロック入力、スキャンシフトクロック入力、デ
ータ出力、スキャンデータ出力を表している。ここで
は、データ出力とスキャンデータ出力を分けているが、
共用しても問題はない。また、図９において、スキャン
パスフリップフロップ３０７のスキャンデ−タ出力とス
キャンパスフリップフロップ３０８のスキャンデータ入
力が接続されているが、スキャンパスのシフトモード時
の接続順はどのようになっていも問題はない。

【００３５】スキャンパスフリップフロップ３０７，３
０８はマスタラッチ３１１とスレーブラッチ３１２とイ
ンバータ３３１，３３２で構成されている。マスタラッ
チ３１１はトランジスタペア３１３，３１５，３１７，
３１９とインバータ３１４，３１６，３１８，３２０，
３２２とＮＯＲゲート３２１で構成されている。スレー
ブラッチ３１２はトランジスタペア３２３，３２４，３
２６，３２７と、インバータ３２５，３２８，３２９，
３３０で構成されている。トランジスタペ３１３，３１
５，３１７，３１９，３２３，３２４，３２６，３２７
の表記法は、図２と同じである。

【００３６】本実施形態では、入力ＳＣを論理値０に固
定して、入力Ｃと入力Ｃ２を使用した場合に、通常デー
タ入力である入力Ｄの値を入力し、図２と同じ動作を
し、入力Ｃと入力Ｃ２ともに論理値０に設定し、入力Ｓ
Ｃを動作させた場合に、スキャンデータ入力ＳＩＮの値
を入力し、スキャンデータ出力ＳＯＴに出力する。この
例でも、スキャンパス構成とすることにより、テストす
べき経路に値を設定し、テスト結果を観測することが容
易となるが、遅延テストの方法としては同様であり、端
子３０１が論理値０から１に変化するタイミングと端子
３０２が論理値０から１に変化するタイミングの差を利
用してテストを行う。

【００３７】図１１は本発明の第４の実施形態の構成図
である。この例では、外部クロック端子を１本としてお
り、テスト用のクロックはクロック生成器４０３によっ
て生成されている。４０１は外部クロック端子であり、
通常動作時にもテスト時にも使用する。４０４と４０５
は遅延テストを行うフリップフロップのペアであり、４
０６は内部回路であり、遅延テストの対象となる部分を
含んでいる。４０２は通常回路４０６の入力端子群であ
り、４０７は通常回路４０６の出力端子群である。フリ
ップフロップ４０４と４０５には、例えば図２の構成の
ものが使用される。４０３はクロック生成器であり、図
中の表記で入力ＳＥＬに通常モードを示す値が入る場合
はクロック生成器４０３の出力Ｃ２が０となり、出力Ｃ
に直接入力ＣＬＫの値が出力され、入力ＳＥＬにテスト
モードを示す値が入る場合は、出力Ｃと出力Ｃ２にそれ
ぞれ別タイミングのクロックが出力される構成となって
いる。

【００３８】図１２は図１１中のクロック生成器４０３
の構成例を示す図である。図１２において、左端と右端
に表記された信号名であるＣＬＫ、ＳＥＬ，Ｃ，Ｃ２は
図１１中のクロック生成器４０３の信号名と対応し、そ
れぞれクロック入力、セレクト入力、通常クロック出
力、テストクロック出力である。クロック生成器４０３
はインバ−タ４０８とセレクタ４０９で構成されてい
る。セレクタ４０９は、Ｓと表記された入力が論理値０
のとき０と表記された入力を選択し、入力Ｓが論理値１
のとき１と表記された入力を選択する。

【００３９】図１３（１）は図１２のクロック生成器４
０３を使用した場合の通常動作時の制御波形図であり、
図１３（２）は図１２のクロック生成器４０３を使用し
た場合のテスト時の制御波形図である。

【００４０】この例では、図１３（１）に示すように、
入力ＳＥＬが論理値０の場合、出力Ｃ２は常に論理値０
となる。また図１３（２）に示すように、入力ＳＥＬが
論理値１の場合、出力Ｃ２から入力ＣＬＫの反転の値が
出力される。ｔ₅₁，ｔ₅₃，ｔ ₆₁，ｔ₆₅は入力ＣＬＫが論
理値０から１に変化するタイミングを示し、ｔ₅₂，
ｔ ₅₄，ｔ₆₃，ｔ₆₇は入力ＣＬＫが論理値１から０に変化
するタイミングを示している。出力Ｃ２の変化タイミン
グは入力ＣＬＫから遅れているが、これはインバータ４
０８とセレクタ４０９の遅延により遅らせているものと
する。

【００４１】図１１の出力Ｃと出力Ｃ２がその駆動先の
フリップフロップ４０４，４０５に到達するタイミング
の関係、つまり各フリップフロップ４０４，４０５のク
ロック入力の変化のタイミングの関係は、例えば、図１
１であれば、フリップフロップ４０４と４０５におい
て、入力Ｃ２が論理値１から０に変化するタイミング
は、入力Ｃが論理値０から１に変化するタイミングより
も遅らせるべきである。これは、スレーブ側ラッチから
値が出力される前に、マスター側のラッチがホールド状
態からスルー状態に変化すると、マスター側ラッチにホ
ールドされていた値でなく、新たにマスター側ラッチに
入ってくる値がスレーブ側ラッチを通して出力されるた
め、遅延テストが困難となるためである。ここでは、フ
リップフロップ４０４，４０５の入力Ｃ２が論理値１か
ら０に変化するタイミングを、入力Ｃが論理値０から１
に変化するタイミングよりも遅らせるために、インバー
タ４０８あるいはセレクタ４０９の遅延を使用して調整
をはかる。回路構成上必ず、入力Ｃ２が論理値１から０
に変化するタイミングが、入力Ｃが論理値０から１に変
化するタイミングよりも後になる場合はこの遅延調整は
不要である。この例ではｔ₆₁とｔ₆₄のタイミングの差で
遅延テストを行うことが可能である。この時間は、挿入
すべきインバータ４０８やセレクタ４０９の遅延を考慮
する必要があるが、基本的には、クロック周波数でな
く、１つの外部クロックのパルスの幅をもとに遅延テス
トが可能である。

【００４２】

【発明の効果】以上説明したように本発明は、通常動作
時が入力と出力のタイミングを同一のクロックエッジに
同期させる１相動作で、テスト時が入力と出力のタイミ
ングを別々のクロックエッジに同期させる２相動作とな
るフリップフロップを使用して、フリップフロップ間の
遅延のテストを行う方式とし、通常回路の設計方式を従
来通りとし、かつフリップフロップの構成の変更のみで
あるため他にオーバーヘッドを伴わず、出力の同期に使
用するクロックのエッジのタイミングと入力の同期に使
用するエッジのタイミングの差を使用して、遅延テスト
の結果を判定するため、クロックの出力と入力のエッジ
のタイミングの差を小さくすることにより、テスターの
クロック周波数を上げることなく、高速の遅延テストが
可能になる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す回路構成図であ
る。

【図２】図１中のフリップフロップ１０５，１０６の第
１の構成例を示す回路図である。

【図３】第１の実施形態の通常動作時（図３（１））、
遅延テスト時（図３（２））の制御波形図である。

【図４】図１中のフリップフロップ１０５，１０６の第
２の構成例を示す回路図である。

【図５】図４のフリップフロップを使用したときの第１
の実施形態の通常動作時（図５（１））、遅延テスト時
（図５（２））の制御波形図である。

【図６】フリップフロップの第３の構成例を示す回路図
である。

【図７】本発明の第２の実施形態を示す回路構成図であ
る。

【図８】図７中のフリップフロップ２０７，２０８の構
成例を示す回路図である。

【図９】本発明の第３の実施形態を示す回路構成図であ
る。

【図１０】図９中のフリップフロップ３０７，３０８の
構成例を示す回路図である。

【図１１】本発明の第４の実施形態を示す回路構成図で
ある。

【図１２】図１１中のクロック生成器４０３の構成図で
ある。

【図１３】第４の実施形態の通常動作時（図１３
（１））、遅延テスト時（図１３（２））の波形図であ
る。

【図１４】第１の従来例の回路構成図である。

【図１５】図１４の回路に使用される遅延制御回路の回
路図である。

【図１６】図１４の制御波形図である。

【図１７】第２の従来例の回路構成図である。

【図１８】図１７の制御波形図である。

【図１９】第３の従来の回路構成図である。

【図２０】第４の従来の回路構成図である。

【図２１】第５の従来の回路構成図である。

【符号の説明】

１０１通常クロック入力端子１０２テストクロック入力端子１０３通常入力端子群１０４通常回路１０５，１０６遅延テスト用フリップフロップ１０７通常出力端子群１０８マスターラッチ１０９スレーブマッチ１１０，１１２，１１６，１１８トランジスタペア１１１，１１３，１１５，１１７，１１９，１２０，１
２１インバータ１１４ＮＯＲゲート１２２ＮＡＮＤゲート１２３，１２４，１２５，１２６ＮＯＲゲート２０１通常クロック入力端子２０２テストクロック入力端子２０３シフトモードと通常モードの切り替え制御信
号入力端子２０４スキャン入力端子２０５通常入力端子２０６通常回路２０７，２０８遅延テスト用スキャンフリップフロ
ップ２０９スキャン出力端子２１０通常出力端子群２１１セレクタ２１２マスターラッチ２１３スレーブラッチ２１４，２１６，２２０，２２２トランジスタペア２１５，２１７，２１９，２２１，２２３，２２４，２
２５インバータ２１８ＮＯＲゲート３０１通常クロック入力端子３０２テストクロック入力端子３０３スキャンクロック入力端子３０４スキャン入力端子３０５通常入力端子群３０６通常回路３０７，３０８遅延テスト用スキャンフリップフロ
ップ３０９スキャン出力端子３１０通常出力端子３１１マスターラッチ３１２スレーブラッチ３１３，３１５，３１７，３１９，３２３，３２４，３
２６，３２７トランジスタペア３１４，３１６，３１８，３２０，３２２，３２５，３
２８，３２９，３３０，３３１，３３２インバータ３２１ＮＯＲゲート４０１通常クロック入力端子４０２通常入力端子群４０３クロック生成器４０４，４０５遅延テスト用フリップフロップ４０６通常回路４０７通常出力端子群４０８インバータ４０９セレクタ

Claims

(57)【特許請求の範囲】

【請求項１】複数のクロック入力をもち、該複数クロ
ック入力のうち１つのクロック入力以外に固定値を設定
することにより、通常動作時に固定値を設定されていな
い１本のクロックの１つのクロックエッジに入力と出力
のタイミングが同期する１相動作をし、テスト時に複数
のクロック入力を動作させ入力と出力のタイミングが別
々のクロックエッジに同期する２相動作となるフリップ
フロップを使用し、出力の同期に使用するクロックのエ
ッジのタイミングと入力の同期に使用するクロックのエ
ッジのタイミングの差を使用して前記フリップフロップ
間の遅延テストを行う遅延テスト方法。
【請求項２】請求項１に記載の遅延テスト方法に使用
されるフリップフロップであって、内部に複数あるいは
１つのマスター側ラッチとスレーブ側ラッチを有し、マ
スター側ラッチのうち少なくとも１つのラッチは２つの
クロック入力をもち、フリップフロップの入力タイミン
グを示すクロックエッジの変化後のクロック値にあたる
値を、前記マスターラッチの該２つのクロック入力のう
ちいずれか少なくとも１つのクロック入力に与えること
によりホールド状態となる構成をとり、スレーブ側ラッ
チは該２つのクロック入力のうち１つのみを使用し、フ
リップフロップの入力タイミングを示すクロックエッジ
の変化後のクロック値にあたる値を与えることによりス
ルーモードとなる構成をとるフリップフロップ。
【請求項３】セット入力とリセット入力を有する、請
求項２記載のフリップフロップ。
【請求項４】スキャンフリップフロップである、請求
項２記載のフリップフロップ。
【請求項５】外部クロック入力端子が１本であり、該
外部クロック入力端子から入力されたクロックをもとに
テスト用クロックを生成するクロック生成手段を有す
る、請求項２記載のフリップフロップ。