KR900002770B1

KR900002770B1 - 반도체 집적회로장치

Info

Publication number: KR900002770B1
Application number: KR1019870004715A
Authority: KR
Inventors: 사도루 기시다; 가즈히로 사까시다; 도시아끼 하니부찌; 이찌로오 도미오까; 다까히꼬 아라가와
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기모리야
Priority date: 1986-08-04
Filing date: 1987-05-13
Publication date: 1990-04-30
Also published as: DE3725822A1; US4864579A; DE3725822C2; KR880003247A

Abstract

내용 없음.

Description

반도체 집적회로장치

제 1 도는 본 발명의 일실시예에 의한 반도체 직접회로장치의 회로도.

제 2a 도는 당해장치의 스캔 레지스터회로의 일구성 예시도.

제 2b 도는 당해장치의 래치회로의 일구성 예시도.

제 2'a' 도는 당해장치의 스캔 레지스터회로의 일구성 예시도.

제 3 도는 종래의 반도체 집적회로 장치의 회로도.

제 4 도는 종래 장치의 스캔 레지스터회로 표시도.

제 5 도는 종래 장치의 선택회로 표시도.

제 6 도는 제 1 도의 장치의 동작을 설명학기 위한 입출력단자의 타이밍도.

제 7 도, 제 8 도, 제 9 도, 제 10 도는 각각 본 발명의 다른 실시예에 의한 스캔 레지스터회로를 표시한 회로도.

제 7' 도, 제 8' 도, 제 9' 도는 각각 본 발명의 다른 실시예에 의한 스캔 레지스터회로를 표시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 데이터 클럭 입력단자 2 : 스캔인단자

6a, 6b : 제1, 제2의 스캔 클럭 입력단자 7 : 래치용 클럭 입력단자

8∼16 : 스캔레지스커 17∼25 : 래치회로

Q' : 출력단자

71∼73 : 조합시킨 회로 또는 순서회로로된 회로 블록

38, SO' : 스캔 아우트 단자

본 발명은 반도체 집적회로장치에 관한 것으로 더욱 구체적으로는 스캔패스를 사용한 반도체 집적회로장치의 테스트회로에 관한 것이다. 미세가공기술의 진보에 의하여 반도체 집적회로의 집적도는 비약적으로 향상하고 금후에도 더욱 증대하는 경향이 있다. 이와 같은 집적(게이트수)의 증대와 함께 반도체 집적회로장치의 시험의 나이도는 지수함수적으로 증대한다.

여기에서 어느 장치의 테스트 용이도는 각 단자의 고장을 관축하는 용이성(관축가능성)과 각 단자를 소망의 논리값에 설정하는 용이성(제어가능성)의 2개점에서 결정되며 일반적으로 대규모인 논리 회로망의 심층단자는 관축 가능성 제어가능성 모두가 나빠진다.

반도체 집적회로장치의 테스트 방식으로서 스캔 테스트방식이 있지만 이 스캔 테스트 방식은 시프트 레지스터 기능을 보유하는 레지스터회로를 논리회로망의 적당한 장소에 삽입하고 이들의 레지스터회로를 1개의 시프트레지스터 패스로 연속하고 테스트동작시에는 칩외부에서 테스트 패턴을 시리얼 입력하여 각 레지스터에 소정의 데이터를 설정하고 이들 레지스터의 데이터 출력단자에 접속되어 있는 논리회로에 소망의 논리신호를 인가하여 동작시켜 그 결과를 이들 레지스터의 파라렐 입력단자에서 당해 레지스터내에 파라렐에 조입하고 그 후 그들을 실리얼에 칩외부에 출력하여 관축하므로서 대규모인 논리 회로망의 심층단자의 관축가능성, 제어 가능성을 향상하고저 하는 것이다.

레벨센시티브한 동기 회로에 관한 스캔 테스트 방식의 기본적인 아이디어는 특개소 52-28614호 공보에 개시되고 있다.

여기에서는 대상으로하는 회로를 비동기한 순서 회로를 포함하므로서 종래예로서 특개소 56-74668호로 공보를 참고로 하여 설명한다.

제 3 도에 비동기식 순서회로를 대상으로 한 종래의 스캔패스 방식의 테스트회로예를 표시한다.

도면에 있어서 35, 37은 조합시킨 회로의 블록, 36은 순서회로를 포함한 비동기회로 블록, 8∼16은 각 회로블록간에 설정된 스캔 레지스터, 26∼34는 대응하는 회로블록의 출력과 스캔 레지스터의 출력의 어느것인가를 선택하고 출력하는 데이터 셀렉터이다. 상기 스캔 레지스터의 데이터, 입력단자(D) 및 데이터 셀렉터의 데이터 입력단자(D)에는 각 회로 블록의 출력신호가 직접 접속되며 또한 데이터 셀렉터의 테스트 데이터 입력단자(TD)에는 대응하는 스캔 레지스터의 출력단자(Q)가 접속되어 있다. 또한 1은 테스트모드 선택단자이고 당해단자(1)는 스캔레지스터와 데이터 셀렉터의 각 모드선택단자(MS)에 접속되어 있다.

2는 스캔인단자, 38은 스캔아우트단자이다. 스캔인단자(S1)에 접속되어 스캔레지스터(8)의 출력단자(Q)는 스캔레지스터(9)의 스캔인단자(S1)에 접속되어 있고 이와 같이 각 스캔레지스터의 출력단자(Q)는 다음의 스캔레지스터의 스캔인단자(S1)에 순자 접속되어 결과적으로 스캔인단자(2)와 스캔아우트단자(38)의 사이에서 시프트레지스터 패스가 형성되어 있다.

3,5는 통상의 데이터입력단자, 6은 스캔 클럭 입력단자이고 당해단자(6)는 스캔레지스터의 클럭입력단자(T)에 접속되어 있다.

제 4 도는 상기 스캔레지스터의 일례이고 MS는 모드선택단자, D는 데이터입력단자, Si은 스캔인단자, T는 클럭입력단자이다.

또한 51은 인버터게이트, 52, 53은 2입력 앤드게이트(AND gate), 54는 2입력 오아게이트 (OR gate), 55는 에지트리거방식 D 타입플립플롭 (이하 D-FF라고 기록한다), Q는 데이터 출력단자이다.

제 5 도는 상기 제 3 도에 표시한 데이터 셀렉터의 일래이고, MS는 모드선택단자, TD는 테스트데이터 입력단자, D는 데이터입력단자, 60은 인버터게이트, 61,62는 2입력 앤드게이트, 63은 2입력 오아게이트, Y는 출력단자이다.

다음에 동작에 대하여 설명한다.

우선 통상 동작시에 대하여 설명하면 이 경우는 테스트모드선택단자(1) (MS)에 "H"가 인가되어 스캔클럭단자 (6) (TS 또는 T)는 "L"에 고정된다.

결과적으로 각 데이터셀렉터를 통하여 대응하는 각회로 블록간의 입출력단자가 직결되는 것이 된다. 이것을 제 5 도에 따라 설명하면 데이터셀렉터는 모드선택단자 (MS)에 "H"가 부여되면 데이터입력단자(D)에서의 데이터를 앤드게이트(62) 및 오아게이트 (63)을 통하여 출력단자(Y)에 출력한다. 회로 블록의 출력은 이 데이터 셀렉터의 데이터 입력단자(D)에 직접 접속되어 있으므로 대응하는 각 회로 블록간의 입출력단자가 직결되는 것이 된다.

한편 테스트동작시에는 다음과 같이 스캔모드와 테스트모드를 순차로 반복하여 실행하고 각 회로 블록의 테스트를 실시한다.

①스캔모드

(a)테스트 모드 선택단자(1)에 "H"를 인가하여 스캔모드로 한다.

이것에 의하여 스캔레지스터에서는 스캔인단자(S1)에서의 입력데이터가 선택되고 데이터 셀렉터에서는 데이터 입력단자(D)에서의 입력데이터가 유효하게 된다.

(b)다시 스캔인단자(2)에서 각 스캔레지스터에 설정하는 테스트데이터를 스캔클럭단자(6)에 인가하는 클럭에 동기시켜서 순차 스캔인 시킨다.

(c)이것과 동시에 스캔아우트단자(38)에서는 전회의 테스트시에 조입한 각 회로 블록의 출력 데이터를 순차로 스캔아우트시킨다.

이 동작을 제 4 도 및 제 5 도에 의하여 설명하면 우선 스캔레지스터에 있어서는 모드선택단자 (MS)에 "H"가 부여되면 스캔인단자 (S1)에서의 데이터가 앤드게이트(53), 오아게이트(54)를 통하여 클럭단자 (T)에 인가되는 클럭에 동기하여 D-FF(55)에 유지되고 또한 이것과 동시에 유지되고 있던 데이터가 출력 단자 (Q)에서 출력된다. 더욱이 이때 데이터 셀렉터의 모드선택단자 (MS)에도 "H"가 부여되었고 따라서 그 출력단자 (Y)에는 데이터 입력단자(D)에서의 데이터가 출력된다.

②테스트모드

(a)소망의 데이터를 각 스캔레지스터에 설정이 끝나면 테스트모드선택단자(1)에 "L"를 인가하여 테스트모드로 한다.

(b)이것에 의하여 스캔레지스터의 출력데이터가 데이터 셀렉터의 테스트 데이터 입력단자 (TD)를 경유하여 각 회로 블록에 인가된다.

(c)동시에 데이터입력단자 (3 내지 5)에 소망의 테스트 데이터를 인가한다.

(d)다음에 회로 블록의 동작이 완료된 시점에서 스캔클럭입력단자 (6)에 클럭을 1개 인가한다.

이것에 의하여 각 회로 블록의 출력신호가 대응하는 스캔레지스터의 데이터 입력단자 (D)를 통하여 스캔레지스터내의 D-FF에 유지된다. 이들의 동작을 제 4 도 및 제 5 도에 의하여 설명하면 우선 스캔레지스터에서는 모드선택단자(MS)에 "L"가 부여되면 데이터 입력단자(D)에서의 데이터가 앤드게이트(52), 오아게이트(54)를 통하여 클럭입력단자(T)에 인가되는 클럭에 동기하여 D-FF(55)에 유지된다.

또한 이때 데이터셀렉터의 모드선택단자(MS)에도 "L"가 부여되므로 그 출력단자(Y)에는 테스트 데이터입력단자(TD)에서의 데이터가 앤드게이트(61), 오아게이트 (63)을 통하여 출력된다.

이와 같이 하여 각 회로 블록의 테스트를 실행 할수있지만 이 회로에서는 스캔의 동작중에 있어서는 데이터셀렉터가 각 회로 블록의 출력데이터를 선택하였고 이것에 의하여 스캔동작중에 스캔레지스터의 출력값이 순차로 변경되어도 순서회로를 포함한 회로블록(36)의 상태가 변화하지 않게하고 있다.

따라서 이 예에서와 같이 스캔패스에 포위된 회로블록이 비동기의 순서회로이어도 스캔테스트가 가능하게 되어 있다.

종래의 장치는 상기한 바와 같이 구성되어 있으므로 비동기 순서회로를 포함한 블록에 대하여서도 스캔테스트를 할 수가 있다.

그러나 일반적으로는 테스트모드에서 스캔모드에 전환될때에 순서회로에 부여되는 데이터가 시리얼인된 신호값에서 인접하는 회로 블록의 출력신호 값으로 변화되어 버린다.

이 때문에 대상으로하는 비동기 순서회로의 상태가 변화되지 않도록 입력을 설정하는 것이 곤란하여 많은 경우 스캔테스트를 유효하게 실시할 수가 없는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해소하기 위하여 발명된 것으로 비동기 순서회로를 포함한 회로 블록을 포함하여 용이하게 스캔테스트 가능한 반도체 집적회로장치를 얻고져 하는 것이다.

본 발명에 의한 반도체 집적회로장치는 피테스트회로 블록의 사이에 통상 동작시는 입출력단자 사이를 스루상태로하여 입력데이터를 그대로 출력하고 테스트 동작시는 입력데이터를 유지 출력하는 스캔레지스터와 이 스캔레지스터의 출력단자에 접속되어 통상 동작시 및 테스트 동작시의 테스트 모드에 있어서는 상기 스캔레지스터의 출력데이터를 테스트 동작시의 스캔모드에 있어서는 스캔 동작전의 테스트데이터를 유지하며 이것을 차단의 회로블록에 인가를 계속하는 래치회로와를 설치한 것이다.

본 발명에 있어서는 통상 동작시에는 스캔 레지스터와 그 출력단자에 접속된 래치회로와를 스루 상태로 하므로서 대응하는 회로블록의 입출력단자가 접속되고 한편 테스트 동작시에는 상기 스캔레지스터의 출력단자에 접속된 래치회로를 비스루상태로 하므로서 스캔모드의 동작중 전회인가한 테스트데이터를 유지하여 이것을 대응하는 회로블록에 계속 인가한다.

이하 본 발명의 실시예를 도면에 따라 설명한다.

제 1 도는 본 발명에 일실시예에 의한 스캔테스트 회로의 구성을 표시한 것이고, 도면에 있어서 71 내지 73은 조합시킨 회로 또는 순서 회로로된 회로블록 8 내지 16은 이들 회로블록 사이에 설치되어 스루상태로 전환이 가능한 스캔레지스터이다.

17 내지 25는 대응하는 스캔레지스터의 출력단자에 접속되며 동일하게 스루상태로 전환이 가능한 래치회로이다.

1은 데이터클럭입력단자이고, 각 스캔레지스터의 데이터입력단자(TD)에 접속되어 있다.

2은 스캔인단자, 38은 스캔아우트단자이고 스캔인단자(2)는 스캔레지스터(8)의 스캔인단자(S1)에 접속되며 더욱이 스캔레지스터(8)의 출력단자(Q)는 다음의 스캔레지스터(9)의 스캔인단자(S1)에 접속되며 동일하게 순차 스캔레지스터의 출력단자(Q)와 다음의 스캔레지스터의 스캔인단자(S1)이 접속되며 그 결과로서 스캔인단자(2)와 스캔아우트단자(38)의 사이에 1개 스캔패스가 형성되어 있다.

또한 각 스캔레지스터의 출력단자(Q)는 대응하는 래치회로의 데이터입력단자(D)에 각각 접속되며 래치회로의 출력단자(Q)는 각각 대응하는 회로 블록의 입력단자에 접속되어 있다.

또한 6a, 6b는 제1, 제2의 스캔클럭 입력단자이고 제1의 스캔클럭입력단자(6a)는 스캔레지스터의 제1의 클럭단자(T1)에 접속되며 제2의 스캔클럭입력단자(6b)는 스캔레지스터의 제2의 클럭단자(T2)에 접속되어 있다. 3 내지 5는 통상의 데이터입력단자이고 대응하는 회로블록(71)의 입력단자에 접속되며 각 회로블록의 출력단자는 대응하는 스캔레지스터의 데이터입력단자(D)에 접속되어 있다. 7은 래치용 클럭 입력단자이다.

제 2 도(a)는 상기 스캔레지스터의 일구성예를 표시한것이고 제1의 래치(74)와 제2의 래치(75)를 보유한다.

도면에 있어서 S1은 스캔인단자, D는 데이터입력단자, T1, T2는 제2의 클럭단자, TD는 데이터클럭입력단자, 41내지 44는 인버터, 45 내지 47은 n형 MOS트랜지스터, Q는 출력단자이고 2상 클럭을 사용한 레벨센시티브한 스캔레지스터를 구성하고 있다.

제 2 도(b)는 상기 래치회로의 일구성예를 표시한것이고 제3의 래치(76)을 보유한다.

도면에 있어서 D는 데이터입력단자, T는 클럭단자, 48 내지 50은 인버터, 51은 n형 MOS트랜지스터, Q는 출력단자이다.

제 2' 도(a')는 상기 스캔레지스터의 일구성예를 표시한것이고 제1의 래치(74)와 제2의 래치(75)를 보유하였다.

도면에 있어서 S1은 스캔인단자, D는 데이터입력단자, T1, T2는 제1, 제2의 클럭단자, TD는 데이터클럭 입력단자, 40 내지 44는 인버터, 45 내지 47은 n형 MOS 트랜지스터, Q'는 데이터 출력단자, SO'는 스캔아우트단자이고, 2상 클럭을 사용한 레벨센시티브한 스캔레지스터를 구성하고 있다.

다음에는 동작에 대하여 설명한다.

우선 통상 동작에 대하여 설명한다.

통상 동작시에 있어서는 제1의 스캔클럭입력단자(6a)는 "L"에 (T1="L"), 제2의 스캔클럭입력단자(6b), 데이터클럭입력단자(1) 및 래치용 클럭입력단자(7)는 "H"에 (T2, TD, T="H")고정된다.

결과적으로 대응하는 회로 블록간의 입출력단자간이 직결된다.

이것을 제 2 도(a), (b), 제 2' 도 (a')에 대하여 설명하면, 우선 스캔레지스터에 있어서는 통상 동작시에는 제1의 데이터클럭입력단자 (T1)에 "L"가 데이터클럭입력단자 (TD) 및 제2의 클럭단자 (T2)에 "H"가 인가되고 이것에 의하여 데이터입력단자 (D)에서 출력단자 (Q)까지 스루상태가 된다.

또한 래치회로에 있어서는 클럭단자(T)에 "H"가 인가되며 이것에 의해 데이터입력단자 (D)에서 출력단자 (Q)까지가 스루상태가 된다. 이와 같이 통상 동작시에는 스캔레지스터의 데이터입출력단자간 및 래치회로가 스루상태로 되고 대응하는 회로 블록간의 입출력단자가 직결되는 것이 된다.

일방 테스트 동작시에는 다음과 같이 스캔 모드와 테스트모드를 순차 반복하여 실행하고 각 블록의 테스트를 실시한다.

이 타이밍도를 제 6 도로 도시한다.

①스캔모드

(a)데이터클럭 입력단자(1)에 "L" (TD="L")를 인가하여 스캔모드로 한다.

(b)제1 및 제2의 스캔클럭입력단자 (6a), (6b)에 제 6 도에 표시한 바와 같은 논오우버랩의 포지티브클럭을 인가하므로서 그것에 동기하여 스캔인단자(2)에서 데이터가 각 스캔레지스터에 순차 스캔인된다.

(c)(b)와 동시에 스캔아우트단자(38)에서는 전회의 테스트시에 조입한 회로블록(71) 내지 (73)의 출력데이터가 순차 스캔아우트된다.

이것을 제 2 도(a), (b), 제 2' 도(a')에 의하여 설명하면 스캔레지스터에 있어서는 테스트시의 스캔모드에는 데이터클럭입력단자(TD)에는 "L"가 인가되어있고 이 경우 제1의 클럭단자(T1)에는 인가되는 제1의 스캔클럭에 동기하여 스캔인단자(S1)에서의 데이터가 인버터(41), (42)로된 제 1의 래치(74)에 유지된다. 그후 상기 제 1의 스캔클럭은 논오우버랩의 제2의 스캔클럭이 제 2의 클럭단자(T2)에 인가되고 그 클럭에 동기하여 인버터(43), (44)로된 제2의 래치(75)에 상기 제1의 래치(74)의 값이 유지된다. 그 결과 스캔인단자 (S1)에서의 데이터가 출력단자(Q) 제2'도(a')의 SO'에 전파된다.

또한 래치회로에 있어서는 클럭단자(T)는 "L"에 고정되고 이에 의해 전화의 테스트모드시에 래치한 테스트데이터를 유지한채 이것을 회로 블록에 인가를 계속한다.

②테스트모드

(a)소망의 테스트 입력데이터를 스캔레지스터(8) 내지 (16)에 설정이 끝나면 래치용클럭입력단자(7)에 정의 클럭펄스를 1개 인가한다.

이에 의하여 그 테스트 입력데이터가 래치회로의 제3의 래치에 유지됨과 동시에 그 데이터가 회로블록에 인가된다.

또한 동시에 데이터입력단자(3 내지 5)에도 소정의 테스트데이터를 인가한다.

(b)다음에 각 회로 블록의 동작이 완료된 시점에서 데이터클럭 입력단자(1)에 정의 클럭펄스를 1개 인가한다.

이에 의하여 각 회로 블록의 출력신호가 각각 대응하는 스캔레지스터의 데이터입력단자(D)를 통하여 스캔레지스터내의 제1의 래치에 유지된다.

(c)계속하여 제2의 스캔클럭입력단자(6b)에 정의 클럭펄스를 1개 인가하는 것에 의해 스캔레지스터내의 제2의 래치에도 회로블록의 출력신호가 유지된다. 이것을 제 2 도(a), (b), 제 2' 도(a')에 의하여 설명하면 테스트 모드에 있어서는 스캔레지스터의 제1의 클럭단자(T1)에 "L"이 인가되어 있고 이 경우 데이터클럭입력단자(TD)의 클럭에 동기하여 데이터입력단자(D)에서의 데이터가 제1의 래치(74)에 유지되고 다시 제2의 클럭단자(T2)에 정의 클럭펄스가 인가되면 제2의 래치(75)에도 데이터입력단자(D)에서의 데이터가 유지된다.

또한 래치회로에 있어서는 클럭단자(T)에 인가되는 클럭신호에 동기하여 데이터입력단자(D)에서의 데이터(스캔레지스터에서의 데이터)가 인버터(48), (49)로 된 제3의 래치(76)에 유지되어 당해 데이터가 회로 블록에 인가된다.

(c)그후는 스캔모드에 이전되어 테스트가 진행된다.

이와 같이하여 각 회로 블록의 테스트가 되지만 상기와 같은 본 실시예의 회로에서는 스캔동작중에도 래치회로가 전회의 테스트 패턴을 유지하고 그 패턴을 각 회로 블록(72), (73)의 입력단자에 인가를 계속하므로 스캔동작중에 스캔레지스터의 값이 차례로 변화하여도 각 회로 블록의 내부상태는 변화하지 않고 스캔테스트가 가능하게 된다.

더욱이 래치회로(17) 내지 (25)에 유지되는 데이터는 스캔인된 데이터이므로 테스트 패턴은 각 회로블록에서 독립하여 결정할 수 있어 용이하게 스캔테스트가 실행된다.

더욱이 상기 실시예에서는 스캔레지스터로서 트랜스밋숀게이트와 인버터로 구성되는 스캔레지스터를 사용하였지만 제 7 도, 제 7' 도와 같이 앤드회로(55) 내지 (60)과 노아(NOR)회로(61) 내지 (64)와 인버터(65), (66)로 레벨센시티브한 스캔레지스터를 구성하여도 된다. 또한 제 2 도(a), 제 2'(a')의 스캔레지스터내의 래치는 인버터 2개를 사용하여 귀환형의 것을 사용하였지만 제 8 도, 제 8' 도에 표시한바와 같이 제 2 도(a), 제 2'(a')의 인버터(42), (44)를 제거한 용량성의 래치를 사용하여도 구성하는 것이 가능하다.

제 8 도, 제 8' 도의 (67), (68)은 각각 기생용량을 표시하고 있다.

여기서 제 8 도, 제 8' 도에 있어서는 귀환용의 인버터가 없기 때문에 (45) 내지 (47)의 어느 것인가의 n형 MOS 트랜스밋숀 게이트를 통하여 인버터 (41), (43)의 입력에 "H"신호가 전파되면 n,MOS 트랜지스터의 드레시홀드값 전압뿐만이 "H"레벨이 저하돼 버린다.

이 때문에 제 9 도, 제9'도에 표시한 바와 같이 P형 MOS트랜지스터 (69), (70)를 풀업용으로 설치하여 "H"레벨을 확보하고 인버터(41), (43)의 관통전류를 방지한 스캔레지스터를 사용하여도 된다.

또한 제 8 도, 제 8' 도, 제 9 도 제 9' 도에서 표시되는 래치의 방식은 제 2 도(b)의 래치에도 동일하게 적용할 수 있다.

또한 제 2 도(a), 제 2' 도 (a')의 스캔래지스터에서는 데이터 입력단자 (D)에 부여된 신호가 출력단자(Q, SO')까지 도달하기 위하여서는 2개의 래치 (74), (75)를 통과할 필요가 있지만 제 10 도에 도시한 바와 같이 데이터입력단자(D)를 n형 MOS트랜지스터 (46)와 인버터 (40)를 통하여 제2의 래치 (75)에 접속하므로서 제1의 래치 (74)를 통하지 않고 데이터입력단자 (D)에 부여된 신호가 출력단자 (Q), (SO')에 도달하도록 하여도 된다. 또한 제 2 도 (a), (b), 및 제 2' 도 (a') 및 제 8 도 제 8' 도, 제 9 도 제 9' 도에 표시한 n형과 P형 MOS트랜지스터 및 전원전위와 접지전위는 각각 교환하여도 된다.

상기한 바와 같이 본 발명에 의하면 스캔레지스터로서 스루상태로 설정가능한 것을 사용하고 더욱이 그 출력단자에 동일하게 스루상태 설정가능한 래치회로를 접속하고 이 래치회로의 출력단자에 대응하는 회로 블록의 입력단자를 접속하도록 하였으므로 통상 동작시에는 스캔레지스터 및 래치회로를 스루상태에서 각 회로 블록간에 신호의 수신, 인도가 가능하고 한편 테스트 동작시에는 전회의 테스트 입력패턴을 각 회로 블록 계속인가하체 스캔동작이 실행되므로 비동기 순서회로를 대상으로한 스캔테스트가 용이하게 실시할 수 있게 되고 따라서 테스트 설계가 용이하게 되어 비동기 순서회로를 포함한 대규모인 집적회로의 설계비용을 절감할 수 있는 효과가 있다.

Claims

적어도 그 중의 1개는 순서회로를 포함한 복수개의 회로 블록간에서 데이터 전송을 실행함과 동시에 상기 각 회로 블록을 스캔테스트방식으로 테스트 가능하게한 반도체 집적회로장치로서 상기 복수개의 회로 블록사이의 각각에 전파되는 데이터의 비트수에 대응하게 설정되며 통상 동작시는 전단회로 블록의 출력 데이터를 그대로 출력하고 테스트 동작시는 전단회로 블록의 출력데이터 또는 스캔테스트용의 테스트 데이터를 외부클럭에 동기하여 유지 출력하고 전체로서 1개의 시프트레지스트 패스로 접속되어서된 복수의 스캔레지스터와 그 데이터 입력단자가 대응하는 스캔레지스터의 데이터 출력단자에 접속설치되며 통상 동작시는 대응하는 스캔레지스터의 출력데이터를 그대로 차단의 회로 블럭에 출력하고 테스트 동작시의 스캔모드에 있어서는 스캔동작전의 대응하는 스캔레지스터의 출력데이터를 유지하여 당해 데이터를 차단의 회로 블록에 계속 인가하고 테스트모드에 있어서는 대응하는 스캔레지스의 출력데이터를 외부 클럭에 동기하여 유지 출력하는 래치회로와 상기 스캔 레지스터의 각각에 장치외부에서 테스트용이 시티얼데이터를 설정하기 위한 테스트데이터 설정수단과 상기 각 스캔레지스터의 데이터를 시티얼데이터로서 장치외부에 순차 출력하기 위한 테스트결과 출력수단과 통상 동작과 테스트 동작의 전환 스캔모드와 테스트모드의 전환을 하는 동작 전환수단과를 구비함을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서, 상기 스캔레지스터는 제1, 제2의 래치를 보유하고 통상 동작시 및 테스트 동작시의 테스트 모드시에는 상기 제1의 래치만을 통하여 데이터를 출력하고 동작시의 스캔모드시에는 상기 제1 및 제2의 래치를 통하여 테스트 데이터를 출력하는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서, 스캔인단자(S1)에 접속되어 있는 스캔레지스터(SR)는 제1래치회로 (74)와 제2래치회로 (75)를 테스트동작시의 스캔모드시는 전단회로 블록의 출력데이터를 제1래치회로(74)와 제2래치회로(75)를 거쳐 출력단자(Q)를 통하여 그대로 다음의 스캔레지스터(SR)로 출력하고, 통상 동작시 및 테스트 동작시의 테스트모드시는 출력단자(Q)를 통하여 래치회로도 출력하도록 각 회로 상호간에 시프트레지스터패스로 접속되어서 된 것을 특징으로하는 반도체 집적회로장치.