JP2579327B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2579327B2 JP2579327B2 JP62307930A JP30793087A JP2579327B2 JP 2579327 B2 JP2579327 B2 JP 2579327B2 JP 62307930 A JP62307930 A JP 62307930A JP 30793087 A JP30793087 A JP 30793087A JP 2579327 B2 JP2579327 B2 JP 2579327B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 （第３図） 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の一実施例 （第１、２図） 発明の効果 〔概 要〕 半導体集積回路に関し、 DCテストを行うことによるAC特性を悪化を防止するこ
とのできる半導体集積回路を提供することを目的とし、 各種論理演算を行ない、少なくともセット条件に対応
する第１の信号およびリセット条件に対応する第２の信
号を出力する論理ブロックと、通常モードにおいては前
記論理ブロックからの前記第１の信号の入力によりセッ
トされ、また前記第２の信号の入力によりリセットされ
るセットリセット回路と、通常状態においては前記セッ
トリセット回路から発生される信号レベルに基づいて出
力信号を生成する出力バッファ回路と、前記論理ブロッ
クと前記セットリセット回路の間に設けられ、前記第１
の信号、前記第２の信号、前記論理ブロックおよび前記
出力バッファ回路を強制的にリセットするハードウェア
リセット信号、および第１のDCテスト信号とを入力と
し、第１のDCテストモードにおいては前記第２の信号に
関係なく、前記ハードウェアリセット信号の入力により
前記セットリセット回路をリセットし、また前記ハード
ウェアリセット信号および前記第１の信号に関係なく、
前記第１のDCテスト信号の入力により前記セットリセッ
ト回路をセットする条件伝達手段と、を備えるように構
成する。
とのできる半導体集積回路を提供することを目的とし、 各種論理演算を行ない、少なくともセット条件に対応
する第１の信号およびリセット条件に対応する第２の信
号を出力する論理ブロックと、通常モードにおいては前
記論理ブロックからの前記第１の信号の入力によりセッ
トされ、また前記第２の信号の入力によりリセットされ
るセットリセット回路と、通常状態においては前記セッ
トリセット回路から発生される信号レベルに基づいて出
力信号を生成する出力バッファ回路と、前記論理ブロッ
クと前記セットリセット回路の間に設けられ、前記第１
の信号、前記第２の信号、前記論理ブロックおよび前記
出力バッファ回路を強制的にリセットするハードウェア
リセット信号、および第１のDCテスト信号とを入力と
し、第１のDCテストモードにおいては前記第２の信号に
関係なく、前記ハードウェアリセット信号の入力により
前記セットリセット回路をリセットし、また前記ハード
ウェアリセット信号および前記第１の信号に関係なく、
前記第１のDCテスト信号の入力により前記セットリセッ
ト回路をセットする条件伝達手段と、を備えるように構
成する。
また、前記出力バッファ回路がスリーステートバッフ
ァ回路を含み、前記論理ブロックが前記出力バッファ回
路の出力レベルのスリーステート状態を制御するゲート
制御信号を生成するように構成する。
ァ回路を含み、前記論理ブロックが前記出力バッファ回
路の出力レベルのスリーステート状態を制御するゲート
制御信号を生成するように構成する。
さらに、前記論理ブロックと前記出力バッファ回路と
の間に設けられ、前記ゲート制御信号と第２のDCテスト
信号を入力とし、第２のDCテストモードにおいては前記
ゲート制御信号に関係なく、前記第２のDCテスト信号の
入力により前記出力バッファ回路を活性化するゲート信
号発生手段を有するように構成する。
の間に設けられ、前記ゲート制御信号と第２のDCテスト
信号を入力とし、第２のDCテストモードにおいては前記
ゲート制御信号に関係なく、前記第２のDCテスト信号の
入力により前記出力バッファ回路を活性化するゲート信
号発生手段を有するように構成する。
本発明は、半導体集積回路に係り、詳しくはAC特性の
悪化を回避した半導体集積回路に関する。
悪化を回避した半導体集積回路に関する。
LSIの試験（テスト）は被測定LSIに試験パターンまた
は信号を入力し、LSIからの出力値を期待値と比較してL
SIの機能の良否を判定したり、入出力信号、電源部の電
圧、電流等のアナログ値を測定したりするものである。
は信号を入力し、LSIからの出力値を期待値と比較してL
SIの機能の良否を判定したり、入出力信号、電源部の電
圧、電流等のアナログ値を測定したりするものである。
このようなLSIの試験技術で基礎となるものにSSIやMS
Iの場合と同様にDC特性試験およびAC特性試験がある。D
C特性試験はLSIの外部端子（入力端子および電源端子）
の電圧や外部端子を通過する電流をDC的に測定してい
る。一方、AC特性試験では入出力端子間の電播遅延時
間、出力波形の遷移時間、入力波形のセットアップ時
間、ホールド時間、最小クロックパルス幅、最大クロッ
ク（動作）周波数等を測定している。
Iの場合と同様にDC特性試験およびAC特性試験がある。D
C特性試験はLSIの外部端子（入力端子および電源端子）
の電圧や外部端子を通過する電流をDC的に測定してい
る。一方、AC特性試験では入出力端子間の電播遅延時
間、出力波形の遷移時間、入力波形のセットアップ時
間、ホールド時間、最小クロックパルス幅、最大クロッ
ク（動作）周波数等を測定している。
LSIのチップのDCテストの一つに被測定対象の出力端
子を強制的に〔Ｈ〕、〔Ｌ〕および〔Ｚ〕（Hiインピー
ダンス状態をいう）の状態にする項目がある。このよう
なDCテストを行うために、従来はLSIの中に予めDCテス
ト回路を内蔵したものがあり、例えば第３図のように示
される。第３図において、１はセット・リセット回路で
あり、セット・リセット回路はセット・リセットフリッ
プフロップ（以下、Ｓ−Ｒ FF）という）２を構成する
ノアゲート３、４と、アンドゲート５、６と、オアゲー
ト７とにより構成される。アンドゲート５にはオアゲー
トを介してLSI内部の論理ブロックからのリセット条件
やハードウエアリセット条件（HRESET）を表す信号が入
力され、クロックφに同期するタイミングで上記各信号
をＳ−Ｒ FF2に出力する。
子を強制的に〔Ｈ〕、〔Ｌ〕および〔Ｚ〕（Hiインピー
ダンス状態をいう）の状態にする項目がある。このよう
なDCテストを行うために、従来はLSIの中に予めDCテス
ト回路を内蔵したものがあり、例えば第３図のように示
される。第３図において、１はセット・リセット回路で
あり、セット・リセット回路はセット・リセットフリッ
プフロップ（以下、Ｓ−Ｒ FF）という）２を構成する
ノアゲート３、４と、アンドゲート５、６と、オアゲー
ト７とにより構成される。アンドゲート５にはオアゲー
トを介してLSI内部の論理ブロックからのリセット条件
やハードウエアリセット条件（HRESET）を表す信号が入
力され、クロックφに同期するタイミングで上記各信号
をＳ−Ｒ FF2に出力する。
一方、アンドゲート６にはセット条件を表す信号が入
力され、同様にクロックφに同期して該信号をＳ−Ｒ
FF2に出力する。なお、リセット条件やセット条件と
は、LSI内部の論理ブロックの出力がこれらの条件を満
たすような状態になることを表している。
力され、同様にクロックφに同期して該信号をＳ−Ｒ
FF2に出力する。なお、リセット条件やセット条件と
は、LSI内部の論理ブロックの出力がこれらの条件を満
たすような状態になることを表している。
セット・リセット回路１の出力はインバータ８で反転
した後、第１テスト回路11を介して出力バッファ回路12
に送られ、出力バッファ回路12にはその他の第２テスト
回路13の出力が入力される。第１テスト回路11はＰチャ
ネルのMOSトランジスタ（以下、PMOSという）14〜16
と、ＮチャネルのMOSトランジスタ（以下、NOMSとい
う）17〜19とから構成され、PMOS14のゲートには〔Ｈ〕
アクティブのテスト信号VOHが入力され、一方、NMOS18
のゲートには〔Ｌ〕アクティブのテスト信号VOLXが入力
される。テスト信号VOHまたはVOLXはアクティブになる
と、セット・リセット回路１からの出力信号のレベルに
拘らず強制的にLSIの出力端子21を〔Ｈ〕または〔Ｌ〕
にしてDCテストを行うためのものである。そして、第１
テスト回路11はテスト信号VOH、VOLXが入力すると、セ
ット・リセット回路１からの信号に関係なくインバータ
20を介して出力バッファ回路12に〔Ｈ〕又は〔Ｌ〕の信
号を出力する。出力バッファ回路12はナンドゲート31
と、ノアゲート32と、インバータ33と、PMOS34と、NMOS
35とからなり、入力信号をバッファ増幅して出力端子21
に出力する。一方、第２テスト回路13はPMOS41〜43と、
NMOS44〜47と、インバータ48とにより構成され、PMOS41
のゲートにはゲートオン信号GONが入力し、PMOS42およ
びNMOS44のゲートにはゲートコントロール信号GCが入力
し、さらにNMOS45のゲートにはインバータ48を介してゲ
ートオフ信号GOFFが入力する。第２テスト回路13は出力
バッファ回路12のゲートを操作する。すなわち、インバ
ータ20の出力を有効にするか否かを操作するものであ
る。ここで、信号GON、GOFFはDCテスト用、GCは通常動
作時に使用される。通常動作、言い換えればDCテストを
行わない動作においては、GONおよびGOFFは〔Ｌ〕の状
態にあり、GCのみが有効となる。GCは通常動作時のゲー
トコントロール信号で、GCがONのとき（〔Ｈ〕のとき）
はインバータ20の出力レベルがそのまま出力端子21に現
われる。また、GCがOFFのとき（〔Ｌ〕のとき）は出力
端子がスリーステートでいうHiインピーダンス状態
〔Ｚ〕となる。信号GC、GOFFはDCテスト時において、
GC、GOFFがアクティブ（〔Ｈ〕アクティブ）になると、
GONが〔Ｈ〕のときインバータ49が〔Ｈ〕、GOFFが
〔Ｈ〕のときインバータ49が〔Ｌ〕になる。すなわち、
GONが〔Ｈ〕、GOFFが〔Ｌ〕のときには出力バッファ回
路12のバッファ機能をアクティブな状態にし、GOFFが
〔Ｈ〕のときはインアクティブな機能にする。出力バッ
ファ回路12がアクティブとは、インバータ20の出力がそ
のまま出力端子21に現われることで、インアクティブと
は出力端子21が〔Ｚ〕となることである。
した後、第１テスト回路11を介して出力バッファ回路12
に送られ、出力バッファ回路12にはその他の第２テスト
回路13の出力が入力される。第１テスト回路11はＰチャ
ネルのMOSトランジスタ（以下、PMOSという）14〜16
と、ＮチャネルのMOSトランジスタ（以下、NOMSとい
う）17〜19とから構成され、PMOS14のゲートには〔Ｈ〕
アクティブのテスト信号VOHが入力され、一方、NMOS18
のゲートには〔Ｌ〕アクティブのテスト信号VOLXが入力
される。テスト信号VOHまたはVOLXはアクティブになる
と、セット・リセット回路１からの出力信号のレベルに
拘らず強制的にLSIの出力端子21を〔Ｈ〕または〔Ｌ〕
にしてDCテストを行うためのものである。そして、第１
テスト回路11はテスト信号VOH、VOLXが入力すると、セ
ット・リセット回路１からの信号に関係なくインバータ
20を介して出力バッファ回路12に〔Ｈ〕又は〔Ｌ〕の信
号を出力する。出力バッファ回路12はナンドゲート31
と、ノアゲート32と、インバータ33と、PMOS34と、NMOS
35とからなり、入力信号をバッファ増幅して出力端子21
に出力する。一方、第２テスト回路13はPMOS41〜43と、
NMOS44〜47と、インバータ48とにより構成され、PMOS41
のゲートにはゲートオン信号GONが入力し、PMOS42およ
びNMOS44のゲートにはゲートコントロール信号GCが入力
し、さらにNMOS45のゲートにはインバータ48を介してゲ
ートオフ信号GOFFが入力する。第２テスト回路13は出力
バッファ回路12のゲートを操作する。すなわち、インバ
ータ20の出力を有効にするか否かを操作するものであ
る。ここで、信号GON、GOFFはDCテスト用、GCは通常動
作時に使用される。通常動作、言い換えればDCテストを
行わない動作においては、GONおよびGOFFは〔Ｌ〕の状
態にあり、GCのみが有効となる。GCは通常動作時のゲー
トコントロール信号で、GCがONのとき（〔Ｈ〕のとき）
はインバータ20の出力レベルがそのまま出力端子21に現
われる。また、GCがOFFのとき（〔Ｌ〕のとき）は出力
端子がスリーステートでいうHiインピーダンス状態
〔Ｚ〕となる。信号GC、GOFFはDCテスト時において、
GC、GOFFがアクティブ（〔Ｈ〕アクティブ）になると、
GONが〔Ｈ〕のときインバータ49が〔Ｈ〕、GOFFが
〔Ｈ〕のときインバータ49が〔Ｌ〕になる。すなわち、
GONが〔Ｈ〕、GOFFが〔Ｌ〕のときには出力バッファ回
路12のバッファ機能をアクティブな状態にし、GOFFが
〔Ｈ〕のときはインアクティブな機能にする。出力バッ
ファ回路12がアクティブとは、インバータ20の出力がそ
のまま出力端子21に現われることで、インアクティブと
は出力端子21が〔Ｚ〕となることである。
このように、従来のLSIではセット・リセット回路１
と出力バッファ回路12の間に第１テスト回路11および第
２テスト回路13が介挿され、これらの各回路11、13によ
りLSIのDCテストが行われる。
と出力バッファ回路12の間に第１テスト回路11および第
２テスト回路13が介挿され、これらの各回路11、13によ
りLSIのDCテストが行われる。
しかしながら、このような従来のLSIにあっては、セ
ット・リセット回路１と出力バッファ回路12の間にDCテ
ストを行うための第１テスト回路11および第２テスト回
路13が介挿された構成となっていたため、回路ディレに
よりAC特性が悪化するという問題点があった。
ット・リセット回路１と出力バッファ回路12の間にDCテ
ストを行うための第１テスト回路11および第２テスト回
路13が介挿された構成となっていたため、回路ディレに
よりAC特性が悪化するという問題点があった。
AC特性の一つに入出力端子間の伝播遅延時間がある。
これは、所定のクロック信号に同期して入力ピンに信号
を与えたとき、出力ピンから出てくる信号の遅れをLSI
内部の伝播遅延時間としてACテストで測定すればわかる
ものであるが、上記第１テスト回路11および第２テスト
回路13が介挿されていると、各回路11、13のゲートを通
過するときの信号遅れがあるため、言い換えれば、LSI
の内部ロジック本来の機能とは別の要素のために信号が
遅れることとなり、IC特性が悪化する。このような状態
はLSIのユーザに対して製品としてのLSIの本来のAC特性
が悪い印象を与え好ましくなく、改善の余地がある。
これは、所定のクロック信号に同期して入力ピンに信号
を与えたとき、出力ピンから出てくる信号の遅れをLSI
内部の伝播遅延時間としてACテストで測定すればわかる
ものであるが、上記第１テスト回路11および第２テスト
回路13が介挿されていると、各回路11、13のゲートを通
過するときの信号遅れがあるため、言い換えれば、LSI
の内部ロジック本来の機能とは別の要素のために信号が
遅れることとなり、IC特性が悪化する。このような状態
はLSIのユーザに対して製品としてのLSIの本来のAC特性
が悪い印象を与え好ましくなく、改善の余地がある。
そこで本発明は、DCテストの条件を内部の論理ブロッ
クからのハードウエアリセット条件やリセット条件等の
中に組み入れることにより、AC特性の悪化を防止するこ
とのできる半導体集積回路を提供することを目的として
いる。
クからのハードウエアリセット条件やリセット条件等の
中に組み入れることにより、AC特性の悪化を防止するこ
とのできる半導体集積回路を提供することを目的として
いる。
本発明による半導体集積回路は上記目的達成のため、
各種論理演算を行ない、少なくともセット条件に対応す
る第１の信号およびリセット条件に対応する第２の信号
を出力する論理ブロックと、通常モードにおいては前記
論理ブロックからの前記第１の信号の入力によりセット
され、また前記第２の信号の入力によりリセットされる
セットリセット回路と、通常状態においては前記セット
リセット回路から発生される信号レベルに基づいて出力
信号を生成する出力バッファ回路と、前記論理ブロック
と前記セットリセット回路の間に設けられ、前記第１の
信号、前記第２の信号、前記論理ブロックおよび前記出
力バッファ回路を強制的にリセットするハードウェアリ
セット信号、および第１のDCテスト信号とを入力とし、
第１のDCテストモードにおいては前記第２の信号に関係
なく、前記ハードウェアリセット信号の入力により前記
セットリセット回路をリセットし、また前記ハードウェ
アリセット信号および前記第１の信号に関係なく、前記
第１のDCテスト信号の入力により前記セットリセット回
路をセットする条件伝達手段と、を備えるように構成す
る。
各種論理演算を行ない、少なくともセット条件に対応す
る第１の信号およびリセット条件に対応する第２の信号
を出力する論理ブロックと、通常モードにおいては前記
論理ブロックからの前記第１の信号の入力によりセット
され、また前記第２の信号の入力によりリセットされる
セットリセット回路と、通常状態においては前記セット
リセット回路から発生される信号レベルに基づいて出力
信号を生成する出力バッファ回路と、前記論理ブロック
と前記セットリセット回路の間に設けられ、前記第１の
信号、前記第２の信号、前記論理ブロックおよび前記出
力バッファ回路を強制的にリセットするハードウェアリ
セット信号、および第１のDCテスト信号とを入力とし、
第１のDCテストモードにおいては前記第２の信号に関係
なく、前記ハードウェアリセット信号の入力により前記
セットリセット回路をリセットし、また前記ハードウェ
アリセット信号および前記第１の信号に関係なく、前記
第１のDCテスト信号の入力により前記セットリセット回
路をセットする条件伝達手段と、を備えるように構成す
る。
また、前記出力バッファ回路がスリーステートバッフ
ァ回路を含み、前記論理ブロックが前記出力バッファ回
路の出力レベルのスリーステート状態を制御するゲート
制御信号を生成するように構成する。
ァ回路を含み、前記論理ブロックが前記出力バッファ回
路の出力レベルのスリーステート状態を制御するゲート
制御信号を生成するように構成する。
さらに、前記論理ブロックと前記出力バッファ回路と
の間に設けられ、前記ゲート制御信号と第２のDCテスト
信号を入力とし、第２のDCテストモードにおいては前記
ゲート制御信号に関係なく、前記第２のDCテスト信号の
入力により前記出力バッファ回路を活性化するゲート信
号発生手段を有するように構成する。
の間に設けられ、前記ゲート制御信号と第２のDCテスト
信号を入力とし、第２のDCテストモードにおいては前記
ゲート制御信号に関係なく、前記第２のDCテスト信号の
入力により前記出力バッファ回路を活性化するゲート信
号発生手段を有するように構成する。
本発明では、DCテストに先立ってハードウエアリセッ
トが行われ、セットリセット回路がリセット状態、出力
バッファ回路が初期状態に保持され、さらにゲートオン
信号も出力されない。そして、第１のDCテスト（出力ピ
ン（端子）を〔Ｌ〕にするテスト。以下、同様）を実行
する場合は、第１のテスト信号VOLXを印加すると、セッ
ト条件と等価な信号がセットリセット回路に供給され、
該セットリセット回路の出力がセット状態（〔Ｈ〕レベ
ル）となる一方で、出力バッファ回路のゲートが開いて
出力ピンが〔Ｌ〕となる。
トが行われ、セットリセット回路がリセット状態、出力
バッファ回路が初期状態に保持され、さらにゲートオン
信号も出力されない。そして、第１のDCテスト（出力ピ
ン（端子）を〔Ｌ〕にするテスト。以下、同様）を実行
する場合は、第１のテスト信号VOLXを印加すると、セッ
ト条件と等価な信号がセットリセット回路に供給され、
該セットリセット回路の出力がセット状態（〔Ｈ〕レベ
ル）となる一方で、出力バッファ回路のゲートが開いて
出力ピンが〔Ｌ〕となる。
一方、第２のDCテスト（出力ピンを〔Ｈ〕にするテス
ト。以下、同様）を実行する場合は、第２のテスト信号
VOHを印加すると、ハードウエアリセット状況下で出力
バッファ回路のゲートが開いてリセット条件と等価な信
号が出力バッファ回路に入力し、出力ピンが〔Ｈ〕とな
る。
ト。以下、同様）を実行する場合は、第２のテスト信号
VOHを印加すると、ハードウエアリセット状況下で出力
バッファ回路のゲートが開いてリセット条件と等価な信
号が出力バッファ回路に入力し、出力ピンが〔Ｈ〕とな
る。
したがって、何れのDCテストにおいても、テスト信号
がセット条件あるいはリセット条件の一つに組み入れら
れることとなって、従来のようなDCテスト回路が介在せ
ず、AC特性の悪化が避けられる。
がセット条件あるいはリセット条件の一つに組み入れら
れることとなって、従来のようなDCテスト回路が介在せ
ず、AC特性の悪化が避けられる。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る半導体集積回路の一実施例
を示す図である。まず、構成を説明する。第１図はLSI
の全体的構成を示す図であり、この図において、50はLS
Iのチップである。チップ50は大きく分けて各種論理演
算を行う論理ブロック51と、出力バッファ部52と、モー
ドレジスタ53と、入力ピン54と、出力ピン21と、リセッ
トピン55と、テストピン56、57とにより構成される。な
お、入力ピン54や出力ピン21は複数個あるが、説明の都
合上一つで代表させている。
を示す図である。まず、構成を説明する。第１図はLSI
の全体的構成を示す図であり、この図において、50はLS
Iのチップである。チップ50は大きく分けて各種論理演
算を行う論理ブロック51と、出力バッファ部52と、モー
ドレジスタ53と、入力ピン54と、出力ピン21と、リセッ
トピン55と、テストピン56、57とにより構成される。な
お、入力ピン54や出力ピン21は複数個あるが、説明の都
合上一つで代表させている。
出力バッファ部52はセット・リセット回路１および出
力バッファ回路12を含む他、詳細を第２図に示すよう
に、インバータ８、アンドゲート58、オアゲート59、60
およびインバータ61、62を有している。論理ブロック51
は各種論理演算を行ってセット条件となる信号（第１の
信号）およびリセット条件となる信号（第２の信号）を
出力バッファ部52に出力する他、ハードウエアリセット
期間中は信号HRESETがリセットピン55から与えられる。
力バッファ回路12を含む他、詳細を第２図に示すよう
に、インバータ８、アンドゲート58、オアゲート59、60
およびインバータ61、62を有している。論理ブロック51
は各種論理演算を行ってセット条件となる信号（第１の
信号）およびリセット条件となる信号（第２の信号）を
出力バッファ部52に出力する他、ハードウエアリセット
期間中は信号HRESETがリセットピン55から与えられる。
ここに、セット、リセット条件は、例えば入力ピン54
からの信号に基づき論理ブロック51が内部のロジックで
必要な演算を行ってクロックφに同期するタイミングで
Ｈアクティブとなる信号を出力したり、あるいは入力ピ
ン54からの信号に基づくのではなく、内部のロジックの
レジスタ等にデータを一時記憶しておいて所定期間経過
後にクロックφに同期してＨアクティブとなる信号を出
力する等のことである。また、ハードウエアリセットと
は、チップ50のロジックを強制的にリセットすること
（例えば、初期化）といい、DCテストを行うときは、通
常、ハードウエアリセットが行われてすべての素子が初
期状態となり、この状態でDCテストが開始される。ハー
ドウエアリセットを行うときの指令信号がHRESETであ
り、HRESETはリセットピン55を介して外部から論理ブロ
ック51および出力バッファ部52に与えられる。さらに、
論理ブロック51からはスリーステート状態でいう〔Ｚ〕
の信号やGate ON条件が出力バッファ部52に出力されて
おり、この信号〔Ｚ〕は第２図ではGate ON条件、
VOLX、VOHがすべてノンアクティブのときに相当する。
なお、Gate ON条件は後述する。一方、テストピン56、
57はDCテスト時にテスト信号VOLX（第１のDCテスト信
号）、VOH（第２のDCテスト信号）が印加されるもので
あり、VOLX、VOHは出力バッファ部52に供給される。信
号VOLX、VOHはモードレジスタ53からも供給されるよう
になっており、モードレジスタ53は論理ブロック51から
の命令に基づき必要な場合には信号VOLX、VOHを出力バ
ッファ部52に出力する。
からの信号に基づき論理ブロック51が内部のロジックで
必要な演算を行ってクロックφに同期するタイミングで
Ｈアクティブとなる信号を出力したり、あるいは入力ピ
ン54からの信号に基づくのではなく、内部のロジックの
レジスタ等にデータを一時記憶しておいて所定期間経過
後にクロックφに同期してＨアクティブとなる信号を出
力する等のことである。また、ハードウエアリセットと
は、チップ50のロジックを強制的にリセットすること
（例えば、初期化）といい、DCテストを行うときは、通
常、ハードウエアリセットが行われてすべての素子が初
期状態となり、この状態でDCテストが開始される。ハー
ドウエアリセットを行うときの指令信号がHRESETであ
り、HRESETはリセットピン55を介して外部から論理ブロ
ック51および出力バッファ部52に与えられる。さらに、
論理ブロック51からはスリーステート状態でいう〔Ｚ〕
の信号やGate ON条件が出力バッファ部52に出力されて
おり、この信号〔Ｚ〕は第２図ではGate ON条件、
VOLX、VOHがすべてノンアクティブのときに相当する。
なお、Gate ON条件は後述する。一方、テストピン56、
57はDCテスト時にテスト信号VOLX（第１のDCテスト信
号）、VOH（第２のDCテスト信号）が印加されるもので
あり、VOLX、VOHは出力バッファ部52に供給される。信
号VOLX、VOHはモードレジスタ53からも供給されるよう
になっており、モードレジスタ53は論理ブロック51から
の命令に基づき必要な場合には信号VOLX、VOHを出力バ
ッファ部52に出力する。
第２図に移り、論理ブロック51からのリセット条件を
表す信号（図中ではこの信号を単にリセット条件と表し
ている）はオアゲート７に入力されるとともに、オアゲ
ート７にはさらにアンドゲート58の出力が入力されてい
る。アンドゲート58には信号HRESETおよび信号XOLXが入
力されており、アンドゲート58は信号VOLXが〔Ｈ〕であ
るとき〔Ｈ〕アクティブの信号HRESETの通過を許容す
る。すなわち、出力ピン21を〔Ｌ〕とする第１のDCテス
トを行っていないとき（VOLX＝〔Ｈ〕のとき）ハードフ
エアリセットがかけられるようになっている。信号VOLX
は、さらにインバータ62を介して反転してオアゲート59
に入力されるとともに、インバータ61を介してオアゲー
ト60に入力されており、オアゲート59にはセット条件が
入力されている。オアゲート59はセット条件あるいは
〔Ｌ〕アクティブのVOLXが入力したときセット・リセッ
ト回路１をセットする。セット・リセット回路１はセッ
ト条件または信号VOLXが〔Ｌ〕のとき〔Ｈ〕信号を出力
し、リセット条件および信号HRESETが入力したとき
〔Ｌ〕信号を出力する。したがって、DCテストのための
信号VOLXはセット・リセット回路１の入力信号の一つの
中に組み入れられることになる。なお、セット・リセッ
ト回路１はクロックφに基づくタイミングで作動する。
上記アンドゲート58、オアゲート59およびインバータ62
は条件伝達手段71を構成する。
表す信号（図中ではこの信号を単にリセット条件と表し
ている）はオアゲート７に入力されるとともに、オアゲ
ート７にはさらにアンドゲート58の出力が入力されてい
る。アンドゲート58には信号HRESETおよび信号XOLXが入
力されており、アンドゲート58は信号VOLXが〔Ｈ〕であ
るとき〔Ｈ〕アクティブの信号HRESETの通過を許容す
る。すなわち、出力ピン21を〔Ｌ〕とする第１のDCテス
トを行っていないとき（VOLX＝〔Ｈ〕のとき）ハードフ
エアリセットがかけられるようになっている。信号VOLX
は、さらにインバータ62を介して反転してオアゲート59
に入力されるとともに、インバータ61を介してオアゲー
ト60に入力されており、オアゲート59にはセット条件が
入力されている。オアゲート59はセット条件あるいは
〔Ｌ〕アクティブのVOLXが入力したときセット・リセッ
ト回路１をセットする。セット・リセット回路１はセッ
ト条件または信号VOLXが〔Ｌ〕のとき〔Ｈ〕信号を出力
し、リセット条件および信号HRESETが入力したとき
〔Ｌ〕信号を出力する。したがって、DCテストのための
信号VOLXはセット・リセット回路１の入力信号の一つの
中に組み入れられることになる。なお、セット・リセッ
ト回路１はクロックφに基づくタイミングで作動する。
上記アンドゲート58、オアゲート59およびインバータ62
は条件伝達手段71を構成する。
セット・リセット回路１の出力信号はインバータ８を
介して出力バッファ回路12に入力されており、出力バッ
ファ回路12はセット・リセット回路１の信号レベルをバ
ッファ増幅して反転レベルの信号を出力ピン21に出力す
る。出力バッファ回路12にはさらにオアゲート60からの
信号が入力されており、オアゲート60にはテスト信号V
OH、Gate ON条件およびインバータ61の出力が入力され
ている。Gate ON条件はテスト時以外に出力バッファ回
路12のゲートを開き、セット・リセット回路１からの通
常の信号の通過を許容することを意味するもので、テス
トを行うときはGate ON条件が満たされず、上記通常の
信号のそのままの通過は禁止される。
介して出力バッファ回路12に入力されており、出力バッ
ファ回路12はセット・リセット回路１の信号レベルをバ
ッファ増幅して反転レベルの信号を出力ピン21に出力す
る。出力バッファ回路12にはさらにオアゲート60からの
信号が入力されており、オアゲート60にはテスト信号V
OH、Gate ON条件およびインバータ61の出力が入力され
ている。Gate ON条件はテスト時以外に出力バッファ回
路12のゲートを開き、セット・リセット回路１からの通
常の信号の通過を許容することを意味するもので、テス
トを行うときはGate ON条件が満たされず、上記通常の
信号のそのままの通過は禁止される。
したがって、オアゲート60から〔Ｈ〕信号が出力され
るときは出力バッファ回路12のゲートが開いてインバー
タ８の出力レベルがそのまま出力端子21へ出力され、オ
アゲート60から〔Ｌ〕信号が出力されるときは出力バッ
ファ回路12のゲートが閉じて出力ピン21が〔Ｚ〕にな
る。上記オアゲート60およびインバータ61はゲート信号
発生手段72を構成する。
るときは出力バッファ回路12のゲートが開いてインバー
タ８の出力レベルがそのまま出力端子21へ出力され、オ
アゲート60から〔Ｌ〕信号が出力されるときは出力バッ
ファ回路12のゲートが閉じて出力ピン21が〔Ｚ〕にな
る。上記オアゲート60およびインバータ61はゲート信号
発生手段72を構成する。
次に、作用を説明する。
通常モード チップ50の通常モードではテストピン56、57にテスト
信号が印加されず、チップ50は入力ピン54からの信号あ
るいは論理ブロック51の内部ロジックに基づいて出力ピ
ン21に所定レベルの信号を発生させて、通常の論理要求
に従う。具体的には、通常の論理要求に従い論理ブロッ
ク51でセット条件あるいはリセット条件が作られ、この
命令がセット・リセット回路１に出力される。一方、こ
のとき論理ブロック51からGate ON条件がオアゲート60
に入力され、Gate ON条件がアクティブ〔Ｈ〕になった
とき、出力バッファ回路12はインバータ８からの出力信
号の通過を許容している。例えば、論理ブロック51から
の〔Ｈ〕アクティブのリセット条件が出力されると、こ
のリセット条件はオアゲート７を介してアンドゲート５
に入力される。アンドゲート５はクロックφに同期して
オアゲート７からの〔Ｈ〕アクティブのリセット条件を
通過させてＳ−Ｒ FF2に送り、Ｓ−Ｒ FF2は〔Ｌ〕信
号を発生させる。この〔Ｌ〕信号はインバータ８を介し
て出力バッファ回路12に送られる。このため、ナンドゲ
ート31に〔Ｈ〕信号が入力するが、このときナンドゲー
ト31にはさらにオアゲート60からGate ON条件である
〔Ｈ〕信号が入力されているため、ナンドゲート31の出
力は〔Ｌ〕となり、PMOS34がONとなる。また、ノアゲー
ト32についてみると、一方の入力端子にはインバータ８
からの〔Ｈ〕信号が加わり、他方の入力端子にはオアゲ
ート60からの〔Ｈ〕信号がインバータ33により反転して
〔Ｌ〕レベルで加わるため、その出力は〔Ｌ〕となり、
NMOS35がOFFとなる。その結果、出力ピン21が高レベル
の電源VCCによりチャージされて、結局出力ピン21が
〔Ｈ〕レベルとなる（〔Ｈ〕信号が出力される）。この
ように、リセット条件のときは出力ピン21が〔Ｈ〕レベ
ルとなる。
信号が印加されず、チップ50は入力ピン54からの信号あ
るいは論理ブロック51の内部ロジックに基づいて出力ピ
ン21に所定レベルの信号を発生させて、通常の論理要求
に従う。具体的には、通常の論理要求に従い論理ブロッ
ク51でセット条件あるいはリセット条件が作られ、この
命令がセット・リセット回路１に出力される。一方、こ
のとき論理ブロック51からGate ON条件がオアゲート60
に入力され、Gate ON条件がアクティブ〔Ｈ〕になった
とき、出力バッファ回路12はインバータ８からの出力信
号の通過を許容している。例えば、論理ブロック51から
の〔Ｈ〕アクティブのリセット条件が出力されると、こ
のリセット条件はオアゲート７を介してアンドゲート５
に入力される。アンドゲート５はクロックφに同期して
オアゲート７からの〔Ｈ〕アクティブのリセット条件を
通過させてＳ−Ｒ FF2に送り、Ｓ−Ｒ FF2は〔Ｌ〕信
号を発生させる。この〔Ｌ〕信号はインバータ８を介し
て出力バッファ回路12に送られる。このため、ナンドゲ
ート31に〔Ｈ〕信号が入力するが、このときナンドゲー
ト31にはさらにオアゲート60からGate ON条件である
〔Ｈ〕信号が入力されているため、ナンドゲート31の出
力は〔Ｌ〕となり、PMOS34がONとなる。また、ノアゲー
ト32についてみると、一方の入力端子にはインバータ８
からの〔Ｈ〕信号が加わり、他方の入力端子にはオアゲ
ート60からの〔Ｈ〕信号がインバータ33により反転して
〔Ｌ〕レベルで加わるため、その出力は〔Ｌ〕となり、
NMOS35がOFFとなる。その結果、出力ピン21が高レベル
の電源VCCによりチャージされて、結局出力ピン21が
〔Ｈ〕レベルとなる（〔Ｈ〕信号が出力される）。この
ように、リセット条件のときは出力ピン21が〔Ｈ〕レベ
ルとなる。
他の例として、例えば論理ブロック51から〔Ｈ〕アク
ティブのセット条件が出力されると、この出力条件はオ
アゲート59を介してセット・リセット回路１に入力さ
れ、セット・リセット回路１はクロックφに同期して
〔Ｈ〕信号を発生させ、インバータ８を介して出力バッ
ファ回路12に〔Ｌ〕信号を送る。これにより、リセット
条件の場合とは逆の論理により、ナンドゲート31の出力
が〔Ｈ〕、ノアゲート32の出力が〔Ｈ〕となり、PMOS34
がOFF、NMOS35がONとなる。その結果、出力ピン21の電
位がグランドに下がり、結局出力ピン21が〔Ｌ〕レベル
となる（〔Ｌ〕信号が出力される）。
ティブのセット条件が出力されると、この出力条件はオ
アゲート59を介してセット・リセット回路１に入力さ
れ、セット・リセット回路１はクロックφに同期して
〔Ｈ〕信号を発生させ、インバータ８を介して出力バッ
ファ回路12に〔Ｌ〕信号を送る。これにより、リセット
条件の場合とは逆の論理により、ナンドゲート31の出力
が〔Ｈ〕、ノアゲート32の出力が〔Ｈ〕となり、PMOS34
がOFF、NMOS35がONとなる。その結果、出力ピン21の電
位がグランドに下がり、結局出力ピン21が〔Ｌ〕レベル
となる（〔Ｌ〕信号が出力される）。
さらにその他の例として、例えば論理ブロック51から
スリーステートの〔Ｚ〕を指令する場合がある。この場
合の条件は通常モード（すなわち、VLOX、VOHがすべて
ノンアクティブ）で、Gate ON条件が働かなくなるよう
な指令が出されることである。したがって、Gate ON条
件がノンアクティブ（〔Ｌ〕レベル）となり、オアゲー
ト60の三つの入力信号がすべて〔Ｌ〕になって出力バッ
ファ回路12に入力される。このため、出力バッファ回路
12についてみると、インバータ20からの信号のレベルが
どのようなものであるかに拘らず、ナンドゲート31の出
力が〔Ｈ〕、ノアゲート32の出力が〔Ｌ〕となり、PMOS
34およびNMOS35が共にOFFとなり、結局出力ピン21がHi
インピーダンス状態である〔Ｚ〕となる。ACテストはこ
のような通常モードの状態で行われ、例えば前述した入
出力端子間の伝播遅延時間やセットアップ時間の測定等
が行われる。クロックに対するセットアップ時間につい
てもテスト回路が介在していないため、テスト回路があ
るために起因するクロックに対する遅れが全くなく、AC
特性の悪化を避けることができ、ユーザに対するLSIの
品質を向上させることができる。
スリーステートの〔Ｚ〕を指令する場合がある。この場
合の条件は通常モード（すなわち、VLOX、VOHがすべて
ノンアクティブ）で、Gate ON条件が働かなくなるよう
な指令が出されることである。したがって、Gate ON条
件がノンアクティブ（〔Ｌ〕レベル）となり、オアゲー
ト60の三つの入力信号がすべて〔Ｌ〕になって出力バッ
ファ回路12に入力される。このため、出力バッファ回路
12についてみると、インバータ20からの信号のレベルが
どのようなものであるかに拘らず、ナンドゲート31の出
力が〔Ｈ〕、ノアゲート32の出力が〔Ｌ〕となり、PMOS
34およびNMOS35が共にOFFとなり、結局出力ピン21がHi
インピーダンス状態である〔Ｚ〕となる。ACテストはこ
のような通常モードの状態で行われ、例えば前述した入
出力端子間の伝播遅延時間やセットアップ時間の測定等
が行われる。クロックに対するセットアップ時間につい
てもテスト回路が介在していないため、テスト回路があ
るために起因するクロックに対する遅れが全くなく、AC
特性の悪化を避けることができ、ユーザに対するLSIの
品質を向上させることができる。
DCテストモード まず、リセットピン55に外部から〔Ｈ〕アクティブの
信号HRESETを印加する。なお、このとき信号VOLXはノン
アクティブで〔Ｈ〕、信号VOHはノンアクティブで
〔Ｌ〕、Gate ON条件はノンアクティブで〔Ｌ〕となっ
ており、すべてノンアクティブの初期設定が行われる。
信号HRESETの印加により論理ブロック51の内部ロジック
が初期状態にリセットされる。一方、出力バッファ部52
についてみると、信号HRESETはアンドゲート58を介して
セット・リセット回路１に入力され、セット・リセット
回路１がリセット状態となって出力バッファ回路12に
〔Ｈ〕信号が入力され、ナンドゲート31およびノアゲー
ト32のそれぞれの一方の入力端子が〔Ｈ〕となる。この
とき、オアゲート60の出力は〔Ｌ〕となっているから、
ナンドゲート31の他方の入力端子も〔Ｌ〕であり、ノア
ゲート32の他方の入力端子は〔Ｈ〕となる。このため、
スリーステートの〔Ｚ〕のときの同じく出力ピン21がHi
インピーダンスとなり初期状態となる。
信号HRESETを印加する。なお、このとき信号VOLXはノン
アクティブで〔Ｈ〕、信号VOHはノンアクティブで
〔Ｌ〕、Gate ON条件はノンアクティブで〔Ｌ〕となっ
ており、すべてノンアクティブの初期設定が行われる。
信号HRESETの印加により論理ブロック51の内部ロジック
が初期状態にリセットされる。一方、出力バッファ部52
についてみると、信号HRESETはアンドゲート58を介して
セット・リセット回路１に入力され、セット・リセット
回路１がリセット状態となって出力バッファ回路12に
〔Ｈ〕信号が入力され、ナンドゲート31およびノアゲー
ト32のそれぞれの一方の入力端子が〔Ｈ〕となる。この
とき、オアゲート60の出力は〔Ｌ〕となっているから、
ナンドゲート31の他方の入力端子も〔Ｌ〕であり、ノア
ゲート32の他方の入力端子は〔Ｈ〕となる。このため、
スリーステートの〔Ｚ〕のときの同じく出力ピン21がHi
インピーダンスとなり初期状態となる。
DCテストはこのハードウエアリセット期間中に行われ
る。すなわち、第１のDCテストの場合は、〔Ｌ〕アクテ
ィブの信号VOLXがテストピン56に印加される。この信号
VOLXはインバータ62により反転した後、オアゲート59を
介して〔Ｈ〕レベルでセット・リセット回路１に出力さ
れる。したがって、セット・リセット回路１についてみ
ると、あたかもセット条件の〔Ｈ〕信号が供給された状
態と同様となり、セット・リセット回路１の出力が
〔Ｈ〕となってインバータ８を介して出力バッファ回路
12に供給される。一方、このとき〔Ｌ〕レベルの信号V
OLXがアンドゲート58に加えられ、信号HRESETのアンド
ゲート58の通過が禁止されることとなるため、セット・
リセット条件がセット・リセット回路１に同時に入力
し、該回路１が発振してしまうことはない。また、信号
VOLXはインバータ61により反転して〔Ｈ〕レベルとなっ
た後、オアゲート60を介して出力バッファ回路12に供給
される。したがって、出力バッファ回路12のゲートが開
くこととなり、セット・リセット回路１からの前記
〔Ｌ〕信号を出力バッファ回路12が受け入れて出力バッ
ファ回路12の出力、すなわち、出力ピン21が〔Ｌ〕レベ
ルとなり、第１のDCテストが行われる。
る。すなわち、第１のDCテストの場合は、〔Ｌ〕アクテ
ィブの信号VOLXがテストピン56に印加される。この信号
VOLXはインバータ62により反転した後、オアゲート59を
介して〔Ｈ〕レベルでセット・リセット回路１に出力さ
れる。したがって、セット・リセット回路１についてみ
ると、あたかもセット条件の〔Ｈ〕信号が供給された状
態と同様となり、セット・リセット回路１の出力が
〔Ｈ〕となってインバータ８を介して出力バッファ回路
12に供給される。一方、このとき〔Ｌ〕レベルの信号V
OLXがアンドゲート58に加えられ、信号HRESETのアンド
ゲート58の通過が禁止されることとなるため、セット・
リセット条件がセット・リセット回路１に同時に入力
し、該回路１が発振してしまうことはない。また、信号
VOLXはインバータ61により反転して〔Ｈ〕レベルとなっ
た後、オアゲート60を介して出力バッファ回路12に供給
される。したがって、出力バッファ回路12のゲートが開
くこととなり、セット・リセット回路１からの前記
〔Ｌ〕信号を出力バッファ回路12が受け入れて出力バッ
ファ回路12の出力、すなわち、出力ピン21が〔Ｌ〕レベ
ルとなり、第１のDCテストが行われる。
出力ピン21を〔Ｈ〕にする第２のDCテストの場合は、
Ｈアクティブの信号VOHがテストピン57に印加される。
この信号VOHはオアゲート60を介して出力バッファ回路1
2に供給され、出力バッファ回路12におけるナンドゲー
ト31およびノアゲート32のそれぞれの他方の入力信号の
レベルが変化する。すなわち、ナンドゲート31の一方の
入力信号は〔Ｈ〕であり、他方が〔Ｌ〕から〔Ｈ〕に変
わるが、ナンドゲート31の出力は〔Ｌ〕となる。これに
対して、ノアゲート32の一方の入力信号は〔Ｌ〕である
が、他方が〔Ｌ〕から〔Ｈ〕に変わるため、ノアゲート
32の出力は〔Ｈ〕から〔Ｌ〕へと変化し、NMOS35がOFF
する。これにより、出力ピン21が〔Ｈ〕レベルとなり、
第２のDCテストが行われる。
Ｈアクティブの信号VOHがテストピン57に印加される。
この信号VOHはオアゲート60を介して出力バッファ回路1
2に供給され、出力バッファ回路12におけるナンドゲー
ト31およびノアゲート32のそれぞれの他方の入力信号の
レベルが変化する。すなわち、ナンドゲート31の一方の
入力信号は〔Ｈ〕であり、他方が〔Ｌ〕から〔Ｈ〕に変
わるが、ナンドゲート31の出力は〔Ｌ〕となる。これに
対して、ノアゲート32の一方の入力信号は〔Ｌ〕である
が、他方が〔Ｌ〕から〔Ｈ〕に変わるため、ノアゲート
32の出力は〔Ｈ〕から〔Ｌ〕へと変化し、NMOS35がOFF
する。これにより、出力ピン21が〔Ｈ〕レベルとなり、
第２のDCテストが行われる。
このように、第１のDCテストを実行する場合は、信号
VOLXを供給すればハードウエアリセット信号HRESETによ
り強制的にセット・リセット回路１がリセット状態にさ
れ続ける状態が解除されると同時に、信号VOLXによりセ
ット条件と等価な信号がセット・リセット回路１に供給
されて、セット・リセット回路１の出力が〔Ｈ〕（セッ
ト状態）となる一方で、出力バッファ回路21のゲートが
開かれて、出力バッファ回路12の出力が〔Ｌ〕となる。
したがって、信号VOLXは単にセット・リセット回路１の
セット条件の一つに組み入れられることとなり、従来と
異なりセット・リセット回路１および出力バッファ回路
12の間にテスト回路が全く介在せず、AC特性の悪化が避
けられる。
VOLXを供給すればハードウエアリセット信号HRESETによ
り強制的にセット・リセット回路１がリセット状態にさ
れ続ける状態が解除されると同時に、信号VOLXによりセ
ット条件と等価な信号がセット・リセット回路１に供給
されて、セット・リセット回路１の出力が〔Ｈ〕（セッ
ト状態）となる一方で、出力バッファ回路21のゲートが
開かれて、出力バッファ回路12の出力が〔Ｌ〕となる。
したがって、信号VOLXは単にセット・リセット回路１の
セット条件の一つに組み入れられることとなり、従来と
異なりセット・リセット回路１および出力バッファ回路
12の間にテスト回路が全く介在せず、AC特性の悪化が避
けられる。
また、第２のDCテストを実行する場合は、信号VOLXを
OFFし、VOHをONすれば信号HRESETによりセット・リセッ
ト回路１がリセット状態にある状況下で出力バッファ回
路12のゲートが開いて、リセット条件と等価な信号が出
力バッファ回路12に供給されて、出力バッファ回路12の
出力が〔Ｈ〕となる。したがって、信号VOHは単に出力
バッファ回路12のゲート制御信号の一つに組み入れられ
ることとなり、上記の場合と同様にAC特性が悪化しな
い。その結果、LSIのAC特性を高めて、その品質を向上
させることができる。なお、ハードウェアリセット中、
信号VOLX、VOHをノンアクティブにすれば、出力端子21
には〔Ｚ〕が出力される。
OFFし、VOHをONすれば信号HRESETによりセット・リセッ
ト回路１がリセット状態にある状況下で出力バッファ回
路12のゲートが開いて、リセット条件と等価な信号が出
力バッファ回路12に供給されて、出力バッファ回路12の
出力が〔Ｈ〕となる。したがって、信号VOHは単に出力
バッファ回路12のゲート制御信号の一つに組み入れられ
ることとなり、上記の場合と同様にAC特性が悪化しな
い。その結果、LSIのAC特性を高めて、その品質を向上
させることができる。なお、ハードウェアリセット中、
信号VOLX、VOHをノンアクティブにすれば、出力端子21
には〔Ｚ〕が出力される。
本発明によれば、DCテスト信号をセット条件あるいは
リセット条件の一つに組み入れているので、セットリセ
ット回路と出力バッファ回路の間にDCテスト回路が介在
せず、AC特性の悪化を防止することができ、LSIの品質
を向上させることができる。
リセット条件の一つに組み入れているので、セットリセ
ット回路と出力バッファ回路の間にDCテスト回路が介在
せず、AC特性の悪化を防止することができ、LSIの品質
を向上させることができる。
第１、２図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図はそのLSIの構成図、 第２図はその出力バッファ部の回路図、 第３図は従来の半導体集積回路を示すその要部回路図で
ある。 １……セット・リセット回路、 12……出力バッファ回路、 21……出力ピン、 50……チップ、 51……論理ブロック、 52……出力バッファ部、 53……モードレジスタ、 54……入力ピン、 55……リセットピン、 56……テストピン、 71……条件伝達手段、 72……ゲート信号発生手段。
示す図であり、 第１図はそのLSIの構成図、 第２図はその出力バッファ部の回路図、 第３図は従来の半導体集積回路を示すその要部回路図で
ある。 １……セット・リセット回路、 12……出力バッファ回路、 21……出力ピン、 50……チップ、 51……論理ブロック、 52……出力バッファ部、 53……モードレジスタ、 54……入力ピン、 55……リセットピン、 56……テストピン、 71……条件伝達手段、 72……ゲート信号発生手段。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−102236（ＪＰ，Ａ) 特開 昭62−154775（ＪＰ，Ａ) 特開 昭60−254632（ＪＰ，Ａ)
Claims (3)
- 【請求項１】各種論理演算を行ない、少なくともセット
条件に対応する第１の信号およびリセット条件に対応す
る第２の信号を出力する論理ブロックと、 通常モードにおいては前記論理ブロックからの前記第１
の信号の入力によりセットされ、また前記第２の信号の
入力によりリセットされるセットリセット回路と、 通常状態においては前記セットリセット回路から発生さ
れる信号レベルに基づいて出力信号を生成する出力バッ
ファ回路と、 前記論理ブロックと前記セットリセット回路の間に設け
られ、前記第１の信号、前記第２の信号、前記論理ブロ
ックおよび前記出力バッファ回路を強制的にリセットす
るハードウェアリセット信号、および第１のDCテスト信
号とを入力とし、第１のDCテストモードにおいては前記
第２の信号に関係なく、前記ハードウェアリセット信号
の入力により前記セットリセット回路をリセットし、ま
た前記ハードウェアリセット信号および前記第１の信号
に関係なく、前記第１のDCテスト信号の入力により前記
セットリセット回路をセットする条件伝達手段と、 を備えたことを特徴とする半導体集積回路。 - 【請求項２】前記出力バッファ回路がスリーステートバ
ッファ回路を含み、前記論理ブロックが前記出力バッフ
ァ回路の出力レベルのスリーステート状態を制御するゲ
ート制御信号を生成することを特徴とする特許請求の範
囲第１項記載の半導体集積回路。 - 【請求項３】前記論理ブロックと前記出力バッファ回路
との間に設けられ、前記ゲート制御信号と第２のDCテス
ト信号を入力とし、第２のDCテストモードにおいては前
記ゲート制御信号に関係なく、前記第２のDCテスト信号
の入力により前記出力バッファ回路を活性化するゲート
信号発生手段を有することを特徴とする特許請求の範囲
第２項記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307930A JP2579327B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体集積回路 |
| US07/278,503 US4904883A (en) | 1987-12-04 | 1988-12-01 | Semiconductor integrated circuit having a DC test function |
| KR1019880016150A KR910007411B1 (ko) | 1987-12-04 | 1988-12-04 | Dc 테스트 기능을 갖춘 반도체 집적회로 |
| EP88311498A EP0321133B1 (en) | 1987-12-04 | 1988-12-05 | Semiconductor integrated circuit having a dc test function |
| DE88311498T DE3883504T2 (de) | 1987-12-04 | 1988-12-05 | Integrierte Halbleiterschaltung mit einer Gleichstromprüfungsfunktion. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307930A JP2579327B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01149447A JPH01149447A (ja) | 1989-06-12 |
| JP2579327B2 true JP2579327B2 (ja) | 1997-02-05 |
Family
ID=17974881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307930A Expired - Fee Related JP2579327B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4904883A (ja) |
| EP (1) | EP0321133B1 (ja) |
| JP (1) | JP2579327B2 (ja) |
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