JPH04359173A - 直流特性試験回路 - Google Patents
直流特性試験回路Info
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- JPH04359173A JPH04359173A JP3135038A JP13503891A JPH04359173A JP H04359173 A JPH04359173 A JP H04359173A JP 3135038 A JP3135038 A JP 3135038A JP 13503891 A JP13503891 A JP 13503891A JP H04359173 A JPH04359173 A JP H04359173A
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- Japan
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- signals
- circuits
- semiconductor device
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- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイス試験の
内、直流特性試験を容易に行なう方式に関する。
内、直流特性試験を容易に行なう方式に関する。
【０００２】半導体デバイス試験は、直流特性試験と交
流特性試験とに分けることができる。その内、直流特性
試験には、入力電流テスト、ＶＯＨ・ＶＯＬテスト、Ｉ
ＣＣテストなどがある。
流特性試験とに分けることができる。その内、直流特性
試験には、入力電流テスト、ＶＯＨ・ＶＯＬテスト、Ｉ
ＣＣテストなどがある。
【０００３】ＶＯＨ・ＶＯＬテストを行なうには、半導
体デバイスの各端子に“Ｈ”または“Ｌ”の電位を設定
しなければならないが、近年の半導体デバイスの高集積
化と共にその設定が複雑かつ困難になってきた。そのた
め、各端子に“Ｈ”または“Ｌ”の電位を容易に設定す
るための有効な手段が望まれている。
体デバイスの各端子に“Ｈ”または“Ｌ”の電位を設定
しなければならないが、近年の半導体デバイスの高集積
化と共にその設定が複雑かつ困難になってきた。そのた
め、各端子に“Ｈ”または“Ｌ”の電位を容易に設定す
るための有効な手段が望まれている。
【０００４】
【従来の技術】試験対象の半導体デバイスが有するある
出力端子に、“Ｈ”または“Ｌ”の電位を設定するには
、まず入力端子に対して予め決められたタイミング及び
波形モードを設定する。それから、半導体デバイス毎に
特有の測定パターンを次々と流すことによって、目的の
出力端子を“Ｈ”または“Ｌ”の電位にさせていく。 ＶＯＨ・ＶＯＬテストでは、この“Ｈ”または“Ｌ”の
状態における電圧値を測定して、規程内であるかを検証
する。
出力端子に、“Ｈ”または“Ｌ”の電位を設定するには
、まず入力端子に対して予め決められたタイミング及び
波形モードを設定する。それから、半導体デバイス毎に
特有の測定パターンを次々と流すことによって、目的の
出力端子を“Ｈ”または“Ｌ”の電位にさせていく。 ＶＯＨ・ＶＯＬテストでは、この“Ｈ”または“Ｌ”の
状態における電圧値を測定して、規程内であるかを検証
する。
【０００５】また、別の出力端子に、“Ｈ”または“Ｌ
”の電位を設定するには、再び試験に係る半導体デバイ
スに特有の測定パターンを次々と流す。すなわち、出力
端子が変わるたびに個々の測定パターンを流して出力端
子の電位を設定する。
”の電位を設定するには、再び試験に係る半導体デバイ
スに特有の測定パターンを次々と流す。すなわち、出力
端子が変わるたびに個々の測定パターンを流して出力端
子の電位を設定する。
【０００６】
【発明が解決しようとする課題】このように、従来は、
１つの出力端子ごとに、半導体デバイスの入力側の設定
をいろいろと変化させながら、ＶＯＨ・ＶＯＬテストを
行なっていた。そのため、入力端子数が増加すると、目
的の出力端子を設定するための条件が複雑になる。同時
に、出力端子数が増加すると、“Ｈ”または“Ｌ”の電
位の設定時間が増加数だけ余計にかかる。そして、特に
、近年の半導体デバイスの高集積化により、ＶＯＨ・Ｖ
ＯＬテストに要する時間が飛躍的に増大しているという
問題点がある。
１つの出力端子ごとに、半導体デバイスの入力側の設定
をいろいろと変化させながら、ＶＯＨ・ＶＯＬテストを
行なっていた。そのため、入力端子数が増加すると、目
的の出力端子を設定するための条件が複雑になる。同時
に、出力端子数が増加すると、“Ｈ”または“Ｌ”の電
位の設定時間が増加数だけ余計にかかる。そして、特に
、近年の半導体デバイスの高集積化により、ＶＯＨ・Ｖ
ＯＬテストに要する時間が飛躍的に増大しているという
問題点がある。
【０００７】本発明は、このような従来の問題点に鑑み
、半導体デバイスの出力端子に“Ｈ”または“Ｌ”の電
位を容易に設定するための有効な手段を提供することを
目的とする。
、半導体デバイスの出力端子に“Ｈ”または“Ｌ”の電
位を容易に設定するための有効な手段を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、上述の
目的は前記特許請求の範囲に記載の手段により達成され
る。すなわち、本発明は、半導体デバイス試験において
、半導体デバイスの内部回路部と出力部との間に設けら
れ、入力信号に対して予め定められた信号を出力する試
験回路であって、２つの制御信号を受けて、１の制御信
号のパルスを検出した時に初期化状態となり、内部回路
部から受ける入力信号がどのようなものであるかにかか
わらず、高レベルあるいは低レベルのいずれか定められ
た方の信号を出力部へ出力すると共に、他の制御信号の
パルスを検出するごとに、出力部への出力を高レベルか
ら低レベルへあるいは低レベルから高レベルへ反転する
直流特性試験回路である。
目的は前記特許請求の範囲に記載の手段により達成され
る。すなわち、本発明は、半導体デバイス試験において
、半導体デバイスの内部回路部と出力部との間に設けら
れ、入力信号に対して予め定められた信号を出力する試
験回路であって、２つの制御信号を受けて、１の制御信
号のパルスを検出した時に初期化状態となり、内部回路
部から受ける入力信号がどのようなものであるかにかか
わらず、高レベルあるいは低レベルのいずれか定められ
た方の信号を出力部へ出力すると共に、他の制御信号の
パルスを検出するごとに、出力部への出力を高レベルか
ら低レベルへあるいは低レベルから高レベルへ反転する
直流特性試験回路である。
【０００９】
【作用】図１は、本発明の原理説明図である。図１（ａ
）は、本発明による直流特性試験回路１を示しており、
これは、２つの制御信号ＣａおよびＣｂを受ける端子と
、入力信号Ｉａ〜Ｉｎを受ける端子と、入力信号Ｉａ〜
Ｉｎに対する出力信号Ｏａ〜Ｏｎを送出する端子とを有
する。
）は、本発明による直流特性試験回路１を示しており、
これは、２つの制御信号ＣａおよびＣｂを受ける端子と
、入力信号Ｉａ〜Ｉｎを受ける端子と、入力信号Ｉａ〜
Ｉｎに対する出力信号Ｏａ〜Ｏｎを送出する端子とを有
する。
【００１０】図１（ｂ）は、図１（ａ）の直流特性試験
回路１の動作を説明するためのタイミングチャートの図
である。図１（ｂ）において、２つの制御信号が共に“
Ｌ”の間は、入力信号Ｉａ，Ｉｂがそのまま出力信号Ｏ
ａ，Ｏｂとなって表われている。また、２つの制御信号
が共に“Ｈ”になると、出力信号Ｏａ，Ｏｂはその時の
直流特性試験回路１の状態によって定まり、ここでは“
Ｈ”か“Ｌ”かは不定である。
回路１の動作を説明するためのタイミングチャートの図
である。図１（ｂ）において、２つの制御信号が共に“
Ｌ”の間は、入力信号Ｉａ，Ｉｂがそのまま出力信号Ｏ
ａ，Ｏｂとなって表われている。また、２つの制御信号
が共に“Ｈ”になると、出力信号Ｏａ，Ｏｂはその時の
直流特性試験回路１の状態によって定まり、ここでは“
Ｈ”か“Ｌ”かは不定である。
【００１１】図１（ｂ）の英字符Ｔ１で示すタイミング
で、制御信号Ｃａにパルスが表われている。この時、直
流特性試験回路１は初期状態となり、各出力信号Ｏａ〜
Ｏｎを強制的に“Ｈ”あるいは“Ｌ”とする。図２（ｂ
）では、出力信号Ｏａ，Ｏｂをみてわかるとおり、初期
状態では“Ｌ”になっている。また、続いて他の制御信
号Ｃｂにパルスが表われるたびに、各出力信号Ｏａ〜Ｏ
ｎは“Ｈ”から“Ｌ”または“Ｌ”から“Ｈ”に強制的
に反転している。図１（ｂ）の英字符Ｔ２で示すタイミ
ングで、出力信号Ｏａ，Ｏｂは“Ｌ”から“Ｈ”に反転
し、英字符Ｔ３で示すタイミングで出力信号Ｏａ，Ｏｂ
は“Ｈ”から“Ｌ”に反転している。
で、制御信号Ｃａにパルスが表われている。この時、直
流特性試験回路１は初期状態となり、各出力信号Ｏａ〜
Ｏｎを強制的に“Ｈ”あるいは“Ｌ”とする。図２（ｂ
）では、出力信号Ｏａ，Ｏｂをみてわかるとおり、初期
状態では“Ｌ”になっている。また、続いて他の制御信
号Ｃｂにパルスが表われるたびに、各出力信号Ｏａ〜Ｏ
ｎは“Ｈ”から“Ｌ”または“Ｌ”から“Ｈ”に強制的
に反転している。図１（ｂ）の英字符Ｔ２で示すタイミ
ングで、出力信号Ｏａ，Ｏｂは“Ｌ”から“Ｈ”に反転
し、英字符Ｔ３で示すタイミングで出力信号Ｏａ，Ｏｂ
は“Ｈ”から“Ｌ”に反転している。
【００１２】当然のことながら、図１（ｂ）のタイミン
グチャートにおいて、制御信号ＣａおよびＣｂの論理を
逆にしても回路構成をその逆論理に合わせれば、入力信
号と出力信号との間に同一の関係を容易に生じさせるこ
とができるのは言うまでもない。
グチャートにおいて、制御信号ＣａおよびＣｂの論理を
逆にしても回路構成をその逆論理に合わせれば、入力信
号と出力信号との間に同一の関係を容易に生じさせるこ
とができるのは言うまでもない。
【００１３】
【実施例】図２は、本発明の実施例について説明する図
である。図２（ａ）は、半導体デバイス内のどこに本発
明による直流特性試験回路９を設けるのかを説明してい
る。半導体デバイスを入力ピンを含む入力部７と出力ピ
ンを含む出力部１０と、内部回路部８とに大きく分けた
場合において、図２（ａ）に示すように、直流特性試験
回路９は出力部１０の前段に設ける。
である。図２（ａ）は、半導体デバイス内のどこに本発
明による直流特性試験回路９を設けるのかを説明してい
る。半導体デバイスを入力ピンを含む入力部７と出力ピ
ンを含む出力部１０と、内部回路部８とに大きく分けた
場合において、図２（ａ）に示すように、直流特性試験
回路９は出力部１０の前段に設ける。
【００１４】図２（ｂ）は、本発明による直流特性試験
回路９の構成例と、半導体デバイスであるＬＳＩ１１の
概略構成とを示している。直流特性試験回路９へは、２
つの入力ピン１２，１３から２つの制御信号が、内部回
路部８から４つの入力信号が送られていると同時に、直
流特性試験回路９から出力ピン１４〜１７へ、各入力信
号に対する出力信号が送出されている。
回路９の構成例と、半導体デバイスであるＬＳＩ１１の
概略構成とを示している。直流特性試験回路９へは、２
つの入力ピン１２，１３から２つの制御信号が、内部回
路部８から４つの入力信号が送られていると同時に、直
流特性試験回路９から出力ピン１４〜１７へ、各入力信
号に対する出力信号が送出されている。
【００１５】２つの制御信号が共に“Ｌ”の場合は、Ａ
ＮＤ回路２０の出力が“１”、ＡＮＤ回路２１の出力が
“０”なので、直流特性試験回路９への入力信号は、そ
のまま出力信号となる。また、２つの制御信号が共に“
Ｈ”となり、その後入力ピン１２へ“Ｌ”のパルス信号
が伝わると、２つのＦＦ回路１８，１９がクリアされて
初期状態となる。このとき、ＡＮＤ回路２０の出力が“
０”なので４つのＡＮＤ回路２２〜２５の出力は“０”
であり、同時にＡＮＤ回路２１の出力も“０”なので、
結局４つのＯＲ回路２６〜２９の出力も“０”である。
ＮＤ回路２０の出力が“１”、ＡＮＤ回路２１の出力が
“０”なので、直流特性試験回路９への入力信号は、そ
のまま出力信号となる。また、２つの制御信号が共に“
Ｈ”となり、その後入力ピン１２へ“Ｌ”のパルス信号
が伝わると、２つのＦＦ回路１８，１９がクリアされて
初期状態となる。このとき、ＡＮＤ回路２０の出力が“
０”なので４つのＡＮＤ回路２２〜２５の出力は“０”
であり、同時にＡＮＤ回路２１の出力も“０”なので、
結局４つのＯＲ回路２６〜２９の出力も“０”である。
【００１６】以後、２つの制御信号が共に“Ｌ”になら
ない限りＡＮＤ回路２０の出力が“１”とならないので
、４つのＡＮＤ回路２２〜２５の出力は“０”の状態を
保つ。そのため、直流特性試験回路９の出力信号を決め
るのはＡＮＤ回路２１の出力となる。
ない限りＡＮＤ回路２０の出力が“１”とならないので
、４つのＡＮＤ回路２２〜２５の出力は“０”の状態を
保つ。そのため、直流特性試験回路９の出力信号を決め
るのはＡＮＤ回路２１の出力となる。
【００１７】図示するように、２つのＦＦ回路１８，１
９の反転動作によってＡＮＤ回路２１は、出力を“０”
から“１”にまたは“１”から“０”に変化する。２つ
のＦＦ回路１８，１９は入力ピン１３に加えられるパル
ス信号を受けるたびに反転するので、直流特性試験回路
９の各出力信号は、入力ピン１３にパルス信号を伝える
ことにより、“Ｈ”または“Ｌ”にすることができる。
９の反転動作によってＡＮＤ回路２１は、出力を“０”
から“１”にまたは“１”から“０”に変化する。２つ
のＦＦ回路１８，１９は入力ピン１３に加えられるパル
ス信号を受けるたびに反転するので、直流特性試験回路
９の各出力信号は、入力ピン１３にパルス信号を伝える
ことにより、“Ｈ”または“Ｌ”にすることができる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
半導体デバイスの出力端子に“Ｈ”レベルおよび“Ｌ”
レベルの電位を容易に設定することができるので、ＶＯ
Ｈ・ＶＯＬ試験を容易かつ短時間で行なうことができる
という利点がある。
半導体デバイスの出力端子に“Ｈ”レベルおよび“Ｌ”
レベルの電位を容易に設定することができるので、ＶＯ
Ｈ・ＶＯＬ試験を容易かつ短時間で行なうことができる
という利点がある。
【図１】本発明の原理説明図である。
【図２】本発明の実施例について説明する図である。
１，２，１８，１９ ＦＦ回路
３〜５，２０〜２５ ＡＮＤ回路６，２６〜２９
ＯＲ回路 ７ 入力部 ８ 内部回路部 ９ 直流特性試験回路 １０ 出力部 １１ ＬＳＩ １２，１３ 入力ピン １４〜１７ 出力ピン
ＯＲ回路 ７ 入力部 ８ 内部回路部 ９ 直流特性試験回路 １０ 出力部 １１ ＬＳＩ １２，１３ 入力ピン １４〜１７ 出力ピン
Claims (1)
- 【請求項１】 半導体デバイス試験において、半導体
デバイスの内部回路部と出力部との間に設けられ、入力
信号に対して予め定められた信号を出力する試験回路で
あって、２つの制御信号を受けて、１の制御信号のパル
スを検出した時に初期化状態となり、内部回路部から受
ける入力信号がどのようなものであるかにかかわらず、
高レベルあるいは低レベルのいずれか定められた方の信
号を出力部へ出力すると共に、他の制御信号のパルスを
検出するごとに、出力部への出力を高レベルから低レベ
ルへあるいは低レベルから高レベルへ反転することを特
徴とする直流特性試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135038A JP3025551B2 (ja) | 1991-06-06 | 1991-06-06 | 直流特性試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135038A JP3025551B2 (ja) | 1991-06-06 | 1991-06-06 | 直流特性試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359173A true JPH04359173A (ja) | 1992-12-11 |
| JP3025551B2 JP3025551B2 (ja) | 2000-03-27 |
Family
ID=15142494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135038A Expired - Fee Related JP3025551B2 (ja) | 1991-06-06 | 1991-06-06 | 直流特性試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3025551B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5159764B2 (ja) | 2007-03-30 | 2013-03-13 | 株式会社クラレ | 銀付調皮革様シートおよびその製造方法 |
-
1991
- 1991-06-06 JP JP3135038A patent/JP3025551B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3025551B2 (ja) | 2000-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |
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