JP2001289907A

JP2001289907A - 半導体集積回路試験装置及び試験方法

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Publication number: JP2001289907A
Application number: JP2000103885A
Authority: JP
Inventors: Noriyuki Takase; 宣之高瀬
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-04-05
Filing date: 2000-04-05
Publication date: 2001-10-19
Anticipated expiration: 2020-04-05
Also published as: JP3589934B2

Abstract

(57)【要約】【課題】出力負荷容量による、被試験デバイスの立ち上
がり及び立ち上がりの波形なまり等を防止する半導体集
積回路試験装置及び方法を提供。【解決手段】被試験デバイスの端子のうち、出力信号が
出力されるか、又は、入力信号と出力信号の入出力が行
われる一の端子に、前記端子電圧と、与えられたしきい
値電圧との大小関係から、前記端子に流し込むソース電
流又は前記端子から引き込むシンク電流を供給するダイ
オードブリッジを有する電流負荷回路を複数備え、複数
の電流負荷回路のダイオードブリッジには異なるしきい
値電圧が与えられ、前記複数の電流負荷回路はそれぞ
れ、スイッチを介して、前記被試験デバイスの出力端と
接続され、前記被試験デバイスの前記出力電圧の変化率
を検出する手段と、前記被試験デバイスの前記出力電圧
と前記変化率とに基づき、前記複数のスイッチをそれぞ
れオン・オフする手段と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
試験装置及び方法に関し、特に、電流負荷を可変する回
路を備えた試験装置、及び電流負荷回路を用いた試験方
法に関する。

【０００２】

【従来の技術】図６に、電流負荷回路（ダイナミックロ
ード）を備えた従来のＬＳＩテスタの一Ｉ／Ｏチャネル
あたりのピンエレクトロニクスカードと、被試験デバイ
ス（Device Under Test；「ＤＵＴ」という）の接続
構成の一例を模式的に示す。

【０００３】図６において、１０１はテスタのロードボ
ード上のソケット（いずれも不図示）等に装着される、
被試験対象の半導体集積回路（被試験デバイス）（Devi
ce Under Test；「ＤＵＴ」という）であり、１０２は
ＤＵＴ１０１内の出力インピーダンスＲの出力バッファ
回路である。１０３は、ＬＳＩテスタのテストヘッドに
実装されるピンエレクトロニクスカードである。ピンエ
レクトロニクスカード１０３は、ＤＵＴ１０１に印加す
る試験用の信号波形（フォースデータ）を出力するドラ
イバ回路１０４と、ＤＵＴ１０１から出力される出力信
号波形を期待値と比較するための、出力Ｌｏｗレベル
（ＶＯＬ）と出力Ｈｉｇｈレベル（ＶＯＨ）と比較する
２つのコンパレータよりなるコンパレータ回路１０５
と、ファンクショナル試験中、ＤＵＴ１０１の出力状態
によって負荷条件を変えることのできる電流負荷回路
（「プログラマブルロード」ともいう）と、を備えてい
る。

【０００４】図６において、１０７は、ＤＵＴ１０１と
ピンエレクトロニクスカード１０３とを接続する伝送線
路（特性インピーダンスＺ０の同軸ケーブル）である。
Ｓは、試験を行うにあたってドライバ回路１０４、コン
パレータ回路１０５、電流負荷回路１０６を選択的に活
性化させるストローブ信号である。

【０００５】電流負荷回路１０６は、ダイオードブリッ
ジ１１１と、ダイオードブリッジ１１１に与えるしきい
値電圧ＶＴを切り換える電流負荷切換電圧発生部１０８
と、ソース電流負荷回路１０９（Ｖ／Ｉ変換回路）と、
シンク電流負荷回路１１０（Ｖ／Ｉ変換回路）と、を備
えており、ダイオードブリッジ１１１は、ＤＵＴ１０１
に流し込むソース電流（Ｉｓｏｕｒｃｅ）と、ＤＵＴ１
０１から引き込むシンク電流（Ｉｓｉｎｋ）とを、電流
負荷切換電圧発生部１０８のしきい値電圧ＶＴによって
切り換える。

【０００６】ＤＵＴ１０１内の出力バッファ回路１０２
の出力電圧Ｖｏｕｔが、Ｖｏｕｔ＞ＶＴのとき、電流負
荷回路１０６からシンク電流（Ｉｓｉｎｋ）が流れ出
し、Ｖｏｕｔ＜ＶＴのとき、電流負荷回路１０６からソ
ース電流（Ｉｓｏｕｒｃｅ）が流れ込む。

【０００７】

【発明が解決しようとする課題】従来のＬＳＩテスタに
おいては、電流負荷回路（ダイナミックロード）１０６
を用いて、リンギングを防止が防止できるほか、ＬＳＩ
テスタのピンエレクトロニクスカード、ピンエレクトロ
ニクスカードのコンパレータ回路１０５の負荷容量、さ
らに被試験デバイスまでの配線等に原因する負荷容量に
よる波形なまり等をある程度防止することはできるもの
の、電流負荷切換電圧発生部１０８は一つの固定電圧値
しか設定できない。すなわち従来のＬＳＩテスタにおい
て、テストプログラムにより電流負荷切換電圧発生部１
０８におけるしきい値電圧ＶＴはプログラマブルに設定
できるが、これは、一つのファンクション試験（テスタ
からテストパタンを被試験デバイスに印加し、被試験デ
バイスの出力をコンパレータで期待値と比較判定する試
験）の開始前、又は該ファンクション試験終了後に行わ
れ、ファンクション試験動作中は、しきい値電圧ＶＴは
ファンクション試験の前に設定された固定電圧値とされ
る。

【０００８】この場合、例えば特開平３−１９７８７９
号公報等にも詳細に説明されているように、被試験デバ
イスの出力波形のオーバーシュートとアンダーシュート
のいずれか一方しか波形整形することができず、ＤＵＴ
の正しい試験・評価を行うことができない。

【０００９】また、被試験デバイスの出力電圧Ｖｏｕｔ
が、ダイオードブリッジに供給されるしきい値電圧ＶＴ
よりも大きいか否かだけで、シンク電流、ソース電流を
切り換えており、出力電圧Ｖｏｕｔがしきい値電圧ＶＴ
よりも小さい場合には一定のソース電流（定電流）が流
し込まれ、出力電圧Ｖｏｕｔがしきい値電圧ＶＴを少し
でも超えるとただちに一定のシンク電流（定電流）で引
き込みがなされ、適正な動作が得られない。

【００１０】さらにＬＳＩテスタのロードボードにＤＵ
Ｔを搭載してピンエレクトロニクスカードに接続した場
合に、例えばＤＵＴを実機へ実装する場合と比べて、出
力負荷容量の相違等から、ＤＵＴからの出力信号の立ち
上がり時間／立ち下がり時間が遅れる等、ＡＣ特性が相
違する場合がある。かかる問題に対処すべく、電流負荷
回路１０６からのソース／シンク電流により、被試験デ
バイスの出力の容量負荷を充放電し、出力負荷容量によ
る波形なまりを補正する場合、電流負荷切換電圧発生部
１０８が一つの固定電圧値しか設定できない従来のＬＳ
Ｉテスタにおいては、ＤＵＴ１０１の出力の立ち上がり
又は立ち下がり波形のうち、一方しか補正することはで
きず、ファンクション試験を正しく行うことができない
ことになる。例えば、被試験デバイスの出力波形の立ち
上がりの波形なまりは補正でき、期待値パターン“１”
の比較はパスしても、立ち下がりの波形なまりが補正で
きない場合、期待値パターン“０”の比較はフェイルし
てしまう場合がある。そこで、１回目のファンクション
試験では、コンパレータにおいて、期待値パターン
“０”との比較をマスクし、期待値パターン“１”とだ
け比較し、次に、しきい値電圧ＶＴを切り換え、再びフ
ァンクション試験を行い、その際、期待値パターン
“１”との比較をマスクし、期待値パターン“０”とだ
け比較する等のテスト手順を行う必要があり、その結
果、テスト時間の増大を招いている。

【００１１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その主たる目的は、出力負荷
容量による被試験デバイスの立ち上がり及び立ち上がり
出力の遅延を防止する半導体集積回路試験装置及び方法
を提供することにある。これ以外に本発明の目的、特
徴、利点等は、下記の実施の形態の記載から、当業者に
は直ちに明らかとされるであろう。

【００１２】

【課題を解決するための手段】前記目的を達成する本発
明に係る装置は、被試験対象の半導体集積回路（「被試
験デバイス」という）の端子のうち、出力信号が出力さ
れるか、又は、入力信号と出力信号の入出力が行われる
一の端子に対して、前記端子に流し込むソース電流、及
び、前記端子から引き込むシンク電流を供給するダイオ
ードブリッジを有する電流負荷回路を複数備え、前記複
数の電流負荷回路のダイオードブリッジには、それぞれ
異なるしきい値電圧が与えられ、前記複数の電流負荷回
路の各々は、それぞれ、スイッチを介して、前記被試験
デバイスの前記端子と接続され、前記被試験デバイスの
前記端子からの出力信号波形の変化率を検出する手段
と、前記被試験デバイスの前記端子からの出力信号のレ
ベルと、前記変化率と、に基づき、前記複数のスイッチ
を、それぞれ、オン・オフ制御する手段と、を備えてい
る。

【００１３】本発明に係る方法は、被試験デバイスの端
子のうち、出力信号が出力されるか、又は、入力信号と
出力信号の入出力が行われる一の端子に対して、前記端
子にソース電流、及び、シンク電流を供給するダイオー
ドブリッジを有する電流負荷回路を複数設け、前記複数
の電流負荷回路のダイオードブリッジには、異なるしき
い値電圧を与え、前記被試験デバイスの前記端子からの
出力信号波形の変化率を検出し、前記被試験デバイスの
前記端子からの出力信号のレベルと、前記変化率と、に
基づき、前記複数のスイッチを、それぞれ、オン・オフ
することで、前記被試験デバイスの前記出力信号波形の
立ち上がり及び立ち下がりの、出力負荷容量に起因す
る、波形なまりを整形する。

【００１４】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、被試験デバイスの一の出力端子（入出力端子を含
む）に対して、電流負荷回路を複数備え、これら複数の
電流負荷回路のダイオードブリッジには異なるしきい値
電圧を与え、複数の電流負荷回路はそれぞれ、スイッチ
を介して、前記被試験デバイスの前記出力端と接続さ
れ、被試験デバイスの出力電圧だけでなく、出力電圧、
該出力電圧の時間変化率（微分値）とに基づき、スイッ
チをオン・オフ制御することで、被試験デバイスの立ち
上がり、及び立ち下がりの出力負荷容量に起因する、波
形なまりを整形するようにしたものである。

【００１５】より詳細には、本発明の一実施の形態にお
いて、図１を参照すると、ＬＳＩテスタのピンエレクト
ロニクスカード（ピンエレクトロニクス回路）は、被試
験デバイス（１）の一つの端子（出力バッファ回路に接
続される出力ピン又は出力バッファ回路と入力バッファ
回路に共通に接続される入出力ピン）（ノードＡ）に対
して、該端子の電圧と、しきい値電圧の大小から、ソー
ス電流及びシンク電流を供給するダイオードブリッジ
（３１、４１）を備えた、第１、第２の電流負荷回路
（３０、４０）を備え、第１、第２の電流負荷回路（３
０、４０）のダイオードブリッジ（３１、４１）には第
１、第２のしきい値電圧（ＶＴ１、ＶＴ２）が与えら
れ、第１、第２の電流負荷回路（３０、４０）はそれぞ
れ、第１、第２のスイッチ（５１、５２）を介して、被
試験デバイス（１）の端子（ノードＡ）と接続されてい
る。

【００１６】さらに、被試験デバイス（１）の端子（ノ
ードＡ）の電圧波形の変化率（時間変化率）を検出する
微分回路（６０）と、被試験デバイス（１）の該端子か
らの出力電圧と第１の基準電圧（ＶＨ１）とを比較し、
前記出力電圧が第１の基準電圧（ＶＨ１）以上のとき
に、アクティブ状態の信号を出力する第１の比較回路
（８１）と、被試験デバイス（１）の該端子からの出力
電圧と第２の基準電圧（ＶＬ１）とを比較し、前記出力
電圧が第２の基準電圧（ＶＬ１）以下のときにアクティ
ブ状態の信号を出力する第２の比較回路（８２）と、微
分回路（６０）の出力電圧と第３の基準電圧（ＶＨ２）
とを比較し、微分回路（６０）の出力電圧が第３の基準
電圧（ＶＨ２）以上のときにアクティブ状態の信号を出
力する第３の比較回路（７１）と、微分回路（６０）の
出力電圧と第４の基準電圧（ＶＬ２）とを比較し、微分
回路（６０）の出力電圧が第４の基準電圧（ＶＬ２）以
下のときにアクティブ状態の信号を出力する第４の比較
回路（７２）と、第１の比較回路（８１）の出力と、第
３の比較回路（７１）の出力と、テストパタンのより値
が設定されＩ／Ｏを制御する信号であってドライバ回路
（１０）をインヒビット状態とするときインアクティブ
状態とされるＩ／Ｏコントロール信号をインバータで反
転した信号と、の３つの信号を入力とし、これら３つの
信号が全てアクティブ状態のとき、第１のスイッチ（５
１）をオンとする第１の論理回路（９１）と、第２の比
較回路（８２）の出力と、第４の比較回路（７２）の出
力と、Ｉ／Ｏコントロール信号をインバータで反転した
信号と、の３つの信号を入力とし、これら３つの信号が
全てアクティブ状態のとき、第２のスイッチ（５２）を
オンとする第２の論理回路（９２）と、を備えている。

【００１７】第１の電流負荷回路（３０）のダイオード
ブリッジに与える第１のしきい値電圧（ＶＴ１）が、第
２の電流負荷回路（４０）のダイオードブリッジに与え
る第２のしきい値電圧（ＶＴ２）よりも高い値とされ
る。また第１の基準電圧（ＶＨ１）＜第２の基準電圧
（ＶＬ１）とされている。

【００１８】試験デバイスの前記端子から出力される出
力信号の立ち上がり時に、第１のスイッチ（５１）がオ
ンとされたときに、第１の電流負荷回路（３０）からソ
ース電流が、試験デバイスの前記端子に供給され、被試
験デバイスの前記端子から出力される出力信号の立ち下
がり時に第２のスイッチ（５２）がオンとされたときに
第２の電流負荷回路（４０）から、シンク電流が、試験
デバイスの前記端子に供給される。

【００１９】本発明は、別の実施の形態において、第
１、第２の電流負荷回路（３０、４０）と、第１乃至第
４の比較回路（８１、８２、７１、７２）と、微分回路
（６０）、第１、第２の論理回路（９１、９２）と、第
１、第２のスイッチ（５１、５２）とからなる出力波形
のなまりを補正する回路を、スイッチ（５３）を介し
て、被試験デバイスの端子（Ａ）に接続する構成として
もよい。この場合、スイッチ（５３）は、好ましくは、
テストプログラムによって、その開閉が、制御される。

【００２０】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく本発明の実施例について図面を参照し
て説明する。

【００２１】図１は、本発明の一実施例の構成を示す図
であり、ＬＳＩテスタのピンエレクトロニクスカードの
一Ｉ／Ｏチャネルあたりの概略構成を示したものであ
る。

【００２２】図１を参照すると、本発明の一実施例にお
いて、パターンデータに基づき、Ｈｉｇｈ／Ｌｏｗレベ
ルのフォース（印加）データを、被試験デバイスに印加
するドライバ回路１０は、スイッチ（ＳＷ１）５０を介
して、被試験デバイス（ＤＵＴ）１の入出力ピン（Ａ
点）と接続されている。Ａ点には、被試験デバイス１か
ら出力される出力信号波形を期待値と比較するコンパレ
ータ回路２０（図５の１０５と同じ構成）が接続され
る。なお被試験デバイス１は、不図示の内部回路からの
信号をピン（Ａ点）に駆動出力する出力バッファ回路１
１（ＰチャネルＭＯＳトランジスタＭＰ１、Ｎチャネル
ＭＯＳトランジスタＭＮ１）と、ピン（Ａ点）の電位を
内部回路へ伝達するＣＭＯＳインバータ回路（Ｐチャネ
ルＭＯＳトランジスタＭＰ２、ＮチャネルＭＯＳトラン
ジスタＭＮ２）よりなる入力バッファ回路１１と、を備
えている。出力バッファ回路１１は、入力モードのと
き、オフ状態（ハイインピーダンス状態）とされる。な
お、本発明において、Ａ点は、被試験デバイスの出力ピ
ンであってもよい。

【００２３】本発明の一実施例において、スイッチ（Ｓ
Ｗ１）５０の制御としては、周知の制御方式が用いられ
ており、スイッチ（ＳＷ１）５０は、Ｉ／Ｏコントロー
ルデータ（Ｉ／Ｏｃｏｎｔｒｏｌｄａｔａ；テスト
パターンのモード（フォース、インヒビット）により値
が設定される）により、オン・オフが制御され、被試験
デバイス１の入出力ピン（Ｉ／Ｏ）が出力モードのと
き、スイッチ（ＳＷ１）５０はオフされ、ドライバ回路
１０はインヒビット状態とされる。より詳細には、ＬＳ
Ｉテスタのテストパターンがフォース（Ｆｏｒｃｅ）モ
ードを示すときはＩ／ＯコントロールデータがＨｉｇｈ
レベルに設定され、スイッチ（ＳＷ１）５０がオンし、
ドライバ回路１０からのフォースデータが被試験デバイ
ス１の端子に供給され、インヒビット（Ｉｎｈｉｂｉ
ｔ）モードのときは、Ｉ／ＯコントロールデータがＬｏ
ｗレベルとなり、スイッチ（ＳＷ１）５０がオフする。
なお、被試験デバイスのピン一つに対して、一つのドラ
イバ回路１０とコンパレータ回路２０（一枚のピンエレ
クトロニクスカード）を備えた構成の他に、一枚のピン
エレクトロニクスカードに複数のドライバ回路と複数の
コンパレータ回路を備え、一枚のピンエレクトロニクス
カードで複数チャネル（ピン）をサポートする回路に対
しても本発明が適用できることは勿論である。

【００２４】本発明の一実施例においては、Ａ点には、
スイッチ（ＳＷ２）５１と、スイッチ（ＳＷ３）５２
と、を介して、それぞれ、ダイナミックロード３０と、
ダイナミックロード４０とが接続されている。

【００２５】さらにＡ点には、コンパレータ８１、８
２、及び、微分回路６０とが接続されている。

【００２６】コンパレータ８１は、電圧ＶＨ１と、被試
験デバイス１の出力電圧（Ａ点の電圧）とを比較し、Ａ
点の電圧が、電圧ＶＨ１以上のとき、出力ノードＤにＨ
ｉｇｈレベルを出力する。

【００２７】コンパレータ８２は、電圧ＶＬ１と被試験
デバイス１の出力電圧（Ａ点の電圧）とを比較し、Ａ点
の電圧が電圧ＶＬ１以下のとき出力ノードＦにＨｉｇｈ
レベルを出力する。

【００２８】微分回路６０の出力は、コンパレータ７１
とコンパレータ７２に共通に入力される。

【００２９】コンパレータ７１は、微分回路６０の出力
（Ｂ点の電圧）を電圧ＶＨ２と比較し、微分回路６０の
出力が電圧ＶＨ２以上のとき、出力ノードＣにＨｉｇｈ
レベルを出力する。

【００３０】コンパレータ７２は、微分回路６０の出力
（Ｂ点の電圧）を電圧ＶＬ２と比較し、微分回路６０の
出力が電圧ＶＬ２以下のとき、出力ノードＥにＨｉｇｈ
レベルを出力する。

【００３１】コンパレータ７１の出力（Ｃ）と、コンパ
レータ８１の出力（Ｄ）と、Ｉ／Ｏコントロールデータ
（ドライバ回路１０のスイッチ（ＳＷ１）５０がオンの
ときＨｉｇｈレベル）をインバータＩＮＶ１で反転した
信号（ドライバ回路１０がインヒビット状態のときＨｉ
ｇｈレベル）とが、３入力ＡＮＤ回路９１に入力され、
ＡＮＤ回路９１の出力が、スイッチ（ＳＷ２）５１の制
御端子に接続されている。

【００３２】コンパレータ７２の出力（Ｅ）と、コンパ
レータ８２の出力（Ｆ）と、Ｉ／Ｏコントロールデータ
をインバータ（ＩＮＶ１）で反転した信号とが、３入力
ＡＮＤ回路９２に入力され、ＡＮＤ回路９２の出力がス
イッチ（ＳＷ３）５２の制御端子に接続されている。

【００３３】図１において、被試験デバイスが、３Ｖ系
電源の場合、一例として、コンパレータ８１の基準電圧
ＶＨ１は、０．５Ｖ、コンパレータ８２の基準電圧ＶＬ
１は、２．５Ｖ、に設定される。

【００３４】また、コンパレータ７１の基準電圧ＶＨ２
は、微分回路６０のオフセット電圧（無信号時の出力）
に所定電圧（０．１Ｖ）加算した電圧に設定され、コン
パレータ７２の基準電圧ＶＬ２は、微分回路６０のオフ
セット電圧（無信号時の出力）に所定電圧（０．１Ｖ）
差し引いた電圧、に設定される。

【００３５】またダイナミックロード３０のダイオード
ブリッジ３１に与えるしきい値電圧は３Ｖ、ダイナミッ
クロード４０のダイオードブリッジ４１に与えるしきい
値電圧は０Ｖとする。

【００３６】ダイナミックロード３０、４０から被試験
デバイス１に流し込むソース電流（ＩＬＬ１、ＩＬＬ
２）、被試験デバイス１から引き込みシンク電流（ＩＬ
Ｈ１、ＩＬＨ２）は、例えば、いずれも５ｍＡとされ
る。

【００３７】なお、しきい値電圧（ＶＴ１、ＶＴ２）、
基準電圧（ＶＨ１、ＶＬ１、ＶＨ２、ＶＬ１）、ソース
電流（ＩＬＬ１、ＩＬＬ２）、シンク電流（ＩＬＨ１、
ＩＬＨ２）は、ＬＳＩテスタにおいて実行されるテスト
プログラムから値が可変に設定される。

【００３８】図４に、本発明の一実施例における、微分
回路６０の回路構成の一例を模式的に示す。微分回路６
０は、Ａ点に接続されるバッファ（インピーダンス変換
回路）と、容量Ｃと、電源電位ＶＤＤと接地電位ＶＳＳ
間に接続される抵抗Ｒ１、Ｒ２とを備えてなるＣＲ微分
回路よりなる。微分回路６０の特性（カットオフ特性）
を定める、容量Ｃ、抵抗Ｒ１、Ｒ２の値も、ＬＳＩテス
タにおいて、テストプログラムで可変される構成とされ
ている。

【００３９】図２は、図１に示した各ノード（点）の信
号波形を示す信号波形図である。ノードＡの立ち上がり
時に、Ｂ点の電圧は急峻に立ち上がり、Ｂ点がＶＨ２以
上の間、Ｃ点はＨｉｇｈレベルとされ、Ａ点がＶＨ１以
上の間、Ｄ点がＨｉｇｈレベルとされ、３入力ＡＮＤ回
路９１の出力がＨｉｇｈとなり（Ｉ／Ｏコントロールデ
ータはＬｏｗレベル）、スイッチ５１がオンし、ダイナ
ミックロード３０がＡ点と導通し（図２のＤＬ１Ｏ
Ｎ）、Ａ点の電圧としきい値ＶＴ１（３Ｖ）との大小に
基づき、シンク、ソース電流が供給される。

【００４０】ノードＡの立ち下がり時に、Ｂ点の電圧は
急峻に立ち下がり、Ｂ点がＶＬ２以上の間、Ｅ点はＨｉ
ｇｈレベルとされ、Ａ点がＶＬ１以下の間、Ｆ点がＨig
hレベルとされ、３入力ＡＮＤ回路９２の出力がＨｉｇ
ｈとなり（Ｉ／ＯコントロールデータはＬｏｗレベ
ル）、スイッチ５２がオンし、ダイナミックロード４０
がＡ点と導通し（図２のＤＬ２ＯＮ）、Ａ点の電圧と
しきい値ＩＬＶ２（０Ｖ）との大小に基づき、シンク、
ソース電流が供給され、この場合、Ｖｏｕｔ＞ＶＴ２
（０Ｖ）であるため、シンク電流が供給される。

【００４１】このように、本発明の一実施例において
は、ダイオードブリッジに与えるしきい値電圧が互いに
異なるダイナミックロード（電流負荷回路）を複数備
え、被試験デバイスの出力電圧レベルだけでなく、出力
電圧レベルと出力電圧の変化率（時間変化率）から、被
試験デバイスの出力に接続するダイナミックロードを選
択する構成としたことにより、被試験デバイスの出力の
立ち上がり及び立ち下がりの両方に対して電流を供給す
ることができ、被試験デバイスの出力の容量負荷による
波形なまりを整形（補正）することができる。

【００４２】図３は、本発明の一実施例のピンエレクト
ロニクスカードを備えたＬＳＩテスタを用いた場合の被
試験デバイスの出力波形を模式的に示す図である。図３
において、被試験デバイスは３Ｖ系電源電圧で駆動さ
れ、波形は、本発明の一実施例における被試験デバイ
スの出力電圧波形であり、波形は、比較例として、本
発明を適用しない場合の、３Ｖ系電源電圧におけるＬＳ
Ｉテスタにおける被試験デバイスの出力電圧波形であ
る。

【００４３】本発明の一実施例においては、被試験デバ
イス１の出力の立ち上がり時に、コンパレータ８１の電
圧ＶＨ１で規定される電圧以上であり、コンパレータ７
１に供給される電圧ＶＨ２で規定される変化率以上のと
きに、ダイナミックロード３０から、ソース電流が供給
され、図３の波形に示すように、被試験デバイスの出
力が急峻に変化する（傾きが大）立ち上がり前半から、
傾きが緩やかになるまでの間、スイッチ（ＳＷ２）５１
がオンし、ダイナミックロード３０より、ソース電流を
供給することで、立ち上がり時間を短縮している。同様
にして、被試験デバイス１の出力の立ち下がりについて
は、コンパレータ８２の電圧ＶＬ１で規定される電圧以
下であり、コンパレータ７２に供給される電圧ＶＬ２で
規定される変化率以下（絶対値はＶＬ２以上）のとき
に、ダイナミックロード４０からシンク電流が供給さ
れ、立ち上がり時間を短縮している。

【００４４】回路シミュレータＳＰＩＣＥ等を用いたシ
ミュレーション結果から、出力バッファ回路（ＣＭＯＳ
バッファ、デバイスパラメータは典型値を用いる）のＡ
Ｃ特性の一例として、負荷容量と伝搬遅延時間（３．３
Ｖ系電源電圧で入力信号が論理閾値電圧１．６５Ｖを越
えてから（あるいは下回ってから）、出力信号が論理閾
値電圧１．６５Ｖを越える（下回る）までの時間）との
関係を説明すると、負荷容量が０.０１ｐＦの場合、Ｉ
ＯＨ（Ｈｉｇｈレベル出力の入力電流）＝１ｍＡで２ｎ
ｓ程度、ＩＯＨ＝３ｍＡで０．６ｎｓ程度、ＩＯＨ＝９
ｍＡで０．５ｎｓ程度となる。また負荷容量が１００ｐ
Ｆの場合、ＩＯＨ＝１ｍＡで１５ｎｓ程度、ＩＯＨ＝３
ｍＡで１３ｎｓ程度、ＩＯＨ＝９ｍＡで５ｎｓ程度とな
る。

【００４５】そして、ＩＯＨ＝１ｍＡで、負荷容量が１
５０ｐｓの場合、立ち上がり信号が３．３Ｖに安定する
までの時間は、約３０ｎｓにもなる場合がある。このよ
うな場合、本発明の一実施例によれば、ダイナミックロ
ード３０、４０から、出力信号の立ち上がり及び立ち下
がり時に、それぞれソース、シンク電流を供給すること
で、被試験デバイスの出力バッファ回路１１の負荷容量
の充電、放電を手助けし、出力負荷容量による被試験デ
バイスの立ち上がり、立ち下がり出力の波形なまりを整
形して遅延を短縮し、ＬＳＩテスタにおいて、デバイス
の本来動作スペックに近いテスト周波数で、被試験デバ
イスをテストすることができる。本発明の一実施例にお
いては、例えばＵＳＢ（Universal Serial Bus）イン
タフェース回路（低速タイプ）を数十ＭＨｚのテストレ
ートで試験する場合等に好適とされている。

【００４６】なお上記実施例では、ＬＳＩテスタを例に
説明したが、メモリテスタ、アナログデジ混在テスタに
も適用できることは勿論であり、また被試験デバイス
は、ＭＯＳデバイスに限定されるものでなく、バイポー
ラデバイスにも適用可能であることは勿論である。さら
に、一Ｉ／Ｏチャネルあたり備えるダイナミックロード
の数は２個に限定されるものでなく、それ以上含む構成
としてもよい。

【００４７】次に本発明の他の実施例について説明す
る。図５は、本発明の第２の実施例の構成を示す図であ
る。図５において、図１に示した要素と同一の要素には
同一の参照符号が付されている。

【００４８】図５を参照すると、本発明の第２の実施例
は、図１を参照して説明した前記実施例に、スイッチ
（ＳＷ４）５３を備え、例えばテストプログラム等でス
イッチ（ＳＷ４）５３をオン・オフ制御する構成とした
ものである。スイッチ（ＳＷ４）５３は、例えばリレー
スイッチ等から構成され、スイッチ（ＳＷ４）５３のオ
ン時には、ダイナミックロード３０、４０、コンパレー
タ８１、８２、微分回路６０、コンパレータ７１、７
２、ＡＮＤ回路９１、９２、スイッチ（ＳＷ２）５１、
スイッチ（ＳＷ３）５２からなり、出力波形のなまりを
補正する回路が、被試験デバイス１の端子Ａに接続され
る。一方、スイッチ（ＳＷ４）５３のオフ時には、出力
波形のなまりを補正する回路は、被試験デバイス１の端
子Ａから切り離される。

【００４９】本発明の第２の実施例においては、被試験
デバイスを、高速のテストレートで試験する時に、スイ
ッチ（ＳＷ４）５３のオンとして、出力波形のなまりを
補正する回路を機能させ、被試験デバイスを低速のテス
トレートで試験する時に、スイッチ（ＳＷ４）５３のオ
フとする。

【００５０】なお、出力波形のなまりを補正する回路と
は別に、ピンエレクトロニクスカードが、ダイナミック
ロードとして、図６に示した電流負荷回路１０６（ダイ
ナミックロード）を備えていてもよいことは勿論であ
る。

【００５１】また、スイッチ（ＳＷ４）５３で端子Ａに
接続される、出力波形のなまりを補正する回路を、ピン
エレクトロニクスカード内に搭載することなく、テスト
ヘッドのロードボード等に設ける構成としてもよい。

【００５２】さらに、出力波形のなまりを補正する回路
を、所定個数のチャネルに対して共通に一つ備え、テス
トプログラムによるピン割り付けに応じて、出力波形の
なまりを補正する回路を、被試験デバイスの所望の出力
端子又は入出力端子に、択一的に選択して、接続するよ
うな構成としてもよいことは勿論である。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
ＬＳＩテスタ等半導体集積回路試験装置において、負荷
容量による被試験デバイスの立ち上がり及び立ち上がり
出力の波形なまりを整形し、立ち上がり及び立ち上がり
の双方の時間を短縮し、デバイスの本来動作スペックに
近いテスト周波数で、被試験デバイスをテストすること
ができる、という効果を奏する。

【００５４】その理由は、本発明においては、ダイオー
ドブリッジに供給するしきい値電圧が異なる電流負荷回
路を複数備え、出力波形の変化率と出力電圧とに基づ
き、被試験デバイスに接続する電流負荷回路を選択す
る、構成としたためである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例の動作を説明するためのタイ
ミング波形図である。

【図３】本発明の一実施例の被試験デバイスの出力波形
を示す図である。

【図４】本発明の一実施例の微分回路の構成を示す図で
ある。

【図５】本発明の他の実施例の構成を示す図である。

【図６】従来のＬＳＩテスタのピンエレクトロニクスカ
ード（回路）の構成を示す図である。

【符号の説明】

１、１０１ＤＵＴ１０、１０４ドライバ回路１１、１０２出力バッファ回路１２入力バッファ回路２０、１０５コンパレータ回路３０、４０、１０６ダイナミックロード３１、４１、１１１ダイオードブリッジ５０、５１、５２、５３スイッチ６０微分回路７１、７２コンパレータ８１、８２コンパレータ９１、９２ＡＮＤ回路１０１ａ出力ピン１０４ドライバ回路１０７伝送路１０９ソース電流負荷回路１１０シンク電流負荷回路

Claims

【特許請求の範囲】

【請求項１】被試験対象の半導体集積回路（「被試験デ
バイス」という）の端子のうち、出力信号が出力される
か、又は、入力信号と出力信号の入出力が行われる一の
端子に対して、前記端子に流し込むソース電流、及び、
前記端子から引き込むシンク電流を供給するダイオード
ブリッジを有する電流負荷回路を複数備え、前記複数の
電流負荷回路のダイオードブリッジには、それぞれ異な
るしきい値電圧が与えられ、前記複数の電流負荷回路の各々は、それぞれ、スイッチ
を介して、前記被試験デバイスの前記端子と接続され、前記被試験デバイスの前記端子からの出力信号波形の変
化率を検出する手段と、前記被試験デバイスの前記端子からの出力信号のレベル
と、前記変化率と、に基づき、前記複数のスイッチを、
それぞれ、オン・オフ制御する手段と、を備えたことを特徴とする半導体集積回路試験装置。
【請求項２】被試験対象の半導体集積回路（「被試験デ
バイス」という）の端子のうち、出力信号が出力される
か、又は、入力信号と出力信号の入出力が行われる一の
端子に対して、前記端子電圧と、与えられたしきい値電
圧との大小関係から、前記端子に流し込むソース電流、
及び、前記端子から引き込むシンク電流を供給するダイ
オードブリッジを有する第１の電流負荷回路と第２の電
流負荷回路とを備え、前記第１、及び第２の電流負荷回路のダイオードブリッ
ジには、それぞれ、値の異なる第１、及び第２のしきい
値電圧が与えられ、前記第１、及び第２の電流負荷回路は、それぞれ、第
１、及び第２のスイッチを介して、前記被試験デバイス
の前記端子と接続され、前記被試験デバイスの前記端子から出力される出力電圧
の時間変化率を検出する微分回路と、前記被試験デバイスの前記端子から出力される出力電圧
と、第１の基準電圧とを比較し、前記出力電圧が前記第
１の基準電圧以上の場合にアクティブ状態の信号を出力
する第１の比較回路と、前記被試験デバイスの前記端子から出力される出力電圧
と、第２の基準電圧とを比較し、前記出力電圧が前記第
２の基準電圧以下の場合にアクティブ状態の信号を出力
する第２の比較回路と、前記微分回路の出力電圧と、第３の基準電圧とを比較
し、前記微分回路の出力電圧が前記第３の基準電圧以上
の場合にアクティブ状態の信号を出力する第３の比較回
路と、前記微分回路の出力電圧と、第４の基準電圧とを比較
し、前記微分回路の出力電圧が前記第４の基準電圧以下
の場合にアクティブ状態の信号を出力する第４の比較回
路と、前記被試験デバイスの前記端子からの信号出力時に、前
記第１の比較回路の出力信号と、前記第３の比較回路の
出力信号とがともにアクティブ状態のとき、前記第１の
スイッチをオンとする第１の論理回路と、前記被試験デバイスの前記端子からの信号出力時に、前
記第２の比較回路の出力信号と、前記第４の比較回路の
出力信号とがともにアクティブ状態のとき、前記第２の
スイッチをオンとする第２の論理回路と、を備えたことを特徴とする半導体集積回路試験装置。
【請求項３】半導体集積回路の試験装置において、被試験対象の半導体集積回路（「被試験デバイス」とい
う）に対して印加（フォース）データを供給するドライ
バ回路と、前記被試験デバイスからの出力信号を期待値と比較する
コンパレータ回路と、前記被試験デバイスの一の端子の端子電圧と、与えられ
たしきい値電圧との大小関係から、前記端子に流し込む
ソース電流、及び、前記端子から引き込むシンク電流を
供給するダイオードブリッジを有する第１の電流負荷回
路と第２の電流負荷回路と、を備え、前記第１、及び第２の電流負荷回路のダイオードブリッ
ジには、それぞれ、値の異なる第１、及び第２のしきい
値電圧が与えられ、前記第１、及び第２の電流負荷回路は、それぞれ、第
１、及び第２のスイッチを介して、前記被試験デバイス
の前記端子と接続され、前記被試験デバイスの前記端子から出力される出力電圧
の時間変化率を検出する微分回路と、前記被試験デバイスの前記端子から出力される出力電圧
と、第１の基準電圧とを比較し、前記出力電圧が前記第
１の基準電圧以上の場合にアクティブ状態の信号を出力
する第１の比較回路と、前記被試験デバイスの前記端子から出力される出力電圧
と、第２の基準電圧とを比較し、前記出力電圧が前記第
２の基準電圧以下の場合にアクティブ状態の信号を出力
する第２の比較回路と、前記微分回路の出力電圧と、第３の基準電圧とを比較
し、前記微分回路の出力電圧が前記第３の基準電圧以上
の場合にアクティブ状態の信号を出力する第３の比較回
路と、前記微分回路の出力電圧と、第４の基準電圧とを比較
し、前記微分回路の出力電圧が前記第４の基準電圧以下
の場合にアクティブ状態の信号を出力する第４の比較回
路と、前記第１の比較回路の出力信号と、前記第３の比較回路
の出力信号と、前記ドライバ回路をインヒビット状態に
設定するときアクティブ状態とされる入出力制御信号と
を入力とし、これらの信号が全てアクティブ状態のと
き、前記第１のスイッチをオンとする第１の論理回路
と、前記第２の比較回路の出力と、前記第４の比較回路の出
力と、前記ドライバ回路をインヒビット状態に設定する
ときアクティブ状態とされる前記入出力制御信号とを入
力とし、これらの信号が全てアクティブ状態のとき、前
記第２のスイッチをオンとする第２の論理回路と、を備え、前記被試験デバイスの前記端子から出力される出力信号
の立ち上がり時に、前記第１のスイッチがオンとされた
ときに、前記第１の電流負荷回路からソース電流が前記
端子に供給され、前記被試験デバイスの前記端子から出力される出力信号
の立ち下がり時に、前記第２のスイッチがオンとされた
ときに、前記第２の電流負荷回路からシンク電流が前記
端子に供給される、ことを特徴とする半導体集積回路試
験装置。
【請求項４】半導体集積回路の試験装置において、被試験対象の半導体集積回路（「被試験デバイス」とい
う）の端子のうち、出力信号が出力されるか、又は、入
力信号と出力信号の入出力が行われる一の端子に対し
て、スイッチを介して、接続され、出力波形なまりを補
正する補正回路を備え、前記補正回路が、前記被試験デバイスの一の端子に対し
て、前記端子に流し込むソース電流、及び、前記端子か
ら引き込むシンク電流を供給するダイオードブリッジを
有する電流負荷回路を複数備え、前記複数の電流負荷回
路のダイオードブリッジには、それぞれ異なるしきい値
電圧が与えられ、前記複数の電流負荷回路の各々は、それぞれ、スイッチ
を介して、前記被試験デバイスの前記端子と接続され、前記被試験デバイスの前記端子からの出力信号波形の変
化率を検出する手段と、前記被試験デバイスの前記端子からの出力信号のレベル
と、前記変化率と、に基づき、前記複数のスイッチを、
それぞれ、オン・オフ制御する手段と、を備えたことを特徴とする半導体集積回路試験装置。
【請求項５】半導体集積回路の試験装置において、被試験対象の半導体集積回路（「被試験デバイス」とい
う）の端子のうち、出力信号が出力されるか、又は、入
力信号と出力信号の入出力が行われる一の端子に対し
て、第３のスイッチを介して、接続され、出力波形なま
りを補正する補正回路を備え、前記補正回路が、前記被試験デバイスの一の端子に対し
て、前記端子電圧と、与えられたしきい値電圧との大小
関係から、前記端子に流し込むソース電流、及び、前記
端子から引き込むシンク電流を供給するダイオードブリ
ッジを有する第１の電流負荷回路と第２の電流負荷回路
とを備え、前記第１、及び第２の電流負荷回路のダイオードブリッ
ジには、それぞれ、値の異なる第１、及び第２のしきい
値電圧が与えられ、前記第１、及び第２の電流負荷回路は、それぞれ、第
１、及び第２のスイッチと、前記第３のスイッチを介し
て前記被試験デバイスの前記端子と接続され、前記被試験デバイスの前記端子から出力される出力電圧
の時間変化率を検出する微分回路と、前記被試験デバイスの前記端子から出力される出力電圧
と、第１の基準電圧とを比較し、前記出力電圧が前記第
１の基準電圧以上の場合にアクティブ状態の信号を出力
する第１の比較回路と、前記被試験デバイスの前記端子から出力される出力電圧
と、第２の基準電圧とを比較し、前記出力電圧が前記第
２の基準電圧以下の場合にアクティブ状態の信号を出力
する第２の比較回路と、前記微分回路の出力電圧と、第３の基準電圧とを比較
し、前記微分回路の出力電圧が前記第３の基準電圧以上
の場合にアクティブ状態の信号を出力する第３の比較回
路と、前記微分回路の出力電圧と、第４の基準電圧とを比較
し、前記微分回路の出力電圧が前記第４の基準電圧以下
の場合にアクティブ状態の信号を出力する第４の比較回
路と、前記被試験デバイスの前記端子からの信号出力時に、前
記第１の比較回路の出力信号と、前記第３の比較回路の
出力信号とがともにアクティブ状態のとき、前記第１の
スイッチをオンとする第１の論理回路と、前記被試験デバイスの前記端子からの信号出力時に、前
記第２の比較回路の出力信号と、前記第４の比較回路の
出力信号とがともにアクティブ状態のとき、前記第２の
スイッチをオンとする第２の論理回路と、を備え、前記第３のスイッチをオン・オフすることで、前記補正
回路による補正を行うか否かを選択自在とした、ことを
特徴とする半導体集積回路試験装置。
【請求項６】被試験対象の半導体集積回路（「被試験デ
バイス」という）に対して印加（フォース）データを供
給するドライバ回路と、前記被試験デバイスからの出力
信号を期待値と比較するコンパレータ回路と、を備えた
半導体集積回路の試験装置において、前記被試験デバイスの端子のうち、出力信号が出力され
るか、又は、入力信号と出力信号の入出力が行われる一
の端子に対して、第３のスイッチを介して、接続され、
出力波形なまりを補正する補正回路を備え、前記補正回路が、前記被試験デバイスの一の端子の端子
電圧と、与えられたしきい値電圧との大小関係から、前
記端子に流し込むソース電流、及び、前記端子から引き
込むシンク電流を供給するダイオードブリッジを有する
第１の電流負荷回路と第２の電流負荷回路と、を備え、前記第１、及び第２の電流負荷回路のダイオードブリッ
ジには、それぞれ、値の異なる第１、及び第２のしきい
値電圧が与えられ、前記第１、及び第２の電流負荷回路は、それぞれ、第
１、及び第２のスイッチを介して、前記被試験デバイス
の前記端子と接続され、前記被試験デバイスの前記端子から出力される出力電圧
の時間変化率を検出する微分回路と、前記被試験デバイスの前記端子から出力される出力電圧
と、第１の基準電圧とを比較し、前記出力電圧が前記第
１の基準電圧以上の場合にアクティブ状態の信号を出力
する第１の比較回路と、前記被試験デバイスの前記端子から出力される出力電圧
と、第２の基準電圧とを比較し、前記出力電圧が前記第
２の基準電圧以下の場合にアクティブ状態の信号を出力
する第２の比較回路と、前記微分回路の出力電圧と、第３の基準電圧とを比較
し、前記微分回路の出力電圧が前記第３の基準電圧以上
の場合にアクティブ状態の信号を出力する第３の比較回
路と、前記微分回路の出力電圧と、第４の基準電圧とを比較
し、前記微分回路の出力電圧が前記第４の基準電圧以下
の場合にアクティブ状態の信号を出力する第４の比較回
路と、前記第１の比較回路の出力信号と、前記第３の比較回路
の出力信号と、前記ドライバ回路をインヒビット状態に
設定するときアクティブ状態とされる入出力制御信号と
を入力とし、これらの信号が全てアクティブ状態のと
き、前記第１のスイッチをオンとする第１の論理回路
と、前記第２の比較回路の出力と、前記第４の比較回路の出
力と、前記ドライバ回路をインヒビット状態に設定する
ときアクティブ状態とされる前記入出力制御信号とを入
力とし、これらの信号が全てアクティブ状態のとき、前
記第２のスイッチをオンとする第２の論理回路と、を備え、前記被試験デバイスの前記端子から出力される出力信号
の立ち上がり時に、前記第１のスイッチがオンとされた
ときに、前記第１の電流負荷回路からソース電流が前記
端子に供給され、前記被試験デバイスの前記端子から出力される出力信号
の立ち下がり時に、前記第２のスイッチがオンとされた
ときに、前記第２の電流負荷回路からシンク電流が前記
端子に供給される構成とされており、前記第３のスイッチをオン・オフすることで、前記補正
回路による補正を行うか否かを選択自在とした、ことを
特徴とする半導体集積回路試験装置。
【請求項７】前記第１、及び第２のしきい値電圧の電圧
値、前記第１乃至第４の基準電圧の電圧値、前記ソース
電流と前記シンク電流の電流値が、いずれも、可変に設
定される、ことを特徴とする請求項２、３、５、６のい
ずれか一に記載の半導体集積回路試験装置。
【請求項８】前記第１の電流負荷回路のダイオードブリ
ッジに与える第１のしきい値電圧が、前記第２の電流負
荷回路のダイオードブリッジに与える第２のしきい値電
圧よりも高い値とされる、ことを特徴とする請求項２、
３、５、６、７のいずれか一に記載の半導体集積回路試
験装置。
【請求項９】前記微分回路のカットオフ周波数が、可変
自在とされている、ことを特徴とする請求項２、３、
５、６のいずれか一に記載の半導体集積回路試験装置。
【請求項１０】被試験対象の半導体集積回路（「被試験
デバイス」という）の端子のうち、出力信号が出力され
るか、又は、入力信号と出力信号の入出力が行われる一
の端子に対して、前記端子に流し込むソース電流、及
び、前記端子から引き込むシンク電流を供給するダイオ
ードブリッジを有する電流負荷回路を複数設け、前記複数の電流負荷回路のダイオードブリッジには、異
なるしきい値電圧を与え、前記被試験デバイスの前記端子からの出力信号波形の変
化率を検出し、前記被試験デバイスの前記端子からの出
力信号のレベルと、前記変化率と、に基づき、前記複数
のスイッチを、それぞれ、オン・オフすることで、前記
被試験デバイスの前記出力信号波形の立ち上がり及び立
ち下がりの、出力負荷容量に起因する、波形なまりを整
形する、ことを特徴とする半導体集積回路の試験方法。