CN107783025A - 一种基于芯片端口电流驱动能力的测试系统及方法 - Google Patents

Abstract

本发明公开了一种基于芯片端口电流驱动能力的测试系统，包括待测试芯片，主控芯片、测试I/O口通道选择模块、测试负载模块、电压采样通道选择模块和灌/拉电流选择模块。一种基于芯片端口电流驱动能力的测试方法，包括：系统控制待测芯片进入FT测试模式及选择测试电流类型；主控芯片控制待测芯片I/O口输出相应电平，控制待测试芯片输出驱动电流；根据驱动电流档位控制测试负载模块选择对应测试负载；选择待测试IO口；采集测试负载两端的电压；采样计算得到各I/O口负载两端的电压及驱动电流大小，判断所得电压及电流是否分别满足逻辑电平要求及待测试芯片的设计要求。本方案节省了测试设备成本，降低了芯片的生产成本，广泛应用于芯片测试领域。

Description

一种基于芯片端口电流驱动能力的测试系统及方法

技术领域

本发明涉及芯片测试领域，具体为基于芯片端口电流驱动能力的测试系统及方法。

背景技术

目前在消费类、工控类、汽车电子类和家电类等电子信息行业中会大量使用控制芯片(如通用型主控MCU、专用型主控MCU或原厂固化程序的专用芯片)；每个控制芯片都会提供I/O接口给用户操作，用来处理输入输出信息。

随着产品的功能越多样化，控制芯片需要兼容支持的应用场景及外设模块也越多，同时，为了缩短产品的设计开发周期以及减少控制芯片外部周围分立元器件的布局数量，控制芯片的设计集成度越来越高。因此，控制芯片会把一些外设的驱动设计集成到控制芯片的内部，作为一个独立完整的驱动模块提供给用户可以直接进行编程控制，比如驱动继电器工作、驱动数码管显示、驱动高亮LED灯等，而这些外设都需要控制芯片的I/O能提供一定大小的驱动电流才能正常且稳定的工作。所以控制芯片I/O口的电流驱动能力(灌电流、拉电流大小)对用户在设计开发产品时有绝对的指导性意义。同时，必须确保所有出厂控制芯片的I/O口的电流驱动能力一致性要好，才能确保产品的质量一致可靠且安全性高。

目前行业内的控制芯片并没有对I/O口的电流驱动能力有严格的要求，因为对于部分MCU通常主要应用于逻辑电平控制场合，而外设的模拟驱动部分则由控制芯片周边设计的硬件电路来实现，因此对控制芯片I/O口的电流驱动能力要求并不是很高，主要采用在设计端通过专用软件进行仿真把控和CP端的测试来把控；另一部分控制芯片因产品定位等因素考虑，则在控制芯片内部设计了某些驱动模块，如数码管显示控制驱动、继电器驱动等，这部分控制芯片对I/O口电流驱动能力要求严格，所以会进一步考虑在设计时预留足够的余量以保证电流驱动能力的要求，其次会在出厂前对控制芯片进行批量抽测，抽测方法是往抽测的控制芯片烧录一个测试程序，并对部分的I/O口进行小批量测试，得到相应测试数据后，再将测试数据分析处理得出一个参考值以提供给用户作为设计参考，这个参考结果必须要满足保证该小批量测试的99％(或更高)以上的芯片I/O电流驱动能力达标，否则此参考值对用户的参考意义不高，甚至会有误导作用。

然而，现有技术存在以下缺点：1，虽然在设计控制芯片时会进行大量的软件仿真，但由于实际生产工艺与理论间存在差异的影响，可能使I/O口的电流驱动能力产生整体的偏移，所以必须在控制芯片封装后进行统一测试；2，且由于生产环境、机器、人为等偶然因素影响，可能会使得某个或某批次控制芯片的I/O口电流驱动能力出现偏小不合格情况，因此需要对封装后的芯片进行测试才能保证芯片性能的一致性；3，虽然会在CP端进行测试，但CP后还会经过封装等流程处理，在CP后的处理流程中也可能会影响I/O的电流驱动能力；4，在设计时预留足够的余量是需要的，但并不是预留余量越多越好，余量越多也意味着会超出用户需求的量越多，即意味着会增加芯片设计的额外成本；5，如果对封装后的芯片进行烧录程序并测试，则由于烧录程序的时间需要约1s，而其它FT测试项目时间约3s,则烧录程序会增加约30％的测试时间，影响了测试效率，增加芯片的生产成本；6，给部分控制芯片烧录程序，并对芯片的部分I/O口电流驱动能力进行测试，无法保证所有芯片的所有I/O口的一致性,因此芯片出厂后可能会影响产品的一致甚至带来安全隐患，而在某些严格的应用场景时要求芯片出厂后的良率不小于99.99％，因此必须对所有芯片的所有I/O口的电流驱动能力进行准确的测试筛选，并提供准确的性能指标以供用户参考。

综上，该技术有必要进行改进。

发明内容

为了解决上述技术问题，本发明的目的是提供一种应用于控制芯片出厂前对控制芯片I/O口的电流驱动能力(灌电流能力、拉电流能力)进行可靠、高效测试的方案，以确保出厂的所有控制芯片其I/O口的电流驱动能力一致、可靠。

本发明所采用的技术方案是：

本发明提供一种基于芯片端口电流驱动能力的测试系统，包括待测试芯片，还包括主控芯片、测试I/O口通道选择模块、测试负载模块、电压采样通道选择模块和灌/拉电流选择模块，所述待测试芯片分别与主控芯片和测试I/O口通道选择模块连接，所述主控芯片的输出端分别与测试I/O口通道选择模块的输入端、电压采样通道选择模块的输入端和灌/拉电流选择模块的输入端连接；所述测试I/O口通道选择模块与测试负载模块连接；所述电压采样通道选择模块与测试负载模块连接；所述测试负载模块与灌/拉电流选择模块连接。

作为该技术方案的改进，所述测试负载模块包括若干个测试负载。

作为该技术方案的改进，所述电压采样通道选择模块包括模拟开关芯片。

另一方面，本发明还提供一种基于芯片端口电流驱动能力的测试方法，包括以下步骤：

系统发送指令至待测试芯片，使其进入FT测试模式；

系统发送指令至灌/拉电流选择模块，选择测试电流类型；

主控芯片发送指令至待测试芯片，控制其I/O口输出相应电平；

主控芯片根据待测试芯片I/O口的驱动电流档位控制待测试芯片输出驱动电流；

主控芯片根据测试驱动电流档位控制测试负载模块，选择对应测试负载；

主控芯片控制测试I/O口通道选择模块并选择待测试的IO口；

主控芯片控制电压采样通道选择模块以便导通对应的采样通道，并采集测试负载两端的电压；

系统采样计算得到各I/O口负载两端的电压及驱动电流大小，判断所得电压及电流是否分别满足逻辑电平要求及待测试芯片的设计要求，若满足，则通过测试；否则不通过。

作为该技术方案的改进，当系统测试灌电流时，则主控芯片控制待测试芯片的I/O口输出低电平；当系统测试拉电流时，则主控芯片控制待测试芯片的I/O口输出高电平。

作为该技术方案的改进，所述主控芯片根据待测试芯片的电流档位来控制选择对应大小的测试负载。

进一步地，所述逻辑电平要求包括：

对于TTL工艺的待测芯片，测试灌电流大小时，所述I/O口的电压不大于0.4v；测试拉电流大小时，I/O口电压u1不小于2.4v；

对于CMOS工艺的待测芯片，测试灌电流大小时，所述I/O口的电压不大于0.1Vcc；测试拉电流大小时，I/O口电压不小于0.9Vcc；其中，Vcc为待测芯片正常工作的电压。

进一步地，根据测得的测试负载两端的电压差及负载大小，结合欧姆定律可得到所测I/O端口的灌电流/拉电流大小，并判断是否满足待测试芯片的设计要求。

本发明的有益效果是：本发明提供的基于芯片端口电流驱动能力的测试系统及方法，其包括主控芯片、测试I/O口通道选择模块、测试负载模块、电压采样通道选择模块和灌/拉电流选择模块，通过该系统可以测试待测芯片的所有I/O口的电流驱动能力，确保出厂的所有芯片及其所有I/O口的电流驱动能力一致，提高了产品的稳定性、可靠性；本方案可以同时并行对多个I/O口的驱动电流性能进行测试，而不是串行测试方式，提高芯片测试的同步性和一致性，大大节省了测试设备成本，减少测试设备数量的同时也长期减少了工人维护成本，降低了芯片的生产成本；

本方案是在待测芯片的测试(FT)模式下完成，可实现与芯片运行模式下的电流驱动一致性，不需要另外烧录测试程序，节省了烧录测试程序的时间，提高了测试效率。

附图说明

下面结合附图对本发明的具体实施方式作进一步说明：

图1是本发明第一实施例的系统示意图；

图2是本发明第二实施例的系统示意图；

图3是本发明第三实施例的示意图；

图4是本发明第四实施例的示意图；

图5是本发明第五实施例的示意图；

图6是本发明第六实施例的控制流程图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

一种基于芯片端口电流驱动能力的测试系统，包括待测试芯片，还包括主控芯片、测试I/O口通道选择模块、测试负载模块、电压采样通道选择模块和灌/拉电流选择模块，所述待测试芯片分别与主控芯片和测试I/O口通道选择模块连接，所述主控芯片的输出端分别与测试I/O口通道选择模块的输入端、电压采样通道选择模块的输入端和灌/拉电流选择模块的输入端连接；所述测试I/O口通道选择模块与测试负载模块连接；所述电压采样通道选择模块与测试负载模块连接；所述测试负载模块与灌/拉电流选择模块连接。

参照图1，是本发明第一实施例的系统示意图。该系统包括测试系统的主控芯片、待测试的芯片、测试I/O口通道选择模块、测试负载R、电压采样通道选择模块和灌/拉电流选择模块。其中，测试系统主控芯片用于对整个测试系统的各任务操作起中心调度作用；测试I/O口通道选择模块，是由模拟开关芯片组成，用于选择被测试芯片MCU的某些I/O可以与测试负载连通并测试；测试负载R，是根据被测MCU设计时的驱动电流大小所计算出的电阻，即R＝Vcc/I,其中Vcc是被测MCU的正常工作电压(3.3v或5v)，一般来说TTL工艺芯片的正常标准工作电压是5v，而CMOS的工作电压范围比较宽，可以是1v～5v或更大，CMOS控制芯片标准电压一般是3.3v；I是待测芯片MCU设计的驱动电流大小(I需要根据实际的驱动电流大小进行调整)；电压采样通道选择模块，是由模拟开关芯片组成，用于切换控制采样点及测试负载两端的电压值，以得到负载两端的电压差；灌/拉电流选择模块，是由模拟开关芯片组成，用于切换控制当前测试I/O口的电流为灌电流还是拉电流(接Vcc是测试灌电流大小，接GND是测试拉电流大小)；

本方案的实现方法如下：

1)测试的理论依据

本发明可测试待测芯片I/O口的灌电流驱动能力和拉电流驱动能力，其理论依据是欧姆定律：I＝△U/R，即流过电阻的电流I等于该电阻两端的电压差△U除以该电阻的阻值R；其中电阻R是由测试系统提供的测试负载，其为已知条件，因此只需要测量到电阻R两端的电压差，则可以计算出对应I/O的驱动电流大小。

2)电流驱动能力参数测量控制方法

在测量待测试芯片的I/O电流驱动能力时，不只关注其电流的大小，因为大部分的元器件都是COMS或TTL电平工艺，而COMS或TTL器件在工作时，其逻辑驱动电平(1或0)都必须满足一定的电压条件才能正常工作。因此，在测试待测芯片I/O口的灌电流能力时，还必须测量此时I/O口输出的低电平电压Uio，其大小必须满足：Uio<＝0.4v(TTL工艺)或Uio<＝0.1Vcc(CMOS工艺)；同样的，在测试待测芯片I/O口的拉电流能力时，必须测量此时I/O口输出的高电平电压Uio，其大小必须满足：Uio>＝2.4v(TTL工艺)或Uio>＝0.9Vcc(CMOS工艺)。

综上所述，待测芯片I/O口的电流驱动能力参数分为I/O灌电流大小及拉电流大小，同时必须满足灌电流时I/O口输出的低电平Uio<＝0.4v(TTL工艺)或Uio<＝0.1Vcc(CMOS工艺),拉电流时对应I/O输出的高电平Uio>＝2.4v(TTL工艺)或Uio>＝0.9Vcc(CMOS工艺)。

3)测试负载R的选择

如1)所述，本方案的测试方法需要提供一个已知的测试负载R。如果待测芯片I/O口的驱动电流大小只有一个档位，则如图1所示设计一种固定大小的测试负载电阻(R0、R1…Rn)即可；但是如果待测芯片的I/O口有多个档位的驱动电流大小可供用户选择配置时，则需要对各档位驱动电流的大小进行测试，而各档位驱动电流对应的测试负载大小也不一样，因此图1中的测试负载R0、R1、Rn需要分别用如图2中的“测试负载选择模块”来代替，该模块的三个对外接口可以按图2的标识说明进行连接。

4)测试方法

本方案的测试方法是将待测芯片的IO口以组为单位同时选中进行并行测试，其可以提高测试效率。将待测芯片的I/O口以端口为一组的形式，连接到“测试I/O口选择模块”，具体连接方式如下：将P0端口上的I/O口(P00～P07)，全部分别接到“通道模拟选择开关芯片U0”的X0～X7引脚，将P1端口上的I/O口(P10～P17)全部分别接到芯片U1的X0～X7引脚，依次类推。此连接方式的好处在于，在测试中，可以同时选中多个I/O实现并行测试，节省测试时间(电流驱动能力是模拟量，在选通某个I/O口测试时，需要等待稳定时间t后才能进行采样测试)。

假设待测芯片有5个I/O端口P0～P4，则利用本方案只需要8次的测试稳定等待时间就可以把所有I/O口全部测试完成。如：第一次同时选通P00、P10、P20、P30、P40这5个I/O测试，选通后再等待时间t(等待电流电压参数稳定)，然后由电压采样通道选择模块的“采样通道选择芯片U”选择采样通道，由主控芯片MCU来采样对应各IO口的测试负载两端的电压大小，得到各测试负载两端的电压差，再用欧姆定律公式计算可以分别得出该5个I/O对应的电流驱动能力参数；第二次则同时选择P01、P11、P21、P31、P41这5个I/O并行测试，同理第三、四…八次用如上方法测试完其它的I/O口。同时，将每次测试得到的5个I/O口电流值大小，与待测芯片IO口电流的设计值进行对比，如果某一个I/O口电流偏小或者某一个I/O口在测试灌电流/拉电流时所输出的电压不满足逻辑电平要求，则对应此芯片被划为不良品可以剔除，测试结束；反之，此芯片I/O口的电流驱动能力测试正常。

本发明测试方案可以对待测芯片所有I/O口进行测试，以并行测试的方法提高测试效率。假设待测芯片的其它FT测试项目时间约为3s，原测试方案是每次只测试一个I/O口的串行测试方法，并且必须要烧录测试程序(一般烧录程序时长，如1s左右)，则测试完所有I/O口的时间为1s+40*t+T(t>＝50ms；T为40个I/O口的AD采样总时间约20ms)，则原方案测试一片芯片的时间＝3s+1s+40*50ms+20ms＝6.02s；而本方案的测试方法是在FT测试模式下完成，节省了烧录程序的时间，并且是以并行测试的方法可以一次同时测试多个I/O口，则测试5个I/O端口(P0～P4)的总时间为8*t+T，测试完一片芯片的总时间＝3s+8*50ms+20ms＝3.42s，因此本方案可以把产能提高到原产能的176.0％(6.02/3.42)倍，即原方案产能约为5.9K/天(算每天测试10h)，本方案完成测试芯片约10.4K/天。

如果按月供货2KK来算，每月测试30天，则原方案要完成此月供货目标所需要的测试机台数量＝2KK/(5.9K*30)＝11.3≈12台；而本发明需要测试机台数量＝2KK/(10.4K*30)＝6.4≈7台，因此该测试方案可以节省5台测试设备，按照每台测试设备20万的标准，则本方案可以节省100万的设备成本费用，同时还长期减少了工人成本。同时，本发明能够确保出厂的所有控制芯片的I/O电流驱动能力准确可靠、一致性好，并且提高了生产测试效率、节省了测试设备成本从而降低了芯片的生产成本。

本方案的测试系统基本架构参照图1-2所示，其测试方法思路参照图6：

一种基于芯片端口电流驱动能力的测试方法，包括以下步骤：

系统发送指令至待测试芯片，使待测芯片进入FT测试模式；

系统发送指令至灌/拉电流选择模块，选择测试电流类型；

主控芯片发送指令至待测试芯片，控制其I/O口输出相应电平；

主控芯片根据待测试芯片I/O口的驱动电流档位控制待测试芯片输出驱动电流；

主控芯片根据测试驱动电流档位来控制测试负载模块，选择对应测试负载；

主控芯片控制测试IO口选择模块，选择要测试的IO口；

主控芯片控制电压采样通道选择模块以便导通对应的采样通道，并采集测试负载两端的电压；

系统采样计算得到各I/O口负载两端的电压及驱动电流大小，判断所得电压及电流是否分别满足逻辑电平要求及待测试芯片的设计要求，若满足，则通过测试；否则不通过。

作为该技术方案的改进，当系统测试灌电流时，则主控芯片控制待测试芯片的I/O口输出低电平；当系统测试拉电流时，则主控芯片控制待测试芯片的I/O口输出高电平。

作为该技术方案的改进，所述主控芯片控制选择对应大小的测试负载。

进一步地，所述逻辑电平要求包括：

对于TTL工艺，测试灌电流大小时，所述I/O口的电压不大于0.4v；测试拉电流大小时，I/O口电压u1不小于2.4v；

对于CMOS工艺，测试灌电流大小时，所述I/O口的电压不大于0.1Vcc；测试拉电流大小时，I/O口电压不小于0.9Vcc。

进一步地，根据测得的测试负载两端的电压差及负载大小，结合欧姆定律可得到所测灌电流/拉电流大小，并判断是否满足待测试芯片的设计要求。

一、测试系统主控芯片通过控制总线控制待测芯片进入FT测试模式；

二、主控芯片通过控制总线3选择模拟开关芯片接到Vcc(5v或3.3v)或GND,决定测试灌电流或拉电流，同时由主控芯片控制待测芯片的I/O口(P00～P40、P01～P41、……、P07～P47)输出低电平测试灌电流能力或输出高电平测试拉电流能力；

三、主控芯片根据待测芯片I/O口的驱动电流档位控制待测芯片输出某档位驱动电流，并且由主控芯片控制选择对应大小的测试负载R；

四、主控芯片通过控制总线1控制对应的I/O口被模拟开关芯片分别选通；

五、主控芯片通过控制总线2控制模拟开关芯片选择对应的采样通道，采集测试负载两端的电压；

六、主控芯片采样得到对应I/O口负载两端的电压，判断电压是否满足逻辑电平要求，再根据欧姆定律计算出对应I/O口上的驱动电流大小，最后根据得到的电流大小对该待测芯片进行筛选。

本方案包括以下步骤：

1)控制待测MCU进入FT测试模式

由于所有芯片封装后都必须进行FT测试，因此本方案对I/O口驱动电流测试方法进行改善，不需另外烧录测试程序到待测芯片内，而直接是在待测芯片的FT测试模式下完成测试，可以省去烧录测试程序时间。

2)选择测试灌电流还是拉电流

测试灌电流时需要控制“灌/拉电流选择模块”连接到Vcc(3.3v或5v)，同时待测MCU的I/O口需要输出低电平0；测试拉电流时则需要控制“灌/拉电流选择模块”连接到GND，同时待测MCU的I/O口需要输出高电平1。这里的“灌/拉电流选择模块”由模拟开关芯片构成，例如MAX4783(必须满足大电流、低导通电阻、SPDT开关)，如图3所示，其中X0、Y0、Z0接Vcc，X1、Y1、Z1接GND，X、Y、Z则连接测试负载R。

3)设置待测MCU I/O口的驱动电流档位及选择测试负载R

设置待测MCU I/O口的驱动电流输出档位，即由主控MCU发送驱动电流档位控制命令给被测芯片使其进行设置输出；同时主控MCU需要根据待测MCU I/O口的驱动电流档位选择对应不同的测试负载R(R＝Vcc/I,I是对应驱动电流大小)。

如果待测芯片IO口只有一个驱动电流档位，则如图1所示设置一种测试负载R0、R1、R2即可；

如果待测芯片IO口有多个驱动电流档位，则需要将图1中的测试负载R分别用图2所示的“测试负载模块”进行代替，并且由主控制芯片根据当前测试的驱动电流档位来控制“测试负载模块”的模拟开关芯片选择对应的测试负载大小，该模拟开关芯片例如MAX4782(必须满足大电流、低导通电阻、SPMT开关)，如图4所示，其中X、Y接Vcc或GND，X0～X3、Y0～Y3接对应的各档位电阻。

4)选择待测芯片I/O口并行测试

本发明可同时测试待测芯片多个I/O口的驱动电流，比如以P00～P40为一组、P01～P41为一组、……、P07～P47为一组并行测试，此方案可以提高测试效率。具体是通过控制“测试I/O口选择模块”来选通某组I/O口，而“测试I/O口选择模块”由模拟开关芯片构成，例如MAX4781(必须满足大电流、低导通阻抗、SPST开关)，如图5，其中U0的X0～X7分别接P00～P07，X接测试负载R0；U1的X0～X7分别接P10～P17，X接测试负载R1；同理其它模拟开关芯片接法类似。主控芯片可以控制U0、U1……Un的X端与X0～X7其中之一连通，因此可以实现以P00～P40为一组……P07～P47为一组并行测试驱动电流的方案。

5)测量负载两端的电压及判断I/O口输出逻辑电平的电压

主控MCU通过“采样通道选择模块”来分别采样各I/O口对应测试负载R两端的电压，得到u1、u2(如图1中所示)；其中“采样通道选择模块”由模拟开关芯片构成，例如MAX4781(必须满足大电流、低导通电阻、SPST开关)，如图5所示，其中X连接主控MCU的采样通道，X0、X1分别连接测试测试负载R0的两端，X2、X3分别连接测试负载R1的两端，Xn、Xn+1分别连接测试负载Rn的两端。

测试灌电流大小时，必须判断I/O口的电压u1<＝0.4v(TTL工艺)或u1<＝0.1Vcc；测试拉电流大小时，必须判断I/O口电压u1>＝2.4v(TTL工艺)或u1>＝0.9Vcc(CMOS工艺)，如果被测芯片某个I/O口输出的电压不满足以上条件则说明该I/O口的电流驱动能力不足，该芯片为不良品，应该被剔除。反之，只有当该被测芯片的该组I/O口输出电压均满足要求时，才会进入下一步的测试。

6)驱动电流的计算

如5)中所述，测试灌电流大小时，得到测试负载两端电压为u1,u2,则灌电流大小I＝(u2-u1)/R；测试拉电流大小时，得到测试负载两端电压为u1,u2,则拉电流大小I＝(u1-u2)/R；

最后判断如果某个I/O口的灌电流大小或拉电流大小不满足待测芯片的设计要求，则该被测芯片为不良品，应该被剔除。否则只有该被测芯片所有I/O口的驱动电流大小都符合设计要求时，该芯片的I/O驱动电流能力才是正常的。

本发明提供的基于芯片端口电流驱动能力的测试系统及方法，其包括主控芯片、测试I/O口通道选择模块、测试负载模块、电压采样通道选择模块和灌/拉电流选择模块，通过该系统可以测试待测芯片的所有I/O口的电流驱动能力，确保出厂的所有芯片及其所有I/O口的电流驱动能力一致，提高了产品的稳定性、可靠性；本方案可以同时并行对多个I/O口的驱动电流性能进行测试，而不是串行测试方式，提高芯片测试的同步性和一致性，节省了测试设备成本，减少测试设备数量的同时也长期减少了工人维护成本，降低了芯片的生产成本；

本方案是在待测芯片的测试(FT)模式下完成，可实现与芯片运行模式下的电流驱动一致性，不需要另外烧录测试程序，节省了烧录测试程序的时间，提高了测试效率。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (8)

1.一种基于芯片端口电流驱动能力的测试系统，包括待测试芯片，其特征在于，还包括主控芯片、测试I/O口通道选择模块、测试负载模块、电压采样通道选择模块和灌/拉电流选择模块，所述待测试芯片分别与主控芯片和测试I/O口通道选择模块连接，所述主控芯片的输出端分别与测试I/O口通道选择模块的输入端、电压采样通道选择模块的输入端和灌/拉电流选择模块的输入端连接；所述测试I/O口通道选择模块与测试负载模块连接；所述电压采样通道选择模块与测试负载模块连接；所述测试负载模块与灌/拉电流选择模块连接。

2.根据权利要求1所述的基于芯片端口电流驱动能力的测试系统，其特征在于：所述测试负载模块包括若干个测试负载。

3.根据权利要求1或2所述的基于芯片端口电流驱动能力的测试系统，其特征在于：所述电压采样通道选择模块包括模拟开关芯片。

4.一种基于芯片端口电流驱动能力的测试方法，其特征在于，包括以下步骤：

系统发送指令至待测试芯片，使其进入FT测试模式；

系统发送指令至灌/拉电流选择模块，选择测试电流类型；

主控芯片发送指令至待测试芯片，控制其I/O口输出相应电平；

主控芯片根据待测试芯片I/O口的驱动电流档位控制待测试芯片输出驱动电流；

主控芯片根据测试驱动电流档位控制测试负载模块，选择对应测试负载；

主控芯片控制测试I/O口通道选择模块并选择待测试的IO口；

主控芯片控制电压采样通道选择模块以便导通对应的采样通道，并采集测试负载两端的电压；

系统采样计算得到各I/O口负载两端的电压及驱动电流大小，判断所得电压及电流是否分别满足逻辑电平要求及待测试芯片的设计要求，若满足，则通过测试；否则不通过。

5.根据权利要求4所述的基于芯片端口电流驱动能力的测试方法，其特征在于：当系统测试灌电流时，则主控芯片控制待测试芯片的I/O口输出低电平；当系统测试拉电流时，则主控芯片控制待测试芯片的I/O口输出高电平。

6.根据权利要求4或5所述的基于芯片端口电流驱动能力的测试方法，其特征在于：所述主控芯片根据待测试芯片的电流档位来控制选择对应大小的测试负载。

7.根据权利要求6所述的基于芯片端口电流驱动能力的测试方法，其特征在于，所述逻辑电平要求包括：

对于TTL工艺的待测芯片，测试灌电流大小时，所述I/O口的电压不大于0.4v；测试拉电流大小时，I/O口电压u1不小于2.4v；

对于CMOS工艺的待测芯片，测试灌电流大小时，所述I/O口的电压不大于0.1Vcc；测试拉电流大小时，I/O口电压不小于0.9Vcc；其中，Vcc为待测芯片正常工作的电压。

8.根据权利要求6所述的基于芯片端口电流驱动能力的测试方法，其特征在于，根据测得的测试负载两端的电压差及负载大小，结合欧姆定律可得到所测I/O端口的灌电流/拉电流大小，并判断是否满足待测试芯片的设计要求。