CN106531654B - 一种芯片输入引脚测试方法和装置 - Google Patents

Abstract

本发明提供了一种芯片输入引脚测试方法和装置，所述方法根据控制信号来切换当前芯片所处的模式，并输入激励序列至芯片的待测引脚，而后通过采样单元将待测引脚接收到的数值存储于存储单元中，再通过待测引脚对应的输出引脚(输出功能良好的、与待测引脚对应的另一引脚)输出存储单元的值，并在校验单元将输出的值与预设输出值镜像比较，从而自动校验芯片待测引脚的输入功能是否正常，使得测试在芯片处于裸片阶段下即可进行，相当于整机测试的方式，大大降低了测试成本。此外，输入的激励序列完全可以根据实际需求自定义确认,具有很高的灵活性和故障检测覆盖率。

Description

一种芯片输入引脚测试方法和装置

技术领域

本发明涉及芯片测试领域，特别涉及一种芯片输入引脚测试方法和装置。

背景技术

在目前的芯片测试技术中，无法方便地对芯片的引脚进行测试。通常需要等到芯片封装完毕后，在整机软件运行时配置相关序列来对芯片的引脚功能进行完整测试。随着芯片特征工艺尺寸的快速发展，芯片引脚也越来越容易出现良率问题，因而对芯片引脚的测试就成为了芯片测试领域中十分重要一环。如果引脚测试不通过，芯片将无法准确输入或输出数据，将直接影响到芯片的性能使用。如果还是按照现有的测试方法，在整机验证时才能对芯片引脚进行验证，如果引脚出现故障，由于发现问题的时间太晚，此时芯片已经完成封装，重新更换芯片将浪费了大量财力物力，大大提高了成本。

发明内容

为此，需要提供一种芯片输入引脚测试的技术方案，用以解决现有的芯片引脚测试方法，只能在芯片安装完后的整机上再对芯片引脚的功能进行测试，导致测试成本高、芯片更换复杂、浪费大量物力财力等问题。

为实现上述目的，发明人提供了一种芯片输入引脚测试装置，所述芯片包括至少一个待测引脚，所述装置包括输出值设置单元、模式设置单元、引脚设置单元、激励生成单元、采样单元、存储单元、输出单元和校验单元；

所述输出值设置单元用于设置输出预设值；

所述模式设置单元用于接收测试信号，让芯片处于测试模式，所述引脚设置单元用于将芯片的待测引脚设置为输入状态；

所述激励生成单元用于生成激励序列，并将激励序列传输至芯片的待测引脚；生成的激励序列与输出预设值相同，所述激励序列包括至少一位数值，每一待测引脚对应接收激励序列中的一位数值；

所述模式设置单元还用于接收采样信号，让芯片处于采样模式，所述采样单元用于对每一待测引脚对应接收的数值进行采样，并将采样结果存储于存储单元中；

所述模式设置单元用于接收采样输出信号，让芯片处于采样输出模式，所述输出单元用于将存储单元中存储的采样结果通过输出引脚传输至校验单元，每一待测引脚对应一输出引脚，输出引脚用于输出一位数值；

所述校验单元用于判断输出单元输出的数值与输出预设值是否相同，若是则校验通过，否则校验不通过。

进一步地，所述存储单元为寄存器组，所述寄存器组包括多个预设顺序排列的寄存器，每一寄存器用于存储从一个待测引脚上采样的数值。

进一步地，所述激励序列为由数值“0”或“1”组成的序列。

进一步地，所述校验单元还用于在判定输出单元输出的数值与输出预设值不相同时，标识出输出单元输出的数值与输出预设值两者之间不同数值所在的位数。

进一步地，所述芯片的数量为多个，且芯片的型号相同，所述激励生成单元用于生成激励序列，并将生成的激励序列并行传输至相同型号的不同芯片的待测引脚。

发明人还提供了一种芯片输入引脚测试方法，所述方法应用于芯片输入引脚测试装置，所述芯片包括至少一个待测引脚，所述装置包括输出值设置单元、模式设置单元、引脚设置单元、激励生成单元、采样单元、存储单元、输出单元和校验单元；所述方法包括以下步骤：

输出值设置单元设置输出预设值；

模式设置单元接收测试信号，让芯片处于测试模式，引脚设置单元将芯片的待测引脚设置为输入状态；

激励生成单元生成激励序列，并将激励序列传输至芯片的待测引脚；生成的激励序列与输出预设值相同，激励序列包括至少一位数值，每一待测引脚对应接收激励序列中的一位数值；

模式设置单元接收采样信号，让芯片处于采样模式，采样单元对每一待测引脚对应接收的数值进行采样，并将采样结果存储于存储单元中；

模式设置单元接收采样输出信号，让芯片处于采样输出模式，输出单元将存储单元中存储的采样结果通过输出引脚传输至校验单元，每一待测引脚对应一输出引脚，输出引脚用于输出一位数值；

校验单元判断输出单元输出的数值与输出预设值是否相同，若是则校验通过，否则校验不通过。

进一步地，所述存储单元为寄存器组，所述寄存器组包括多个预设顺序排列的寄存器，每一寄存器用于存储从一个待测引脚上采样的数值。

进一步地，所述激励序列为由数值“0”或“1”组成的序列。

进一步地，所述方法还包括：

校验单元在判定输出单元输出的数值与输出预设值不相同时，标识出输出单元输出的数值与输出预设值两者之间不同数值所在的位数。

进一步地，所述芯片的数量为多个，且芯片的型号相同，所述方法包括：

激励生成单元生成激励序列，并将生成的激励序列并行传输至相同型号的不同芯片的待测引脚。

上述技术方案所述的芯片输入引脚测试方法和装置，所述方法应用于芯片输入引脚测试装置，所述芯片包括至少一个待测引脚，所述装置包括输出值设置单元、模式设置单元、引脚设置单元、激励生成单元、采样单元、存储单元、输出单元和校验单元；所述方法包括以下步骤：首先输出值设置单元设置输出预设值；而后模式设置单元接收测试信号，让芯片处于测试模式，引脚设置单元将芯片的待测引脚设置为输入状态；而后激励生成单元生成激励序列，并将激励序列传输至芯片的待测引脚；而后模式设置单元接收采样信号，让芯片处于采样模式，采样单元对每一待测引脚对应接收的数值进行采样，并将采样结果存储于存储单元中；而后模式设置单元接收采样输出信号，让芯片处于采样输出模式，输出单元将存储单元中存储的采样结果通过输出引脚传输至校验单元；而后校验单元判断输出单元输出的数值与输出预设值是否相同，若是则校验通过，否则校验不通过。这样，在芯片处于未封装的裸片时就能对其引脚进行测试，将会在芯片还未封装时筛选出有引脚存在故障的芯片，减少因发现故障问题太晚而造成不必要的浪费，有效节约测试成本。

附图说明

图1为本发明一实施方式涉及的芯片输入引脚测试装置的示意图；

图2为本发明另一实施方式涉及的芯片输入引脚测试装置的示意图；

图3为本发明另一实施方式涉及的自测试电路的示意图；

图4为本发明一实施方式涉及的芯片输入引脚测试方法的示意图；

附图标记说明：

101、输出值设置单元；

102、模式设置单元；

103、引脚设置单元；

104、激励生成单元；

105、采样单元；

106、存储单元；

107、输出单元；

108、校验单元。

具体实施方式

为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。

请参阅图1，本发明一实施方式所述的芯片输入引脚测试装置的示意图。

所述芯片包括至少一个待测引脚，所述装置包括输出值设置单元101、模式设置单元102、引脚设置单元103、激励生成单元104、采样单元105、存储单元106、输出单元107和校验单元108。引脚(pin)，又叫管脚，是从集成电路(芯片)内部电路引出与外围电路的接线，所有的引脚就构成了这块芯片的对外接口。

所述输出值设置单元101用于设置输出预设值；

所述模式设置单元102用于接收测试信号，让芯片处于测试模式，所述引脚设置单元103用于将芯片的待测引脚设置为输入状态；

所述激励生成单元104用于生成激励序列，并将激励序列传输至芯片的待测引脚；生成的激励序列与输出预设值相同，所述激励序列包括至少一位数值，每一待测引脚对应接收激励序列中的一位数值；

所述模式设置单元102还用于接收采样信号，让芯片处于采样模式，所述采样单元105用于对每一待测引脚对应接收的数值进行采样，并将采样结果存储于存储单元106中；

所述模式设置单元102用于接收采样输出信号，让芯片处于采样输出模式，所述输出单元107用于将存储单元106中存储的采样结果通过输出引脚传输至校验单元108，每一待测引脚对应一输出引脚，输出引脚用于输出一位数值；

所述校验单元108用于判断输出单元输出的数值与输出预设值是否相同，若是则校验通过，否则校验不通过。

在使用芯片输入引脚测试装置时，首先输出值设置单元101设置输出预设值。所述输出预设值为理想输出值，若经过芯片的引脚输出的值与输出预设值相同，说明符合预期，该芯片引脚功能正常，否则芯片至少一引脚功能存在障碍。输出设置值可以通过技术人员根据实际需要输入得到。

而后模式设置单元102接收测试信号，让芯片处于测试模式，所述引脚设置单元103将芯片的待测引脚设置为输入状态。模式设置单元可以用相应的开关逻辑电路实现，测试模式是相对于功能模式而言，在芯片处于测试模式下，测试模式的控制信号被置为高电平，功能模式(正常的工作模式)的控制信号被置为低电平。在本实施方式中，测试的对象为处于输入状态下的引脚，即测试芯片引脚的输入功能是否正常，因而需要将待测引脚设置为输入状态。引脚设置单元可以通过三态输出控制电路实现，在测试模式下，三态控制端的值为高阻输出有效状态，PAD的三态输出控制电路的输出端为高阻态，此时的待测引脚受到激励序列的驱动而处于输入状态。

而后激励生成单元104生成激励序列，并将激励序列传输至芯片的待测引脚。生成的激励序列与输出预设值相同，所述激励序列包括至少一位数值，每一待测引脚对应接收激励序列中的一位数值。在本实施方式中，所述激励序列为由数值“0”或“1”组成的序列。例如某一芯片待测的引脚数量为20个，则输入的激励序列为由“0”或“1”组成的共计20位的字符串，每一待测引脚用于接收一个“0”或“1”数值。将激励序列设置成与输出预设值相同，这样当激励序列通过待测引脚进行传输后，再将输出的值与输出预设值进行比较，就可以判断待测引脚的输入功能是否正常。

而后模式设置单元102接收采样信号，让芯片处于采样模式，所述采样单元105对每一待测引脚对应接收的数值进行采样，并将采样结果存储于存储单元106中。芯片处于采样模式，表示芯片的待测引脚已经完全接收激励序列，即每一个待测引脚上对应接收了一位激励序列的数值。在电路实现上，可以在测试模式的控制信号置为高电平，芯片处于测试模式时，通过将采样模式的控制信号置为高电平让芯片处于采样模式。优选的，采样模式的控制信号可以通过单独设置(区别于测试控制电路)一采样控制电路来实现。

在本实施方式中，所述存储单元106为寄存器组，所述寄存器组包括多个预设顺序排列的寄存器，每一寄存器用于存储从一个待测引脚上采样的数值。采样单元可以用采样电路来实现，对每一待测引脚所接收的数值进行采样，并将采样的数值存储于该待测引脚对应的寄存器。如图2，为某一芯片输入引脚测试装置示意图，该芯片包含有多个待测引脚，每一待测引脚对应一自测试电路，自测试电路的示意图如图3所示。例如待测引脚的数量为3个，包括待测引脚A、待测引脚B和待测引脚C；待测引脚A对应寄存器a，待测引脚B对应寄存器b，待测引脚C对应寄存器c；输入的激励序列为“101”，其中，待测引脚A所接收的数值为“1”，待测引脚B所接收的数值为“0”，待测引脚C所接收的数值为“1”，则采样单元对待测引脚所接收的数值进行采样后，会将寄存器a的值赋值为“1”，寄存器b的值赋值为“0”，寄存器c的值赋值为“1”。

而后所述模式设置单元102接收采样输出信号，让芯片处于采样输出模式，所述输出单元107将存储单元106中存储的采样结果通过输出引脚传输至校验单元108。芯片处于采样输出模式，表示芯片的待测引脚所接收的数值已经被采样完毕，即每一个待测引脚上接收的一位激励序列的数值均被存储于对应的寄存器中。测试模式是相对于正常工作状态下的功能模式而言，包括了采样模式和采样输出模式。从电路实现上，可以采用采样控制电路和测试控制电路来实现采样输出模式和采样模式之间的切换，所述采样控制电路用于输入采样模式控制信号，所述测试控制电路用于输入测试模式控制信号。测试模式控制信号置为高电平，采样模式控制信号为低电平，表示芯片处于采样输出模式；测试模式控制信号为高电平，采样模式控制信号为高电平，表示芯片处于采样模式。

在本实施方式中，每一待测引脚对应一输出引脚，输出引脚用于输出一位数值。本发明是对芯片引脚的输入功能进行测试，但是每一引脚在同一时刻只能处于某一种状态(要么输入，要么输出)。当待测引脚处于输入状态时，每一待测引脚可以接收一位激励序列的数值；当需要从寄存器中输出采样的各个待测引脚的数值时，则需要通过输出引脚来完成测试。所述输出引脚为已经过输出测试、输出功能良好的引脚。这样，可以保证从寄存器输出的数值不会因为引脚的输出功能损坏而发生变化或无法准确输出。例如某一芯片存在着100个引脚，其中50个引脚待测，另外的50个引脚经过测试输出功能正常，可以将待测引脚与输出功能正常的引脚一一对应，某一引脚经过采样存储于该引脚对应的寄存器中的数值，通过该引脚对应的输出引脚予以输出。再比如某一芯片存在101个引脚，其中51个引脚的输入功能待测，50个引脚经过测试输出功能正常，每一时钟周期内只能完成50个引脚的测试，则可以分两个时钟周期来完成上述51个引脚输入功能的测试，第一个时钟周期与上一个举例的方式一样，此处不再赘述；第二个时钟周期，则从50个输出功能正常的引脚中选择一个与还未进行输入功能测试的那一个待测引脚相对应。还未进行输入功能测试的那一个待测引脚对应的寄存器中存储的数值，通过所选取的输出功能正常的引脚予以输出。

而后校验单元108判断输出单元输出的数值与输出预设值是否相同，若是则校验通过，否则校验不通过。在本实施方式中，所述校验单元和激励生成单元为芯片测试机台,芯片测试机台是一种专业的芯片测试设备,可以用于产生测试激励和观测检查芯片输出的响应序列。在另一些实施例中，所述校验单元还用于在判定输出单元输出的数值与输出预设值不相同时，标识出输出单元输出的数值与输出预设值两者之间不同数值所在的位数。

例如待测的引脚数量为3个，输出预设值为“101”，激励序列也为“101”，而输出单元输出的数值为“111”，由于激励序列的第二位输入与输出不匹配，则会标识出第二位存在着问题。又由于第二位数值是从寄存器b中获取输出的，而寄存器b所对应的待测引脚为引脚b，则说明引脚b存在着问题，技术人员可以对引脚b做进一步检测，采取相关措施进行处理。

在某些实施例中，所述芯片的数量为多个，且芯片的型号相同，所述激励生成单元用于生成激励序列，并将生成的激励序列并行传输至相同型号的不同芯片的待测引脚。测试机台可以对相同型号的芯片同时输出激励序列，以便加快测试效率。例如现在有A、B、C三块芯片待检测，A、B、C三块芯片的型号完全相同，以便测试机台可以通过相同的激励序列对这三块芯片可以同时进行测试。假设芯片A、B、C对应的待测引脚数量为50个，那么测试机台将生成50位的激励序列，并将所生成的激励序列分别发送至芯片A、芯片B和芯片C。每一芯片的每一待引脚对应接收激励序列中的一位数值，具体到每一块芯片的测试流程如前述方式所述，此处不再赘述。

上述装置可以根据控制信号来切换当前芯片所处的模式，并输入激励序列至芯片的待测引脚，而后通过采样单元将待测引脚接收到的数值存储于存储单元中，再通过待测引脚对应的输出引脚(输出功能良好的、与待测引脚对应的另一引脚)输出存储单元的值，并在校验单元将输出的值与预设输出值镜像比较，从而自动校验芯片待测引脚的输入功能是否正常，使得测试在芯片处于裸片阶段下即可进行，相当于整机测试的方式，大大降低了测试成本。此外，输入的激励序列完全可以根据实际需求自定义确认,具有很高的灵活性和故障检测覆盖率。

请参阅图4，为本发明一实施方式涉及的芯片输入引脚测试方法的示意图。所述方法应用于芯片输入引脚测试装置，所述芯片包括至少一个待测引脚，所述装置包括输出值设置单元、模式设置单元、引脚设置单元、激励生成单元、采样单元、存储单元、输出单元和校验单元；所述方法包括以下步骤：

首先进入步骤S301输出值设置单元设置输出预设值。所述输出预设值为理想输出值，若经过芯片的引脚输出的值与输出预设值相同，说明符合预期，该芯片引脚功能正常，否则芯片至少一引脚功能存在障碍。输出设置值可以通过技术人员根据实际需要输入得到。

而后进入步骤S302模式设置单元接收测试信号，让芯片处于测试模式，引脚设置单元将芯片的待测引脚设置为输入状态。模式设置单元可以用相应的开关逻辑电路实现，测试模式是相当于功能模式而言，在芯片处于测试模式下，测试模式的控制信号被置为高电平，功能模式(正常的工作模式)的控制信号被置为低电平。在本实施方式中，测试的对象为处于输入状态下的引脚，即测试芯片引脚的输入功能是否正常，因而需要将待测引脚设置为输入状态。引脚设置单元可以通过三态输出控制电路实现，在测试模式下，三态控制端的值为高阻输出有效状态，PAD的三态输出控制电路的输出端为高阻态，此时的待测引脚受到激励序列的驱动而处于输入状态。

而后进入步骤S303激励生成单元生成激励序列，并将激励序列传输至芯片的待测引脚。生成的激励序列与输出预设值相同，所述激励序列包括至少一位数值，每一待测引脚对应接收激励序列中的一位数值。在本实施方式中，所述激励序列为由数值“0”或“1”组成的序列。例如某一芯片待测的引脚数量为20个，则输入的激励序列为由“0”或“1”组成的共计20位的字符串，每一待测引脚用于接收一个“0”或“1”数值。将激励序列设置成与输出预设值相同，这样当激励序列通过待测引脚进行传输后，再将输出的值与输出预设值进行比较，就可以判断待测引脚的输入功能是否正常。

而后进入步骤S304模式设置单元接收采样信号，让芯片处于采样模式，采样单元对每一待测引脚对应接收的数值进行采样，并将采样结果存储于存储单元中。芯片处于采样模式，表示芯片的待测引脚已经完全接收激励序列，即每一个待测引脚上对应接收了一位激励序列的数值，可以通过将采样模式的控制信号置为高电平，将测试模式的控制信号置为低电平，让芯片处于采样模式。

在本实施方式中，所述存储单元为寄存器组，所述寄存器组包括多个预设顺序排列的寄存器，每一寄存器用于存储从一个待测引脚上采样的数值。采样单元可以用采样电路来实现，对每一待测引脚所接收的数值进行采样，并将采样的数值存储于该待测引脚对应的寄存器。例如待测引脚的数量为3个，包括待测引脚A、待测引脚B和待测引脚C；待测引脚A对应寄存器a，待测引脚B对应寄存器b，待测引脚C对应寄存器c；输入的激励序列为“101”，其中，待测引脚A所接收的数值为“1”，待测引脚B所接收的数值为“0”，待测引脚C所接收的数值为“1”，则采样单元对待测引脚所接收的数值进行采样后，会将寄存器a的值赋值为“1”，寄存器b的值赋值为“0”，寄存器c的值赋值为“1”。

而后进入步骤S305模式设置单元接收采样输出信号，让芯片处于采样输出模式，输出单元将存储单元中存储的采样结果通过输出引脚传输至校验单元。芯片处于采样输出模式，表示芯片的待测引脚所接收的数值已经被采样完毕，即每一个待测引脚上接收的一位激励序列的数值均被存储于对应的寄存器中。测试模式是相对于正常工作状态下的功能模式而言，包括了采样模式和采样输出模式。从电路实现上，可以采用采样控制电路和测试控制电路来实现采样输出模式和采样模式之间的切换，所述采样控制电路用于输入采样模式控制信号，所述测试控制电路用于输入测试模式控制信号。测试模式控制信号置为高电平，采样模式控制信号为低电平，表示芯片处于采样输出模式；测试模式控制信号为高电平，采样模式控制信号为高电平，表示芯片处于采样模式。

在本实施方式中，每一待测引脚对应一输出引脚，输出引脚用于输出一位数值。本发明是对芯片引脚的输入功能进行测试，但是每一引脚在同一时刻只能处于某一种状态(要么输入，要么输出)。当待测引脚处于输入状态时，每一待测引脚可以接收一位激励序列的数值；当需要从寄存器中输出采样的各个待测引脚的数值时，则需要通过输出引脚来完成测试。所述输出引脚为已经过输出测试、输出功能良好的引脚。这样，可以保证从寄存器输出的数值不会因为引脚的输出功能损坏而发生变化或无法准确输出。例如某一芯片存在着100个引脚，其中50个引脚待测，另外的50个引脚经过测试输出功能正常，可以将待测引脚与输出功能正常的引脚一一对应，某一引脚经过采样存储于该引脚对应的寄存器中的数值，通过该引脚对应的输出引脚予以输出。再比如某一芯片存在101个引脚，其中51个引脚的输入功能待测，50个引脚经过测试输出功能正常，每一时钟周期内只能完成50个引脚的测试，则可以分两个时钟周期来完成上述51个引脚输入功能的测试，第一个时钟周期与上一个举例的方式一样，此处不再赘述；第二个时钟周期，则从50个输出功能正常的引脚中选择一个与还未进行输入功能测试的那一个待测引脚相对应。还未进行输入功能测试的那一个待测引脚对应的寄存器中存储的数值，通过所选取的输出功能正常的引脚予以输出。

而后进入步骤S306校验单元判断输出单元输出的数值与输出预设值是否相同，若是则进入步骤S307校验通过，否则进入步骤S308校验不通过。在本实施方式中，所述校验单元和激励生成序列为芯片测试机台,芯片测试机台是一种专业的芯片测试设备,可以用于产生测试激励和观测检查芯片输出的响应序列。在另一些实施例中，所述校验单元还用于在判定输出单元输出的数值与输出预设值不相同时，标识出输出单元输出的数值与输出预设值两者之间不同数值所在的位数。

例如待测的引脚数量为3个，输出预设值为“101”，激励序列也为“101”，而输出单元输出的数值为“111”，由于激励序列的第二位输入与输出不匹配，则会标识出第二位存在着问题。又由于第二位数值是从寄存器b中获取输出的，而寄存器b所对应的待测引脚为引脚b，则说明引脚b存在着问题，技术人员可以对引脚b做进一步检测，采取相关措施进行处理。

在某些实施例中，所述芯片的数量为多个，且芯片的型号相同，所述方法包括：激励生成单元生成激励序列，并将生成的激励序列并行传输至相同型号的不同芯片的待测引脚。测试机台可以对相同型号的芯片同时输出激励序列，以便加快测试效率。例如现在有A、B、C三块芯片待检测，A、B、C三块芯片的型号完全相同，以便测试机台可以通过相同的激励序列对这三块芯片可以同时进行测试。假设芯片A、B、C对应的待测引脚数量为50个，那么测试机台将生成50位的激励序列，并将所生成的激励序列分别发送至芯片A、芯片B和芯片C。每一芯片的每一待引脚对应接收激励序列中的一位数值，具体到每一块芯片的测试流程如前述方式所述，此处不再赘述。

上述方法可以根据控制信号来切换当前芯片所处的模式，并输入激励序列至芯片的待测引脚，而后通过采样单元将待测引脚接收到的数值存储于存储单元中，再通过待测引脚对应的输出引脚(输出功能良好的、与待测引脚对应的另一引脚)输出存储单元的值，并在校验单元将输出的值与预设输出值镜像比较，从而自动校验芯片待测引脚的输入功能是否正常，使得测试在芯片处于裸片阶段下即可进行，相当于整机测试的方式，大大降低了测试成本。此外，输入的激励序列完全可以根据实际需求自定义确认,具有很高的灵活性和故障检测覆盖率。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括……”或“包含……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的要素。此外，在本文中，“大于”、“小于”、“超过”等理解为不包括本数；“以上”、“以下”、“以内”等理解为包括本数。

本领域内的技术人员应明白，上述各实施例可提供为方法、装置、或计算机程序产品。这些实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。上述各实施例涉及的方法中的全部或部分步骤可以通过程序来指令相关的硬件来完成，所述的程序可以存储于计算机设备可读取的存储介质中，用于执行上述各实施例方法所述的全部或部分步骤。所述计算机设备，包括但不限于：个人计算机、服务器、通用计算机、专用计算机、网络设备、嵌入式设备、可编程设备、智能移动终端、智能家居设备、穿戴式智能设备、车载智能设备等；所述的存储介质，包括但不限于：RAM、ROM、磁碟、磁带、光盘、闪存、U盘、移动硬盘、存储卡、记忆棒、网络服务器存储、网络云存储等。

上述各实施例是参照根据实施例所述的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到计算机设备的处理器以产生一个机器，使得通过计算机设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机设备以特定方式工作的计算机设备可读存储器中，使得存储在该计算机设备可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机设备上，使得在计算机设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已经对上述各实施例进行了描述，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改，所以以上所述仅为本发明的实施例，并非因此限制本发明的专利保护范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围之内。

Claims (8)

1.一种芯片输入引脚测试装置，所述芯片包括至少一个待测引脚，其特征在于，所述装置包括输出值设置单元、模式设置单元、引脚设置单元、激励生成单元、采样单元、存储单元、输出单元和校验单元；

所述输出值设置单元用于设置输出预设值；

所述模式设置单元用于接收测试信号，让芯片处于测试模式，所述引脚设置单元用于将芯片的待测引脚设置为输入状态；

所述激励生成单元用于生成激励序列，并将激励序列传输至芯片的待测引脚；生成的激励序列与输出预设值相同，所述激励序列包括至少一位数值，每一待测引脚对应接收激励序列中的一位数值；

所述模式设置单元还用于接收采样信号，让芯片处于采样模式，所述采样单元用于对每一待测引脚对应接收的数值进行采样，并将采样结果存储于存储单元中；

所述模式设置单元用于接收采样输出信号，让芯片处于采样输出模式，所述输出单元用于将存储单元中存储的采样结果通过输出引脚传输至校验单元，每一待测引脚对应一输出引脚，输出引脚用于输出一位数值；

所述校验单元用于判断输出单元输出的数值与输出预设值是否相同，若是则校验通过，否则校验不通过；

所述激励序列为由数值“0”或“1”组成的序列。

2.如权利要求1所述的芯片输入引脚测试装置，其特征在于，所述存储单元为寄存器组，所述寄存器组包括多个预设顺序排列的寄存器，每一寄存器用于存储从一个待测引脚上采样的数值。

3.如权利要求1所述的芯片输入引脚测试装置，其特征在于，所述校验单元还用于在判定输出单元输出的数值与输出预设值不相同时，标识出输出单元输出的数值与输出预设值两者之间不同数值所在的位数。

4.如权利要求1所述的芯片输入引脚测试装置，其特征在于，所述芯片的数量为多个，且芯片的型号相同，所述激励生成单元用于生成激励序列，并将生成的激励序列并行传输至相同型号的不同芯片的待测引脚。

5.一种芯片输入引脚测试方法，所述方法应用于芯片输入引脚测试装置，所述芯片包括至少一个待测引脚，其特征在于，所述装置包括输出值设置单元、模式设置单元、引脚设置单元、激励生成单元、采样单元、存储单元、输出单元和校验单元；所述方法包括以下步骤：

输出值设置单元设置输出预设值；

模式设置单元接收测试信号，让芯片处于测试模式，引脚设置单元将芯片的待测引脚设置为输入状态；

激励生成单元生成激励序列，并将激励序列传输至芯片的待测引脚；生成的激励序列与输出预设值相同，激励序列包括至少一位数值，每一待测引脚对应接收激励序列中的一位数值；

模式设置单元接收采样信号，让芯片处于采样模式，采样单元对每一待测引脚对应接收的数值进行采样，并将采样结果存储于存储单元中；

模式设置单元接收采样输出信号，让芯片处于采样输出模式，输出单元将存储单元中存储的采样结果通过输出引脚传输至校验单元，每一待测引脚对应一输出引脚，输出引脚用于输出一位数值；

校验单元判断输出单元输出的数值与输出预设值是否相同，若是则校验通过，否则校验不通过；

所述激励序列为由数值“0”或“1”组成的序列。

6.如权利要求5所述的芯片输入引脚测试方法，其特征在于，所述存储单元为寄存器组，所述寄存器组包括多个预设顺序排列的寄存器，每一寄存器用于存储从一个待测引脚上采样的数值。

7.如权利要求5所述的芯片输入引脚测试方法，其特征在于，所述方法还包括：

校验单元在判定输出单元输出的数值与输出预设值不相同时，标识出输出单元输出的数值与输出预设值两者之间不同数值所在的位数。

8.如权利要求5所述的芯片输入引脚测试方法，其特征在于，所述芯片的数量为多个，且芯片的型号相同，所述方法包括：

激励生成单元生成激励序列，并将生成的激励序列并行传输至相同型号的不同芯片的待测引脚。