CN112102874B - Dram测试系统、测试方法和装置 - Google Patents

Abstract

本申请提供了一种DRAM测试系统、测试方法和装置，运用于半导体集成电路测试技术领域，其包括终端设备、逻辑故障模型单元和DRAM待测试芯片，其中，终端设备，包括执行单元，执行单元用于执行DRAM测试方法；逻辑故障模型单元，设置于终端设备中，用于协调执行单元执行DRAM测试方法；DRAM待测试芯片，与终端设备连接，进行测试；DQ寄存器和DM寄存器，均设置于DRAM待测试芯片中，分别与逻辑故障模型单元连接以获取逻辑故障模型单元输入的处理信号，并输出与处理信号对应的DQ数据值和DM数据值；使测试更加全面可靠，大大改变了以往测试的单一性和局限性。

Description

DRAM测试系统、测试方法和装置

技术领域

本申请涉及半导体集成电路测试技术领域，特别涉及为一种DRAM测试系统、测试方法和装置。

背景技术

随着目前半导体行业技术的发展，电路复杂性迅速提高，存储器的容量越来越大，存储器密度的增长使存储器的测试面临着更大的挑战。此时测试的故障检测能力及检测时间之间的矛盾越来越突出，在检测故障能力覆盖率高的同时，也需要尽可能的缩短检测的时间，因此对于检测方法及相关算法的需求愈加强烈；

特别是对于DRAM的每个Cell间的故障问题，需要把它映射成逻辑故障模型，并为检测出这类故障研究出Data Mask的相关算法。针对这些逻辑故障模型，现有提出了一种新的Data Mask算法序列，并通过验证，提高测试覆盖率。但是每个存储单元的改变都有可能影响存储器内部单元的变化，这种相关性产生了巨大的测试工作量。

发明内容

本申请提供一种DRAM测试系统、测试方法和装置，相对于现有的Data Mask算法多出一倍的Mask操作与读操作，其测试的引用不局限于DQ寄存器，同时还兼并DM寄存器的测试，通过测试DQ寄存器和DM寄存器上的引脚与DRAM的对接，能够检测出以往不能检测出的DRAM固定故障与耦合故障，也能够更加准确的检测出每相邻的两个Cell间是否会因为Mask的操作而产生相互影响，从而使我们的测试更加全面可靠，大大改变了以往测试的单一性和局限性。

本申请为解决技术问题采用如下技术手段：

本申请提出一种DRAM测试系统，包括：

终端设备，包括执行单元，所述执行单元用于执行DRAM测试方法；

逻辑故障模型单元，设置于所述终端设备中，用于协调所述执行单元执行DRAM测试方法；

DRAM待测试芯片，与所述终端设备连接，进行测试；

DQ寄存器和DM寄存器，均设置于所述DRAM待测试芯片中，分别与所述逻辑故障模型单元连接以获取逻辑故障模型单元输入的处理信号，并输出与所述处理信号对应的DQ数据值和DM数据值至DRAM待测试芯片的各单元中。

本申请还提出一种DRAM测试方法，根据上述的DRAM测试系统执行DRAM测试方法，所述DRAM测试方法包括：

执行单元输出测试启动指令至逻辑故障模型单元，根据所述启动指令使逻辑故障模型单元中的逻辑故障模型输出处理信号，所述处理信号包括DM信号和数据信号；

通过所述逻辑故障模型将DM信号输出至DM寄存器，将数据信号输出至DQ寄存器；

向所述DRAM待测试芯片写入数据值，由所述DQ寄存器向DRAM待测试芯片的各个单元写入对应的DQ数据值；

进行写反操作，按照地址递增或递减顺序对DQ寄存器向DRAM待测试芯片所有相邻两单元的前一单元写入的DQ数据值进行写反操作，得到写反值；

进行mask操作，调用所述DM寄存器，根据其所述DM信号的高低电平信息对DQ寄存器中的所述写反值进行mask操作，以写入DRAM待测试芯片所有相邻两单元的前一单元位置上；

进行读取操作，按照地址递增或递减顺序，读取所述DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对，判断其数值是否一致；

若是，则测试完毕，所述DRAM待测试芯片为有效芯片；

若否，则测试完毕，所述DRAM待测试芯片为故障芯片。

进一步地，所述进行mask操作的步骤中：

当所述DM寄存器根据DM信号形成DM数据值，且单元内所述DM数据值的bit上有1时，则判定高低电平信息为高电平，对为高电平的bit进行mask操作其余正常写反。

进一步地，所述读取所述DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对的步骤中：

所述预设定单元间隔为1，以每隔一个单元读取DQ数据值；

所述步骤包括：

确定DRAM待测试芯片中所有相邻的两单元；

以所述预设定单元间隔读取单元中的DQ数据值；

根据相邻的两单元，将该DQ数据值与前一单元中的进行写反操作和mask操作后的DQ数据值进行比对。

进一步地，所述DRAM测试方法包括：

按照地址递增的顺序从第一个单元至最后一个单元开始，进行写入值、写反值、mask操作、读取值和对比值的操作，以判断DRAM待测试芯片是否为有效芯片；

若是，则按照地址递减顺序从最后一个单元至第一个单元开始，进行写入值、写反值、mask操作、读取值和对比值的操作，以判断DRAM待测试芯片是否为有效芯片；

若是，则确定DRAM待测试芯片为有效芯片。

本申请还提出一种DRAM测试装置，包括：

启动单元，用于执行单元输出测试启动指令至逻辑故障模型单元，根据所述启动指令使逻辑故障模型单元中的逻辑故障模型输出处理信号，所述处理信号包括DM信号和数据信号；

传输单元，用于通过所述逻辑故障模型将DM信号输出至DM寄存器，将数据信号输出至DQ寄存器；

写入单元，用于向所述DRAM待测试芯片写入数据值，由所述DQ寄存器向DRAM待测试芯片的各个单元写入对应的DQ数据值；

写反单元，用于进行写反操作，按照地址递增或递减顺序对DQ寄存器向DRAM待测试芯片所有相邻两单元的前一单元写入的DQ数据值进行写反操作，得到写反值；

Mask单元，用于进行mask操作，调用所述DM寄存器，根据其所述DM信号的高低电平信息对DQ寄存器中的所述写反值进行mask操作，以写入DRAM待测试芯片所有相邻两单元的前一单元位置上；

读取单元，用于进行读取操作，按照地址递增或递减顺序，读取所述DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对，判断其数值是否一致；

第一判定单元，用于若是，则测试完毕，所述DRAM待测试芯片为有效芯片；

第二判定单元，用于若否，则测试完毕，所述DRAM待测试芯片为故障芯片。

本申请提供了DRAM测试系统、测试方法和装置，具有以下有益效果：

本申请提出的DRAM测试系统，包括终端设备、逻辑故障模型单元、和DRAM待测试芯片，其中，终端设备，包括执行单元，执行单元用于执行DRAM测试方法；逻辑故障模型单元，设置于终端设备中，用于协调执行单元执行DRAM测试方法；DRAM待测试芯片，与终端设备连接，进行测试；DQ寄存器和DM寄存器，均设置于DRAM待测试芯片中，分别获取逻辑故障模型单元输入的处理信号，并输出与处理信号对应的DQ数据值和DM数据值；通过在原有算法的基础上进行了多一倍的Mask操作和读操作，不仅仅局限于DQ引脚上的功能，还能检测出DM引脚上功能上的隐性问题，通过Data MASK结合以往的算法，增加检测了各个引脚的功能是否正常使用，检测出以往不能检测出的故障，也能够更加准确的检测出每相邻的两个Cell间是否会因为Mask的操作而产生相互影响。

附图说明

图1为本申请DRAM测试系统一个实施例的结构框图；

图2为本申请DRAM测试方法一个实施例的流程示意图；

图3为本申请DRAM测试方法一个实施例中DRAM待测试芯片各个单元进行读取对比的原理示意图；

图4为本申请DRAM测试装置一个实施例的结构框图。

本申请为目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

下面将结合本申请的实施例中的附图，对本申请的实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“包括”、“包含”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。在本申请的权利要求书、说明书以及说明书附图中的术语，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体/操作/对象与另一个实体/操作/对象区分开来，而不一定要求或者暗示这些实体/操作/对象之间存在任何这种实际的关系或者顺序。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其他实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其他实施例相结合。

参考附图1，为本申请一实施例中的DRAM测试系统的结构框图；

本申请提出的DRAM测试系统，包括：

终端设备，包括执行单元，执行单元用于执行DRAM测试方法；

逻辑故障模型单元，设置于终端设备中，用于协调执行单元执行DRAM测试方法；

DRAM待测试芯片，与终端设备连接，进行测试；

DQ寄存器和DM寄存器，均设置于DRAM待测试芯片中，分别获取逻辑故障模型单元输入的处理信号，并输出与处理信号对应的DQ数据值和DM数据值。

具体的，

终端设备为用于测试DRAM待测试芯片的设备，该设备可包括计算机设备、终端装置、测试电路板等等；在终端设备上分别安装有执行单元和逻辑故障模型单元，将DRAM待测试芯片安装至终端设备上并分别通过DQ寄存器和DM寄存器与逻辑故障模型单元进行引脚连接，进而进行测试。

上述DQ寄存器接收逻辑故障模型输入的数据信号，以形成DQ数据值写入DRAM待测试芯片的各个单元中，然后按照地址的递增或递减顺序，对相邻两单元的前一单元中的DQ数据值进行写反操作，得到写反值；

上述DM寄存器接收逻辑故障模型输入的DM信号，以根据DM信号携带的高低电平信息对写反值进行mask操作，若高电平时，执行mask操作，mask操作后的写反值不写入对应的单元中；低电平时，不执行mask操作，将写反值写入对应的单元中。

参考附图2，为本申请提出的DRAM测试方法的流程示意图；

本申请提出的DRAM测试方法，根据上述的DRAM测试系统执行DRAM测试方法，DRAM测试方法包括：

S1，执行单元输出测试启动指令至逻辑故障模型单元，根据启动指令使逻辑故障模型单元中的逻辑故障模型输出处理信号，处理信号包括DM信号和数据信号；

S2，通过逻辑故障模型将DM信号输出至DM寄存器，将数据信号输出至DQ寄存器；

S3，向DRAM待测试芯片写入数据值，由DQ寄存器向DRAM待测试芯片的各个单元写入对应的DQ数据值；

S4，进行写反操作，按照地址递增或递减顺序对DQ寄存器向DRAM待测试芯片所有相邻两单元的前一单元写入的DQ数据值进行写反操作，得到写反值；

S5，进行mask操作，调用DM寄存器，根据其DM信号的高低电平信息对DQ寄存器中的写反值进行mask操作，以写入DRAM待测试芯片所有相邻两单元的前一单元位置上；

S6，进行读取操作，按照地址递增或递减顺序，读取DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对，判断其数值是否一致；

S71，若是，则测试完毕，DRAM待测试芯片为有效芯片；

S72，若否，则测试完毕，DRAM待测试芯片为故障芯片。

具体的，

上述的采用预设规则对DRAM待测试芯片进行测试的步骤包括：

采用DM寄存器和DQ寄存器同时进行工作，即由DM寄存器向DRAM待测试芯片的各个单元输入DM信号，由DQ寄存器向DRAM待测试芯片的各个单元写入对应的DQ数据值；

参考附图3，为DRAM待测试芯片各个单元进行读取对比的原理示意图；

在一个实施例中，所述进行mask操作的步骤中：

当所述DM寄存器根据DM信号形成DM数据值，且单元内所述DM数据值的bit上有1时，则判定高低电平信息为高电平，对为高电平的bit进行mask操作其余正常写反。

在一个实施例中，所述读取所述DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对的步骤中：

所述预设定单元间隔为1，以每隔一个单元读取DQ数据值；

所述步骤包括：

确定DRAM待测试芯片中所有相邻的两单元；

以所述预设定单元间隔读取单元中的DQ数据值；

根据相邻的两单元，将该DQ数据值与前一单元中的进行写反操作和mask操作后的DQ数据值进行比对。

在一个实施例中，DRAM测试方法还包括：

按照地址递增的顺序从第一个单元至最后一个单元开始，进行写入值、写反值、mask操作、读取值和对比值的操作，以判断DRAM待测试芯片是否为有效芯片；

若是，则按照地址递减顺序从最后一个单元至第一个单元开始，进行写入值、写反值、mask操作、读取值和对比值的操作，以判断DRAM待测试芯片是否为有效芯片；

若是，则确定DRAM待测试芯片为有效芯片。

在具体实施的过程中

对于DM数据值和DQ数据值的写入过程：首先是由终端设备获取用户指令，进而逻辑故障模型单元接收到信号后向DRAM待测试芯片内的DM寄存器和DQ寄存器输出处理信号，而执行后续写入过程；对于DQ数据值的写入，分为按地址递增的顺序写入和递减的顺序写入，上述DQ数据值可以为用户向终端设备输入的可调整的值，经过逻辑故障模型单元和DQ寄存器后，写入于DRAM待测试芯片的各个单元上；

对于DQ数据值的写反过程：根据地址递增顺序，则从第一个单元至最后一个单元位置，以两个相邻单元为对，对前一单元上写有的DQ数据值进行写反操作，得到写反值；反之，若地址递减顺序，则从最后一个单元至第一个单元位置，以两个相邻单元为对，对前一单元上写有的DQ数据值进行写反操作，得到写反值。

对于DRAM待测试芯片中各单元的mask操作过程：调用DM寄存器，以通过DM信号判断是否需要对写反操作后的写反值进行mask操作，DM信号为高低电平信号，若为高电平时，对写反值进行mask操作，从而不会将写反值写入值对应的单元中(即为，以两个相邻单元为对，该对前一单元位置)；若为低电平时，不会对写反值进行mask操作，进而将写反值写入至对应的单元。

在实际情况下，对于mask操作例如：

假如在S3阶段将预设的DQ数据值0011 0011写入到DQ寄存器的第一个单元DX0，再将DM数据值0000 0001写入到DM寄存器的第一个单元DM0，此时DX0和DM0一一对应，然后进行S4与S5阶段，因为DM0的值第八位为1，属于高电平，则需要将DX的第八位进行Mask(掩码)操作,并进行写反操作，DX0的原本预设写入的值是0011 0011，掩盖住第八位，则写反后的值是1100 1101，第八位无法写反。接着DX1写入的值(为DX0进行Mask+写反操作后的值，再写反的值)，即0011 0010，因为固定对相邻的两个单元中的前一个单元进行掩码，则DM1中无高电平，则DM1的值为0000 0000，无法掩码，但是DX1的值继续进行写反操作，则DX1写反后的值为1100 1101。最后则进行S6阶段，读取DX1的数据为1100 1101，与前一个单元DX0的值11001101进行对比，值若相同则是Mask成功。

对于DRAM待测试芯片中各单元的读取过程：从起始位置开始，按照地址递增顺序(1、3、5、7)，读出第二个单元(Cell 1)的值，再读出第四个单元(Cell 3)的值，按照地址依次增序，每次对间隔单元进行读操作，直至完成对最后一个单元的读操作。如果有某个单元读出的值与前一个单元相比不相同，则认为Cell间由于Mask的作用相互影响发生了故障。

参考附图4，为本申请提出的DRAM测试装置的结构框图；

本申请提出的DRAM测试装置，包括：

启动单元1，用于执行单元输出测试启动指令至逻辑故障模型单元，根据启动指令使逻辑故障模型单元中的逻辑故障模型输出处理信号，处理信号包括DM信号和数据信号；

传输单元2，用于通过逻辑故障模型将DM信号输出至DM寄存器，将数据信号输出至DQ寄存器；

写入单元3，用于向DRAM待测试芯片写入数据值，由DQ寄存器向DRAM待测试芯片的各个单元写入对应的DQ数据值；

写反单元4，用于进行写反操作，按照地址递增或递减顺序对DQ寄存器向DRAM待测试芯片所有相邻两单元的前一单元写入的DQ数据值进行写反操作，得到写反值；

Mask单元5，用于调用DM寄存器，根据其DM信号的高低电平信息对DQ寄存器中的写反值进行mask操作，以写入DRAM待测试芯片所有相邻两单元的前一单元位置上；

读取单元6，进行读取操作，按照地址递增或递减顺序，读取DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对，判断其数值是否一致；

第一判定单元71，用于若是，则测试完毕，DRAM待测试芯片为有效芯片；

第二判定单元72，用于若否，则测试完毕，DRAM待测试芯片为故障芯片。

综上所述，本申请提出的DRAM测试系统，包括终端设备、逻辑故障模型单元、和DRAM待测试芯片，其中，终端设备，包括执行单元，所述执行单元用于执行DRAM测试方法；逻辑故障模型单元，设置于所述终端设备中，用于协调所述执行单元执行DRAM测试方法；DRAM待测试芯片，与终端设备连接，进行测试；DQ寄存器和DM寄存器，均设置于DRAM待测试芯片中，分别与逻辑故障模型单元连接以获取逻辑故障模型单元输入的处理信号，并输出与处理信号对应的DQ数据值和DM数据值；通过在原有算法的基础上进行了多一倍的Mask操作和读操作，不仅仅局限于DQ引脚上的功能，还能检测出DM引脚上功能上的隐性问题，通过DataMASK结合以往的算法，增加检测了各个引脚的功能是否正常使用，检测出以往不能检测出的故障，也能够更加准确的检测出每相邻的两个Cell间是否会因为Mask的操作而产生相互影响。

尽管已经示出和描述了本申请的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本申请的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由所附权利要求及其等同物限定。

Claims (5)

1.一种DRAM测试方法，其特征在于，所述DRAM测试方法包括：

执行单元输出测试启动指令至逻辑故障模型单元，根据所述启动指令使逻辑故障模型单元中的逻辑故障模型输出处理信号，所述处理信号包括DM信号和数据信号；

通过所述逻辑故障模型将DM信号输出至DM寄存器，将数据信号输出至DQ寄存器；

向所述DRAM待测试芯片写入数据值，由所述DQ寄存器向DRAM待测试芯片的各个单元写入对应的DQ数据值；

进行写反操作，按照地址递增或递减顺序对DQ寄存器向DRAM待测试芯片所有相邻两单元的前一单元写入的DQ数据值进行写反操作，得到写反值；

进行mask操作，调用所述DM寄存器，根据其所述DM信号的高低电平信息对DQ寄存器中的所述写反值进行mask操作，以写入DRAM待测试芯片所有相邻两单元的前一单元位置上；

进行读取操作，按照地址递增或递减顺序，读取所述DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对，判断其数值是否一致；

若是，则测试完毕，所述DRAM待测试芯片为有效芯片；

若否，则测试完毕，所述DRAM待测试芯片为故障芯片。

2.根据权利要求1所述的DRAM测试方法，其特征在于，所述进行mask操作的步骤中：

当所述DM寄存器根据DM信号形成DM数据值，且单元内所述DM数据值的bit上有1时，则判定所述高低电平信息为高电平，对为高电平的bit进行mask操作其余正常写反。

3.根据权利要求1所述的DRAM测试方法，其特征在于，所述读取所述DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对的步骤中：

所述预设定单元间隔为1，以每隔一个单元读取DQ数据值；

所述步骤包括：

确定DRAM待测试芯片中所有相邻的两单元；

以所述预设定单元间隔读取单元中的DQ数据值；

根据相邻的两单元，将该DQ数据值与前一单元中的进行写反操作和mask操作后的DQ数据值进行比对。

4.根据权利要求1所述的DRAM测试方法，其特征在于，所述DRAM测试方法包括：

按照地址递增的顺序从第一个单元至最后一个单元开始，进行写入值、写反值、mask操作、读取值和对比值的操作，以判断DRAM待测试芯片是否为有效芯片；

若是，则按照地址递减顺序从最后一个单元至第一个单元开始，进行写入值、写反值、mask操作、读取值和对比值的操作，以判断DRAM待测试芯片是否为有效芯片；

若是，则确定DRAM待测试芯片为有效芯片。

5.一种DRAM测试装置，其特征在于，包括：

启动单元，用于执行单元输出测试启动指令至逻辑故障模型单元，根据所述启动指令使逻辑故障模型单元中的逻辑故障模型输出处理信号，所述处理信号包括DM信号和数据信号；

传输单元，用于通过所述逻辑故障模型将DM信号输出至DM寄存器，将数据信号输出至DQ寄存器；

写入单元，用于向所述DRAM待测试芯片写入数据值，由所述DQ寄存器向DRAM待测试芯片的各个单元写入对应的DQ数据值；

写反单元，用于进行写反操作，按照地址递增或递减顺序对DQ寄存器向DRAM待测试芯片所有相邻两单元的前一单元写入的DQ数据值进行写反操作，得到写反值；

Mask单元，用于进行mask操作，调用所述DM寄存器，根据其所述DM信号的高低电平信息对DQ寄存器中的所述写反值进行mask操作，以写入DRAM待测试芯片所有相邻两单元的前一单元位置上；

读取单元，用于进行读取操作，按照地址递增或递减顺序，读取所述DRAM待测试芯片中以预设定单位间隔的单元的DQ数据值，将该DQ数据值与前一单元的DQ数据值进行比对，判断其数值是否一致；

第一判定单元，用于若是，则测试完毕，所述DRAM待测试芯片为有效芯片；

第二判定单元，用于若否，则测试完毕，所述DRAM待测试芯片为故障芯片。