CN110875080A - 存储器芯片内建自测试方法和电路装置 - Google Patents

Abstract

本发明一种存储器芯片内建自测试方法和电路装置，所述方法包括：将原始测试向量输入至待测电路，以生成测试数据信号；将原始测试向量输入至寄存器中，使得原始测试向量与测试数据信号同步；对延迟后的原始测试向量和测试数据信号进行逻辑异或运算，以生成用于表示待测电路是否有效的测试结果指示信号；将延迟后的原始测试向量的相位反转180度生成反相测试向量，并将反相测试向量和测试数据信号进行逻辑与非运算，输出逻辑状态指示值，用于表示待测电路失效时，测试数据信号的逻辑状态；根据测试结果指示信号，择一输出用于表示待测电路的有效测试结果和逻辑状态指示值中的一种。能够判断出待测电路是否有效，而且进一步得到待测电路的失效形态。

Description

存储器芯片内建自测试方法和电路装置

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种存储器芯片内建自测试方法和电路装置。

背景技术

随着超大规模半导体集成电路内包含的单元数越来越多，由此带来测试成本所占整个芯片成本的比例越来越大。目前，普遍认为能够有效解决芯片级测试成本的方案是在芯片内部安插“内建自测试(BIST，Build-in Self-test)”结构，通过这种方案，能够增加芯片测试的可控制性和可观测性，从而使测试向量生成和验证测试变得容易一些。

通常的测试方法是对被测芯片加载测试向量，通过收集响应结果并与预期结果对比，来检测芯片是否能够正常工作。在当前的内建自测试结构中，存储器芯片比较电路是将对待测电路进行测试之后输出的测试数据信号即响应结果与测试向量即预期结果做异或逻辑运算，通过运算得到的结果判断待测电路是否能够正常工作。具体的测试过程是：当测试数据信号与测试向量不同时，输出结果为“1”，判断结果是待测电路失效，不能正常工作；当测试数据信号与测试向量相同时，输出结果为“0”，判断结果是待测电路有效，能够正常工作。

然而，目前的测试方法中，根据判断结果无法准确得出测试数据信号的状态。原因是，待测电路失效时，存在如下两种可能：当测试数据信号的状态是“1”，测试向量的状态是“0”时，判断结果是待测电路无效；当测试数据信号的状态是“0”，测试向量的状态是“1”时，判断结果也是待测电路无效。此时，测试数据信号的状态在待测电路无效的情况下，包括两种状态“0”和“1”。因此，利用现有的测试方法，根据判断结果无法得知测试数据信号的状态。

发明内容

本发明提供一种存储器芯片内建自测试方法和电路装置，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

作为本发明的一个方面，提供了一种存储器芯片内建自测试方法，包括：

将原始测试向量输入至待测电路，以生成测试数据信号；

将所述原始测试向量输入至寄存器中，以延迟所述原始测试向量的传输时间，使得所述原始测试向量与所述测试数据信号同步；

对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算，以生成测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；

将延迟后的所述原始测试向量的相位反转180度生成反相测试向量，并将所述反相测试向量和所述测试数据信号进行逻辑与非运算，输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；

根据所述测试结果指示信号，择一输出用于表示所述待测电路的有效测试结果和所述逻辑状态指示值中的一种。

优选的，在上述存储器芯片内建自测试方法中，将原始测试向量输入至待测电路以生成测试数据信号之前，还包括：

根据内建自测控制器产生的测试控制信号生成所述原始测试向量。

优选的，在上述存储器芯片内建自测试方法中，所述测试数据信号和延迟后的所述原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算以生成测试结果指示信号的步骤包括：

当所述测试数据信号的逻辑状态和延迟后的所述原始测试向量的逻辑状态不同时，进行逻辑异或运算后生成的所述测试结果指示信号为高电平。

优选的，在上述存储器芯片内建自测试方法中，当所述测试结果指示信号为高电平时输出所述逻辑状态指示值的步骤包括：

当所述测试结果指示信号为高电平且输出所述逻辑状态指示值为高电平时，则表示所述测试数据信号的逻辑状态为低电平；

当所述测试结果指示信号为高电平且输出所述逻辑状态指示值为低电平时，则表示所述测试数据信号的逻辑状态为高电平。

优选的，在上述存储器芯片内建自测试方法中，所述测试数据信号和延迟后的所述原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算以生成测试结果指示信号的步骤包括：

当所述测试数据信号的逻辑状态和延迟后的所述原始测试向量的逻辑状态相同时，进行逻辑异或运算后生成的所述测试结果指示信号表示低电平。

优选的，在上述存储器芯片内建自测试方法中，当所述测试结果指示信号为低电平时，输出的所述有效测试结果表示为高阻态。

本发明还提供了一种存储器芯片内建自测试电路装置，包括待测电路、寄存器、比较电路以及测试结果输出模块；

所述待测电路用于根据原始测试向量，生成测试数据信号；

所述寄存器用于延迟所述原始测试向量的传输时间，使得延迟后的所述原始测试向量与所述测试数据信号同步输出；

所述比较电路连接至所述待测电路和所述寄存器，所述比较电路包括异或门、反相器以及与非门；

所述异或门包括第一输入端、第二输入端以及第一信号输出端，所述第一输入端用于输入延迟后的所述原始测试向量，所述第二输入端用于接收所述测试数据信号，所述第一信号输出端用于输出测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；

所述反相器包括反相器输入端和反相器输出端，所述反相器输入端用于接收延迟后的所述原始测试向量，所述反相器输出端用于输出对延迟后的所述原始测试向量的相位反转180度生成的反相测试向量；

所述与非门包括第三输入端、第四输入端以及第二信号输出端，所述第三输入端用于接收所述测试数据信号，所述第四输入端连接至所述反相器输出端，所述第四输入端用于接收所述反相测试向量，所述第二信号输出端用于输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；

所述测试结果输出模块连接至所述异或门和所述与非门，用于根据所述测试结果指示信号，择一输出用于表示所述待测电路有效的有效测试结果和所述逻辑状态指示值中的一种。

优选的，在上述存储器芯片内建自测试电路装置中，所述电路装置还包括测试向量生成模块，所述测试向量生成模块包括：

内建自测控制器，用于产生测试控制信号；

测试向量生成器，用于根据所述测试控制信号生成所述原始测试向量，所述测量向量生成器的输入端连接至所述内建自测控制器，所述测量向量生成器的多个输出端分别连接至所述待测电路和所述寄存器。

优选的，在上述存储器芯片内建自测试电路装置中，所述测试结果输出模块为多路复用器并包括选择控制端、第一信号输入端、第二信号输入端以及测试结果输出端；

所述选择控制端连接至所述异或门的所述第一信号输出端，用于接收所述测试结果指示信号；

所述第一信号输入端连接至所述与非门的所述第二信号输出端，用于接收所述逻辑状态指示值；

所述第二信号输入端用于输入用于表示所述待测电路有效的有效测试结果；

所述测试结果输出端用于当所述测试结果指示信号为低电平时，联通第二信号输入端，并输出所述有效测试结果，当所述测试结果指示信号为高电平时，联通所述第一信号输入端，并输出所述逻辑状态指示值。

本发明采用上述技术方案，具有如下优点：本方案对比较电路的功能进行了改进，具体的，将原始测试向量和测试数据信号输入比较电路中，在比较电路中，原始测试向量和测试数据信号经过逻辑异或运算，生成测试结果指示信号，此外，原始测试向量的相位反转180度生成反相测试向量，并将反相测试向量和测试数据信号进行逻辑与非运算，输出逻辑状态指示值。最后经过多路复用器根据测试结果指示信号选择输出逻辑状态指示值或有效测试结果，其中，逻辑状态指示值表示待测电路失效时，测试数据信号的逻辑状态。本方案不仅能够判断出待测电路是否有效，而且进一步得到待测电路的失效形态，即能够从测试结果中直接得出测试数据信号的逻辑状态，以及原始测试向量的逻辑状态。不仅提高测试效率，而且便于后续对待测电路的检修。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1绘示本发明实施例提供的存储芯片内建自测试方法的流程图。

图2绘示本发明实施例提供的存储芯片内建自测试电路装置结构图。

图3绘示本发明实施例提供的存储芯片内建自测试电路装置中比较电路结构图。

图4绘示本发明实施例提供的存储芯片内建自测试过程中的信号示意图。

附图说明：

100-测试向量生成模块；

101-内建自测控制器；

102-测试向量生成器；

111-测试向量生成器的输入端；

110-测试向量生成器的输出端；

200-待测电路；

300-寄存器；

400-比较电路；

401-异或门；

411-异或门的第一输入端；

421-异或门的第二输入端；

431-异或门的第一信号输出端；

402-反相器；

412-反相器输入端；

422-反相器输出端；

403-与非门；

433-与非门的第三输入端；

443-与非门的第四输入端；

413-与非门的第二信号输出端；

500-测试结果输出模块；

501-第一信号输入端；

502-第二信号输入端；

503-测试结果输出端；

504-选择控制端。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

实施例一

在一种具体的实施方式中，提供了一种存储器芯片内建自测试方法，如图1、图2、图3和图4所示，包括：

步骤S100：将原始测试向量输入至待测电路200，生成测试数据信号。

对待测电路200进行功能性的测试，以判断待测电路200的功能是否有效。例如，待测电路200读取原始测试向量，输出测试数据信号，通过判断测试数据信号和原始测试向量是否一致来得知待测电路200是否能够正确读取原始测试向量，若一致，则说明待测电路200的读取功能有效，若不一致，则说明待测电路200的读取功能失效。

步骤S200：将原始测试向量输入至寄存器300中，以延迟原始测试向量的传输时间，使得原始测试向量与测试数据信号同步。

由于待测电路200从读取原始测试向量到输出测试数据信号需要时间，因此，通过将原始测试向量输入至寄存器300中缓存一段时间，保证原始测试向量和测试数据信号同步输出。

步骤S300：对延迟后的原始测试向量和测试数据信号进行逻辑异或运算，生成测试结果指示信号，测试结果指示信号用于表示待测电路200是否有效。

可以通过异或门401对同时接收到的原始测试向量和测试数据信号进行逻辑异或运算，生成测试结果指示信号。例如，如图4所示，测试结果指示信号从a路输出，测试结果指示信号为逻辑状态1或0。当测试结果指示信号为1时，表示待测电路200失效。当测试结果指示信号为0时，表示待测电路200有效。当然，测试结果指示信号还可以用其它种类的信号进行表示，均在本实施例的保护范围内。

步骤S400：将延迟后的原始测试向量的相位反转180度生成反相测试向量，并将反相测试向量和测试数据信号进行逻辑与非运算，输出逻辑状态指示值，逻辑状态指示值用于表示待测电路200失效时，测试数据信号的逻辑状态。

如图4所示，原始测试向量和测试数据信号经过上述逻辑运算之后，得到的逻辑状态指示值可以包括逻辑状态1或0。

步骤S500：根据测试结果指示信号，择一输出用于表示待测电路200的有效测试结果和逻辑状态指示值中的一种。

如图4所示，当测试结果指示信号为0时，输出有效测试信号，有效测试信号可以用提前输入的高阻态Hi-Z表示。当测试结果指示信号为1时，输出逻辑状态指示值。如果最终选择输出逻辑状态指示值，那么说明待测电路200失效，通过检测输出的逻辑状态指示信号，得到测试数据信号的逻辑状态。例如，逻辑状态指示值是0时，原始测试向量为0，测试数据信号的逻辑状态就是1；逻辑状态指示值是1时，原始测试向量为1，测试数据信号的逻辑状态就是0。

在一种实施方式中，将原始测试向量输入至待测电路200进行测试，生成测试数据信号之前，还包括：

根据内建自测控制器101产生的测试控制信号生成原始测试向量。

其中，内建自测控制器101产生测试控制信号，测试向量生成器102接收测试控制信号，并根据测试控制信号生成原始测试向量。当然，原始测试向量的产生包括但不限于上述方式，还可以为其它生成方式，均在本实施例的保护范围内。

在一种实施方式中，测试数据信号和延迟后的原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的原始测试向量和测试数据信号进行逻辑异或运算，生成测试结果指示信号的步骤包括：

当测试数据信号的逻辑状态和延迟后的原始测试向量的逻辑状态不同时，进行逻辑异或运算后生成的测试结果指示信号为高电平。

例如，测试数据信号的逻辑状态为0，延迟后的原始测试向量的逻辑状态为1，或者测试数据信号的逻辑状态为1，延迟后的原始测试向量的逻辑状态为0，异或运算后生成测试结果指示信号为1，表示待测电路200失效。

在一种实施方式中，当测试结果指示信号为高电平时，输出逻辑状态指示值的步骤包括：

当测试结果指示信号为高电平且输出逻辑状态指示值为高电平时，则表示测试数据信号的逻辑状态为低电平；

当测试结果指示信号为高电平且输出逻辑状态指示值为低电平时，则表示测试数据信号的逻辑状态为高电平。

例如，测试数据信号的逻辑状态为0，原始测试向量的逻辑状态为1，测试结果指示信号为1，表示待测电路200失效，根据高电平的测试结果指示信号输出能够表示测试数据信号的逻辑状态的逻辑状态指示值，生成逻辑状态指示值的过程是：逻辑状态为1原始测试向量的相位反转180度生成反相测试向量，反相测试向量的逻辑状态为0，并将逻辑状态为0反相测试向量和逻辑状态为0测试数据信号进行逻辑与非运算，输出逻辑状态指示值的逻辑状态为1。因此，可知当检测到的逻辑状态指示值为1时，则表示测试数据信号的逻辑状态为0，原始测试向量的逻辑状态为1。同理，检测到逻辑状态指示值为0时，则表示测试数据信号的逻辑状态为1，原始测试向量的逻辑状态为0。利用上述方式可以直接得到待测电路200失效时，测试数据信号的逻辑状态以及原始测试向量的逻辑状态，便于失效状态做出高效率的判断。

在一种实施方式中，测试数据信号和延迟后的原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的原始测试向量和测试数据信号进行逻辑异或运算，生成测试结果指示信号的步骤包括：

当测试数据信号的逻辑状态和延迟后的原始测试向量的逻辑状态相同时，进行逻辑异或运算后生成的测试结果指示信号表示为低电平。

例如，测试数据信号的逻辑状态为0，延迟后的原始测试向量的逻辑状态为0，或者测试数据信号的逻辑状态为1，延迟后的原始测试向量的逻辑状态为1，异或运算后生成测试结果指示信号为0，表示待测电路200有效，即待测电路200能够正确读取原始测试向量。

在一种实施方式中，当测试结果指示信号为低电平时，输出的有效测试结果表示为高阻态。

例如，高阻态预先输入，便于根据测试结果指示信号为0时，直接输出高阻态的有效测试结果，表示待测电路200能够正确读取原始测试向量。当然，测试结果指示信号为0时，还可以输出其它种类的信号，均在本实施方式的保护范围内。

实施例二

在另一种具体实施方式中，提供了一种存储器芯片内建自测试电路装置，如图2和图3所示，包括测试向量生成模块100、待测电路200、寄存器300、比较电路400以及测试结果输出模块500，测试向量生成模块100包括内建自测(built-in self-test，BIST)控制器101和测试向量(Test Pattern Generator，TPG)生成器102。

其中，内建自测控制器101用于产生测试控制信号，测试向量生成器102用于根据测试控制信号生成原始测试向量，测量向量生成器的输入端111连接至内建自测控制器101，测量向量生成器的输出端110分别连接至待测电路200和寄存器300。

待测电路200用于根据原始测试向量，生成测试数据信号。寄存器300用于延迟原始测试向量的传输时间，使得延迟后的原始测试向量与测试数据信号同步输出。

比较电路400连接至待测电路200和寄存器300。比较电路400包括异或门401、反相器402以及与非门403。异或门401包括第一输入端411、第二输入端421以及第一信号输出端431，第一输入端411用于输入原始测试向量，第二输入端421用于接收测试数据信号，第一信号输出端411用于输出测试结果指示信号，测试结果指示信号用于表示待测电路200是否有效；反相器402包括反相器输入端412和反相器输出端422，反相器输入端412用于接收延迟后的原始测试向量，反相器输出端422用于输出对延迟后的原始测试向量的相位反转180度生成的反相测试向量；与非门403包括第三输入端433、第四输入端443以及第二信号输出端413，第三输入端433用于接收测试数据信号，第四输入端443连接至反相器输出端422，第四输入端443用于接收反相测试向量，第二信号输出端413用于输出逻辑状态指示值，逻辑状态指示值用于表示待测电路200失效时测试数据信号的逻辑状态；测试结果输出模块500，连接至异或门401和与非门403，用于根据测试结果指示信号，择一输出用于表示待测电路200有效的有效测试结果和逻辑状态指示值中的一种。

在一种实施方式中，测试结果输出模块500为多路复用器，多路复用器包括选择控制端504、第一信号输入端501、第二信号输入端502以及测试结果输出端503；选择控制端504连接至异或门401的第一信号输出端431，用于接收测试结果指示信号；第一信号输入端501连接至与非门403的第二信号输出端413，用于接收逻辑状态指示值；第二信号输入端502用于输入用于表示待测电路200有效的有效测试结果；测试结果输出端503用于当测试结果指示信号为低电平时，联通第二信号输入端502，输出有效测试结果，当测试结果指示信号为高电平时，联通第一信号输入端501，输出逻辑状态指示值。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种存储器芯片内建自测试方法，其特征在于，包括：

将原始测试向量输入至待测电路，以生成测试数据信号；

将所述原始测试向量输入至寄存器中，以延迟所述原始测试向量的传输时间，使得所述原始测试向量与所述测试数据信号同步；

对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算，以生成测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；

将延迟后的所述原始测试向量的相位反转180度生成反相测试向量，并将所述反相测试向量和所述测试数据信号进行逻辑与非运算，输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；

根据所述测试结果指示信号，择一输出用于表示所述待测电路有效的测试结果和所述逻辑状态指示值中的一种。

2.如权利要求1所述的存储器芯片内建自测试方法，其特征在于，将原始测试向量输入至待测电路以生成测试数据信号之前，还包括：

根据内建自测控制器产生的测试控制信号生成所述原始测试向量。

3.如权利要求1所述的存储器芯片内建自测试方法，其特征在于，所述测试数据信号和延迟后的所述原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算以生成测试结果指示信号的步骤包括：

当所述测试数据信号的逻辑状态和延迟后的所述原始测试向量的逻辑状态不同时，进行逻辑异或运算后生成的所述测试结果指示信号为高电平。

4.如权利要求3所述的存储器芯片内建自测试方法，其特征在于，当所述测试结果指示信号为高电平时输出所述逻辑状态指示值的步骤包括：

当所述测试结果指示信号为高电平且输出所述逻辑状态指示值为高电平时，表示所述测试数据信号的逻辑状态为低电平；

当所述测试结果指示信号为高电平且输出所述逻辑状态指示值为低电平时，表示所述测试数据信号的逻辑状态为高电平。

5.如权利要求1所述的存储器芯片内建自测试方法，其特征在于，所述测试数据信号和延迟后的所述原始测试向量的逻辑状态均包括高电平和低电平，对延迟后的所述原始测试向量和所述测试数据信号进行逻辑异或运算以生成测试结果指示信号的步骤包括：

当所述测试数据信号的逻辑状态和延迟后的所述原始测试向量的逻辑状态相同时，进行逻辑异或运算后生成的所述测试结果指示信号表示为低电平。

6.如权利要求5所述的存储器芯片内建自测试方法，其特征在于，当所述测试结果指示信号为低电平时，输出的所述有效测试结果表示为高阻态。

7.一种存储器芯片内建自测试电路装置，其特征在于，包括待测电路、寄存器、比较电路以及测试结果输出模块；

所述待测电路用于根据原始测试向量生成测试数据信号；

所述寄存器用于延迟所述原始测试向量的传输时间，使得延迟后的所述原始测试向量与所述测试数据信号同步输出；

所述比较电路连接至所述待测电路和所述寄存器，所述比较电路包括异或门、反相器以及与非门；

所述异或门包括第一输入端、第二输入端以及第一信号输出端，所述第一输入端用于输入延迟后的所述原始测试向量，所述第二输入端用于接收所述测试数据信号，所述第一信号输出端用于输出测试结果指示信号，所述测试结果指示信号用于表示所述待测电路是否有效；

所述反相器包括反相器输入端和反相器输出端，所述反相器输入端用于接收延迟后的所述原始测试向量，所述反相器输出端用于输出对延迟后的所述原始测试向量的相位反转180度生成的反相测试向量；

所述与非门包括第三输入端、第四输入端以及第二信号输出端，所述第三输入端用于接收所述测试数据信号，所述第四输入端连接至所述反相器输出端用于接收所述反相测试向量，所述第二信号输出端用于输出逻辑状态指示值，所述逻辑状态指示值用于表示所述待测电路失效时，所述测试数据信号的逻辑状态；

所述测试结果输出模块连接至所述异或门和所述与非门，用于根据所述测试结果指示信号，择一输出用于表示所述待测电路有效的有效测试结果和所述逻辑状态指示值中的一种。

8.如权利要求7所述的存储器芯片内建自测试电路装置，其特征在于，还包括测试向量生成模块，所述测试向量生成模块包括：

内建自测控制器，用于产生测试控制信号；

测试向量生成器，用于根据所述测试控制信号生成所述原始测试向量，所述测量向量生成器的输入端连接至所述内建自测控制器，所述测量向量生成器的多个输出端分别连接至所述待测电路和所述寄存器。

9.如权利要求7所述的存储器芯片内建自测试电路装置，其特征在于，所述测试结果输出模块为多路复用器并包括选择控制端、第一信号输入端、第二信号输入端以及测试结果输出端；

所述选择控制端连接至所述异或门的所述第一信号输出端，用于接收所述测试结果指示信号；

所述第一信号输入端连接至所述与非门的所述第二信号输出端，用于接收所述逻辑状态指示值；

所述第二信号输入端用于输入用于表示所述待测电路有效的有效测试结果；

所述测试结果输出端用于当所述测试结果指示信号为低电平时，联通所述第二信号输入端，并输出所述有效测试结果，当所述测试结果指示信号为高电平时，联通所述第一信号输入端，并输出所述逻辑状态指示值。

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