CN111103531B - 芯片 - Google Patents

Abstract

一种芯片包含一或多个功能输入垫、一序列产生电路、至少一逻辑电路、至少一扫描链、一选择电路、及至少一序列输出垫。功能输入垫用以接收功能序列。序列产生电路用以产生一诊断序列。逻辑电路包含多个逻辑门，用以响应功能序列并输出至少一逻辑结果。于扫描链被选择电路致能时，扫描链输出一响应逻辑结果的响应结果，或一响应诊断序列的诊断结果。序列输出垫于扫描链响应诊断序列时，接收诊断结果。

Description

芯片

技术领域

本公开描述一种芯片，尤其是具有序列产生电路的芯片。

背景技术

芯片包含多个由正反器组成的扫描链及多个由数字或模拟逻辑电路组成的组合电路，且每一扫描链电性连接多个逻辑电路。扫描链适于存储至少一位元的数据，如逻辑1或逻辑0等数字信号，而且扫描链可依据先前的输入信号，产生输出信号。逻辑电路可依据目前的输入信号，产生输出信号。一种常见的测试芯片的方式是先将芯片放置在印刷电路板上，再以位于印刷电路板上的微处理器输入特定的逻辑值至芯片，致使芯片输出特定的输出结果。接着，操作员比对输入特定的逻辑值及输出结果，侦错位于芯片内部的扫描链及逻辑电路。另一种常见的测试芯片的方式是在芯片放置在印刷电路板上之后，仍无法侦错出失能或故障的逻辑电路及扫描链时，只好将芯片放置在自动测试机台上，进行完整地扫描逻辑电路及扫描链。如此一来，侦错出位于芯片的扫描链及逻辑电路失能或故障相当耗费人力及时间。

不仅如此，芯片放置在印刷电路板上的测试方式无法判断出扫描链是否有缺陷。此外，假设操作员将输入特定的逻辑值设定为由逻辑电路接收，若操作员欲将由逻辑电路接收切换成由扫描链接收时，操作员也无法得知是否能够切换成功。再者，即使芯片成功接收特定的逻辑值，操作员也无法在连接多个逻辑电路的扫描链中侦错出是扫描链失效还是多个逻辑电路的其中的一个或数个失效。

发明内容

鉴于上述问题，本公开提供一种芯片，包含：多个功能输入垫、一序列产生电路、至少一逻辑电路、至少一扫描链、一选择电路、及至少一序列输出垫。功能输入垫用以接收一功能序列。序列产生电路用以产生一诊断序列。逻辑电路包含多个逻辑门，所述逻辑门电性连接所述功能输入垫，用以响应功能序列并输出至少一逻辑结果。扫描链电性连接所述逻辑门及序列产生电路，扫描链被致能时，输出一响应逻辑结果的响应结果，或一响应诊断序列的诊断结果。选择电路电性连接所述逻辑门、序列产生电路、及扫描链，并依据一控制信号，选择性致能扫描链接收序列产生电路或逻辑电路的输出。序列输出垫于扫描链响应诊断序列时，接收诊断结果。

依据一些实施例，序列产生电路包含至少一时钟电路、至少一正反器、及至少一反相器。时钟电路用以产生一时钟信号。正反器依据时钟信号，产生诊断序列。反相器电性连接在正反器的一输入端与一输出端之间。

依据一些实施例，序列产生电路海包含一时钟输入垫、及一多工器。时钟输入垫接收一振荡信号。多工器电性连接时钟输入垫、时钟电路(PLL)及正反器之间，并依据控制信号，选择性输出振荡信号或时钟信号。于多工器输出振荡信号时，正反器产生关联于振荡信号的诊断序列，于多工器输出时钟信号时，正反器产生关联于时钟信号的诊断序列。

依据一些实施例，选择电路包含：一多工器、一控制输入垫、及一切换接口。多工器电性连接在序列产生电路及扫描链之间，被致能时，输出与不输出诊断序列。控制输入垫接收控制信号。切换接口电性连接多工器、控制输入垫、及扫描链，依据控制信号，致能多工器、及扫描链的输出，其中，于多工器输出诊断序列时，扫描链自序列产生电路接收诊断序列并输出诊断结果，于多工器不输出诊断序列时，扫描链自所述逻辑门接收逻辑结果并输出响应结果。

依据一些实施例，选择电路还包含一扫描输入垫。扫描输入垫用以接收一全扫描序列。多工器电性连接扫描输入垫及序列产生电路，用以选择性输出全扫描序列或诊断序列，于多工器输出全扫描序列时，扫描链接收全扫描序列，并交替输出诊断结果及响应结果。

依据一些实施例，切换接口包含一致能输入垫、一限制逻辑门、一第一多工器、及一序列切换电路。致能输入垫用以接收一低电平信号。限制逻辑门用以产生一高电平信号。第一多工器用以输出低电平信号或高电平信号，于第一多工器输出低电平信号时，致能扫描链接收逻辑结果并输出响应结果，于第一多工器输出高电平信号时，致能扫描链接收诊断序列并输出诊断结果。序列切换电路依据控制信号，致能第一多工器、多工器、及扫描链的输出。

依据一些实施例，扫描链包含按序串联的多个正反扫描器，电性连接序列产生电路及序列输出垫之间，于选择电路致能序列产生电路的输出时，所述正反扫描器响应诊断序列，并输出诊断结果，于选择电路致能所述逻辑门的输出时，所述正反扫描器响应逻辑结果，并输出响应结果。

依据一些实施例，正反扫描器包含一多工器、及一正反器。多工器被选择电路致能时，多工器选择性接收序列产生电路或所述逻辑门的输出。正反器于多工器接收序列产生电路或所述逻辑门的输出时，输出响应结果。

依据一些实施例，序列输出垫为多个，并包含至少一功能输出垫、及至少一诊断输出垫。功能输出垫用以输出响应逻辑结果的响应结果。诊断输出垫用以输出响应诊断序列的响应结果。

综上所述，本公开芯片于产生诊断序列时，输出响应诊断序列的诊断结果。经由比对诊断序列及诊断结果，侦错位于芯片内的扫描链。

附图说明

图1示出本公开芯片第一实施例的电路方框示意图。

图2示出本公开芯片第二实施例的电路方框示意图。

图3示出图1组合电路第二实施例的电路方框示意图。

图4示出本公开芯片第三实施例的硬件结构示意图。

图5示出本公开芯片第四实施例的硬件结构示意图。

图6示出图1序列产生电路第二实施例的电路方框示意图。

图7示出图1序列产生电路第三实施例的电路方框示意图。

图8示出图1正反扫描器第一实施例的电路方框示意图。

符号说明

10 芯片

100 功能输入垫

200 序列产生电路

210 时钟电路

220 正反器

230 反相器

240A 与门

240B 或门

250 时钟输入垫

260 多工器

300 组合电路

300、300A～300C 组合电路

310A～310C 逻辑电路

311A～311N 逻辑门

320A、320B 反相器

321、321A、321B 与门

322 或门

323 异门

400 扫描链

400A～400C 扫描链

410、410A～410N 正反扫描器

411 多工器

D 功能信号输入端

SI 扫描信号输入端

SE 致能信号输入端

412 正反器

SO 输出端

500 选择电路

510 多工器

520 控制输入垫

530 切换接口

531 致能输入垫

533 限制逻辑门

535 第一多工器

537 序列切换电路

540 扫描输入垫

600 序列输出垫

610 功能输出垫

620 诊断输出垫

700 微处理器

800 石英振荡器

具体实施方式

参照图1，图1示出本公开芯片10第一实施例的电路方框示意图。微处理器700可产生一控制信号，用以致动芯片10的测试模式，其中芯片的测试模式为一诊断模式、一功能模式、及一全扫描模式。芯片10包含一序列产生电路200、多个组合电路300A～300C、一选择电路500、一或多个功能输入垫100、及一或多个序列输出垫600。每一组合电路300A～300C包含一或多个扫描链400A～400C及一或多个逻辑电路310A～310C，其中逻辑电路包含多个逻辑门311A～311N，扫描链400A～400C包含多个正反扫描器410A～410N。而，逻辑电路310A～310C及扫描链400A～400C之间的连接关系容后详述。

微处理器700例如但不限于中央处理器、微处理机、特定应用集成电路(ASIC)等可执行程序并控制周边装置的运算装置。微处理器700可配置在用于侦错芯片10的印刷电路板上或自动测试机台内。

于诊断模式下，芯片10可自动产生一诊断序列，及输出一响应诊断序列的诊断结果。操作员比较诊断序列及诊断结果是否相符，若相符，被测量的扫描链400A～400C正常运行，若不相符，被测量的扫描链400运行异常或失效。

于功能模式下，芯片10接收一或多个功能序列，及输出对应的响应结果。不过，于功能模式下，芯片10输出的响应结果还需搭配芯片10于诊断模式下输出的诊断结果，方能判断扫描链400A～400C及逻辑电路310A～310C是正常运行，还是故障或失效。

当芯片10在诊断模式下时，选择电路500选择由序列产生电路200输出诊断序列至扫描链400A～400C。接着，扫描链400A～400C输出一响应诊断序列的诊断结果至序列输出垫600。当芯片10在功能模式下时，选择电路500选择由逻辑电路310A～310C输出逻辑结果至扫描链400。接着，扫描链400输出一响应逻辑结果的响应结果至序列输出垫600。

功能输入垫100电性连接逻辑电路310A～310C，用以接收一功能序列。功能序列例如但不限于逻辑0和逻辑1组合的数字序列。

序列产生电路200用以产生一诊断序列。诊断序列例如但不限于逻辑0和逻辑1组合的数字序列。

合并参阅图1及图2，图2示出本公开芯片第二实施例的电路方框示意图。依据一些实施例，芯片10可包含一组合电路300。组合电路300可包含一逻辑电路310A及一扫描链400A。序列产生电路200包含至少一用以产生时钟信号的时钟电路210、至少一正反器220、及至少一反相器230。时钟电路210电性连接正反器220、逻辑电路310A、及扫描链400A。正反器220依据时钟信号的工作周期，产生对应于时钟信号的工作周期的诊断序列。反相器230电性连接在正反器220的一输入端与一输出端之间。举例来说，时钟电路210产生一预设工作周期的时钟信号，D型正反器的信号输入端接收前述时钟信号，以及反相器230的输入端电性连接D型正反器的输入端，反相器230的输出端电性连接D型正反器的输出端及选择电路500。

逻辑电路310A具有一或多个输入端，其可分别电性连接功能输入垫100，用以响应功能序列并输出至少一逻辑结果。逻辑电路310A可以是但不限于一个逻辑门311A～311N，也可以是多个逻辑门311A～311N的组合，其中逻辑门311A～311N例如但不限于反相器320A、320B、与门321、或门322、异门323、缓冲门或其他逻辑门等。举例来说，逻辑电路310A可以是但不限于一个与门321(AND Gate)与一个或门322(OR Gate)的组合。与门321具有两个输入端、及一输出端，其中两个输入端分别电性连接一功能输入垫100，输出端电性连接位于扫描链400中最左侧的正反扫描器410A。或门322具有两个输入端、及一输出端，其中一输入端分别电性连接功能输入垫100及另一输入端电性连接位于中间的正反扫描器410B的输出端，输出端电性连接位于最右侧的正反扫描器410C。

扫描链400A电性连接逻辑电路310A、选择电路500、及序列输出垫600。于扫描链400A被致能时，输出一响应逻辑结果的响应结果，或一响应诊断序列的诊断结果。举例来说，扫描链400A包含例如但不限于三个按序串联正反扫描器410A～410C，其中位于最左侧的正反扫描器410A电性连接选择电路500，位于最右侧的正反扫描器410C电性连接一或多个序列输出垫600。于选择电路500致能序列产生电路200的输出时，位于最左侧的正反扫描器410A接收诊断序列，位于中间的正反扫描器410B响应前一个正反扫描器410A的输出，直至位于最右侧的正反扫描器410C输出诊断结果为止。同理，于选择电路500致能逻辑电路310A的输出时，位于最左侧的正反扫描器410A接收逻辑结果，位于中间的正反扫描器410B响应前一个正反扫描器410A的输出，直至位于最右侧的正反扫描器410C输出响应结果为止。也就是说，扫描链400A～400C可经由选择电路500驱动，选择性输出一响应于诊断序列的诊断结果及一响应于逻辑结果的响应结果。

参阅图3，图3示出图1组合电路第二实施例的电路方框示意图。依据一些实施例，芯片10可包含多个组合电路300A～300C，每一组合电路300A～300C包含多个逻辑电路310A～310C及多个扫描链400A～400C。举例来说，芯片10包含三个组合电路300A～300C，每一组合电路300A～300C包含三个逻辑电路310A～310C及三个扫描链400A～400C。每一逻辑电路310A～310C可由多个逻辑门311A～311N的至少其中的两个组成相同或相异的电路。每一扫描链400A～400C包含例如但不限于多个按序串连的正反扫描器410A～410N，其中位于最左侧的正反扫描器410A电性连接选择电路500，位于最右侧的正反扫描器410N电性连接一或多个序列输出垫600。

逻辑电路310A可以是但不限于一个与门321与或门322的组合，已见于上述相关段落，不再赘述。

逻辑电路310B可以是但不限于两个反相器320A、320B、一个与门321、及一个异门323的组合。与门321具有两个输入端、及一输出端，其中两个输入端分别电性连接一功能输入垫100。异门323具有两个输入端及一输出端，其中一输入端电性连接与门321的输出端，及另一输入端电性连接正反扫描器410B，输出端电性连接正反扫描器410C及一反相器320B。反相器320A具有一输入端及一输出端，其中输入端电性连接与门321的其中一输入端，输出端电性连接异门323的其中一输入端。反相器320B具有一输入端及一输出端，其中输入端电性连接异门323的输出端及正反扫描器410C，输出端电性连接一序列输出垫600。

逻辑电路310C可以是但不限于两个与门321A、321B、一个或门322、一个异门323、及两个反相器320、320B的组合。与门321A的两个输入端分别电性连接一功能输入垫100，且与门321A的一输出端电性连接与门321B的一输入端。与门321B的另一输入端电性连接一功能输入垫100，与门321B的输出端电性连接正反扫描器410B。异门323的一输入端电性连接正反扫描器410A，另一输入端串联反相器320A的输出端之后，由反相器320A的输入端电性连接正反扫描器410B，异门323的输出端电性连接或门322的一输入端。或门322的另一输入端电性连接正反扫描器410N，或门322的一输出端串联反相器320B之后，由反相器320B的输出端电性连接一序列输出垫600。

合并参阅图2、及图8，图8示出图1正反扫描器410第一实施例的电路方框示意图。正反扫描器410、410A～410C包含一多工器411、及电性连接多工器411的一正反器412。多工器411被选择电路500致能时，多工器411可选择性接收序列产生电路200或逻辑电路310A的输出。正反器412于多工器411接收序列产生电路200或逻辑电路310A的输出时，输出响应结果。

再参照图8，正反扫描电路410可以是但不限于多工器411及电性连接多工器411的D型正反器412的组合。多工器411具有功能信号输入端D、扫描信号输入端SI、及致能信号输入端SE。D型正反器412具有一电性连接多工器411的输入端、一输出端SO及一用于接收由时钟电路210输出的时钟信号的时钟信号输入端。多工器411的功能信号输入端D电性连接逻辑电路310A～310C中任一个逻辑门311A～311N的输出端。多工器411的扫描信号输入端SI电性连接序列产生电路200的输出端，即多工器411的输出端。当扫描信号致能输入端SE为致能状态时，多工器的扫描信号输入端SI自序列产生电路200接收诊断序列，且D型正反器412的输出端输出响应诊断序列的诊断结果。当扫描信号致能输入端SE为失能状态时，多工器411的功能信号输入端D自逻辑电路310A～310C接收逻辑结果，且D型正反器412的输出端输出响应逻辑结果的响应结果。

合并参阅图2及图3，选择电路500可以是但不限于通用同步或异步收发机(Universal Synchronous Asynchronous Receiver Transmitter,USART)，如RS-232、RS-422、RS-485或其他收发器；集成电路之间总线(Inter-Integrated Circuit Bus,I2CBus)；以及串行外设接口(Serial Peripheral Interface Bus,SPI)。选择电路500电性连接一或多个逻辑电路310A～310C、一序列产生电路200、及一或多个扫描链400A～400C，并依据微处理器700产生的一控制信号，选择性致能扫描链400A～400C接收序列产生电路200或逻辑电路310A～310C的输出。

依据一些实施例，选择电路500包含一多工器510、一控制输入垫520、及一切换接口530。多工器510电性连接在序列产生电路200及扫描链400A～400C之间，多工器510被致能时，输出与不输出诊断序列。控制输入垫520用以接收控制信号。切换接口530电性连接多工器510、控制输入垫520、及扫描链400A～400C，依据控制信号，致能多工器510与扫描链400A～400C的输出。于多工器510输出诊断序列时，扫描链400A～400C自序列产生电路200接收诊断序列并输出诊断结果，于多工器510不输出诊断序列时，扫描链400A～400C自所述逻辑门310A～310C接收逻辑结果并输出响应结果。

多工器510(Multiplexer,MUX)具有多个数据输入端、多个数据选择端、及一数据输出端。举例来说，多工器510具有用分别连接扫描输入垫540及序列产生电路200的两个数据输入端，用于连接选择电路500的数据选择端，以及用于连接扫描链400A～400C中位于最左侧的正反扫描器410A。

切换接口530可以是但不限于通用同步或异步收发机，如RS-232、RS-422、RS-485或其他收发器；集成电路之间总线；以及串行外设接口。切换接口530电性连接多工器510，用以致能多工器510选择性输出诊断序列及全扫描序列。

依据一些实施例，切换接口530包含一致能输入垫531、一限制逻辑门533、一第一多工器535、及一序列切换电路537。致能输入垫531用以接收一低电平信号。限制逻辑门533用以产生一高电平信号。第一多工器535于被微处理器700致能时，用以输出低电平信号或高电平信号，于第一多工器535输出低电平信号时，致能扫描链400A～400C接收逻辑结果并输出响应结果，于第一多工器535输出高电平信号时，致能扫描链400A～400C接收诊断序列并输出诊断结果。序列切换电路537依据控制信号，致能第一多工器535、多工器510、及扫描链400A～400C的输出。

致能输入垫531用以接收一逻辑0的数字序列，即低电平信号。

限制逻辑门533例如但不限于领结逻辑门(tie cell)，用以输出逻辑1的数字序列，即高电平信号。

序列切换电路537可以是但不限于上述通用同步或异步收发机、上述集成电路之间总线、及上述串行外设接口(Serial Peripheral Interface Bus,SPI)。序列切换电路537电性连接多工器510的数据选择端及第一多工器535的数据选择端。

第一多工器535例如但不限于多工器。第一多工器535具有两个数据输入端、一数据选择端、及一数据输出端。两个数据输入端分别电性连接致能输入垫531及限制逻辑门533。数据选择端电性连接序列切换电路537。数据输出端电性连接扫描链400A～400C中一或多个正反扫描器410A～410N。

依据一些实施例，选择电路500还包含扫描输入垫540。扫描输入垫540用以接收一全扫描序列，如图2及图3所示。多工器510电性连接扫描输入垫540及序列产生电路200，用以选择性输出全扫描序列或诊断序列，于多工器510输出全扫描序列时，扫描链400A～400C接收全扫描序列，并交替输出诊断结果及响应结果，如图3所示。

再参照图2，在全扫描模式下，芯片10可经由扫描输入垫540接收一或多个全扫描序列，用以侦错扫描链400A及逻辑电路300。全扫描序列包含功能序列及诊断序列。

再参照图3，于芯片10位于自动测试机台上时，芯片10接收一或多个全扫描序列，并由自动测试机台控制一或多个扫描链400A～400C交替接收序列产生电路200产生的诊断序列及一或多个逻辑电路310A～310C产生的逻辑结果。

再参照图1至图3，序列输出垫600于扫描链400A～400C响应诊断序列时，接收诊断结果，于扫描链400A～400C响应逻辑结果时，接收响应结果。序列输出垫600为多个，并包含至少一功能输出垫610、及至少一诊断输出垫620。功能输出垫610用以输出响应于逻辑结果的响应结果。诊断输出垫620用以输出响应于诊断序列的诊断结果。

参照图4，图4示出本公开芯片第三实施例的硬件结构示意图。本实施例的芯片10包含一序列产生电路200、一或多个逻辑电路310A～310C、一或多个扫描链400A～400C、一选择电路500、多个功能输入垫100、多个序列输出垫600、及一时钟输入垫250。

时钟输入垫250用以接收由石英振荡器800产生的具有工作周期的振荡信号。时钟输入垫250电性连接序列产生电路200、多个扫描链400A～400C、及多个逻辑电路310A～310C。于时钟输入垫接250接收振荡信号时，序列产生电路200产生对应于振荡信号的诊断序列，选择电路500致能扫描链400A～400C接收并响应诊断序列，以及输出一诊断结果。

序列产生电路200、逻辑电路310A～310C、扫描链400A～400C、选择电路500、功能输入垫100、及序列输出垫600已见于上述相关段落，不再赘述。

参照图5，图5示出本公开芯片第四实施例的硬件结构示意图。本实施例与第一实施例的差异在于芯片10还包含一时钟输入垫250、及一多工器260。多工器260具有分别用于连接时钟输入垫250及时钟电路210的数据输入端，用于选择性输出时钟信号及振荡信号的数据输出端。于多工器260输出时钟信号时，序列产生电路200产生对应于时钟信号的诊断序列。同理，于多工器260输出振荡信号时，序列产生电路200产生对应于振荡信号的诊断序列。

参照图6，图6示出图1序列产生电路200第二实施例的电路方框示意图。序列产生电路200包含一或多个正反器220、一或多个反相器230、及一逻辑门。逻辑门的一输入端电性连接多个正反器220的一部分，且逻辑门的一输出端电性连接这些正反器220的另一部分。反相器230电性连接这些正反器220的一部分及这些正反器220的另一部分之间。正反器220、逻辑门、及反相器230为常见的电路元件，不再赘述。依据一些实施例，逻辑门可以为多个，所述逻辑门可任意电性连接一或多个正反器220、及一或多个反相器230。

举例来说，序列产生电路包含四个D型正反器220、一个反相器230、及一个与门240A。位于与门240A左侧的两个D型正反器220相互串联，以及位于与门240A右侧的两个D型正反器220相互串联。与门240的两个输入端分别电性连接位于与门240左侧的两个D型正反器220的输出端，以及与门240的输出端电性连接位于与门240A右侧中邻近与门240A的D型正反器220。反相器230的输入端电性连接位于最左侧的D型正反器，以及反相器230的输出端电性连接位于最右侧的D型正反器。

参照图7，图7示出图1序列产生电路200第三实施例的电路方框示意图。依据一些实施例，序列产生电路包含四个D型正反器220、一个反相器230、及一个或门240B。或门240B的两个输入端分别电性连接位于或门240B左侧的两个D型正反器220的输出端，以及或门240B的输出端电性连接位于或门240B右侧中邻近或门240B的D型正反器220。

D型正反器220、及反相器230已见于上述相关段落，不再赘述。

本文所述“响应”是指本公开所述“逻辑电路”、“扫描链”、“序列产生电路”、及“选择电路”中任一电路于接收一输入信号时，增益输入信号或经由一时钟信号触发，选择性输出目前的输入信号及前一次的输入信号。

综上所述，本公开芯片于产生诊断序列时，输出响应诊断序列的诊断结果。操作员可经由比对诊断序列及诊断结果，侦错位于芯片内的扫描链。

Claims (10)

1.一种芯片，包含：

多个功能输入垫，用以接收一功能序列；

一序列产生电路，用以产生一诊断序列；

至少一逻辑电路，包含多个逻辑门，所述多个逻辑门电性连接所述功能输入垫，用以响应该功能序列，并输出至少一逻辑结果；

至少一扫描链，电性连接所述多个逻辑门及该序列产生电路，该扫描链被致能时，输出一响应该逻辑结果的响应结果，或一响应该诊断序列的诊断结果；

一选择电路，电性连接所述多个逻辑门、该序列产生电路、及该扫描链，依据一控制信号，选择性致能该扫描链接收该序列产生电路或该逻辑电路的输出；以及

至少一序列输出垫，于该扫描链响应该诊断序列时，接收该诊断结果，于该扫描链响应该逻辑结果时，接收该响应结果。

2.如权利要求1所述的芯片，其中该序列产生电路包含：

至少一时钟电路，用以产生一时钟信号；

至少一正反器，依据该时钟信号，产生该诊断序列；以及

至少一反相器，电性连接在该正反器的一输入端与一输出端之间。

3.如权利要求2所述的芯片，其中：

该正反器为多个；以及

该序列产生电路包含至少一逻辑门，该逻辑门的一输入端电性连接所述正反器的一部分，且该逻辑门的一输出端电性连接所述正反器的另一部分，以及该反相器电性连接所述正反器的一部分及所述正反器的另一部分之间。

4.如权利要求2所述的芯片，其中该序列产生电路包含：

一时钟输入垫，接收一振荡信号；以及

一多工器，电性连接该时钟输入垫、该时钟电路及该正反器之间，并依据该控制信号，选择性输出该振荡信号或该时钟信号；

其中，于该多工器输出该振荡信号时，该正反器产生关联于该振荡信号的该诊断序列，于该多工器输出该时钟信号时，该正反器产生关联于该时钟信号的该诊断序列。

5.如权利要求1所述的芯片，其中该选择电路包含：

一多工器，电性连接在该序列产生电路及该扫描链之间，被致能时，输出或不输出该诊断序列；

一控制输入垫，接收该控制信号；以及

一切换接口，电性连接该多工器、该控制输入垫、及该扫描链，依据该控制信号，致能该多工器、及该扫描链的输出；

其中，于该多工器输出该诊断序列时，该扫描链自该序列产生电路接收该诊断序列并输出该诊断结果，于该多工器不输出该诊断序列时，该扫描链自所述多个逻辑门接收该逻辑结果并输出该响应结果。

6.如权利要求5所述的芯片，其中该选择电路包含：

一扫描输入垫，用以接收一全扫描序列；以及

该多工器电性连接该扫描输入垫及该序列产生电路，用以选择性输出该全扫描序列或该诊断序列，于该多工器输出该全扫描序列时，该扫描链接收该全扫描序列，并交替输出该诊断结果及该响应结果。

7.如权利要求5所述的芯片，其中该切换接口包含：

一致能输入垫，用以接收一低电平信号；

一限制逻辑门，用以产生一高电平信号；

一第一多工器，用以输出该低电平信号或该高电平信号，于该第一多工器输出该低电平信号时，致能该扫描链接收该逻辑结果并输出该响应结果，于该第一多工器输出该高电平信号时，致能该扫描链接收该诊断序列并输出该诊断结果；以及

一序列切换电路，依据该控制信号，致能该第一多工器、该多工器、及该扫描链的输出。

8.如权利要求1所述的芯片，其中该扫描链包含：

按序串联的多个正反扫描器，电性连接该序列产生电路及该序列输出垫之间，于该选择电路致能该序列产生电路的输出时，所述正反扫描器响应该诊断序列，并输出该诊断结果，于该选择电路致能所述多个逻辑门的输出时，所述正反扫描器响应该逻辑结果，并输出该响应结果。

9.如权利要求8所述的芯片，其中该正反扫描器包含：

一多工器，被该选择电路致能时，该多工器选择性接收该序列产生电路或所述多个逻辑门的输出；以及

一正反器，于该多工器接收该序列产生电路的输出时，输出响应该诊断序列的诊断结果，或于该多工器接收所述多个逻辑门的输出时，输出响应该逻辑结果的该响应结果。

10.如权利要求1所述的芯片，其中：

该序列输出垫为多个，每个序列输出垫包含：

至少一功能输出垫，用以输出响应该逻辑结果的该响应结果；以及

至少一诊断输出垫，用以输出响应该诊断序列的该诊断结果。

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