CN105988075B - 用于扫描测试的增强状态监视器 - Google Patents

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Abstract

本发明涉及用于扫描测试的增强状态监视器。公开了一种集成电路，其接收被相位编码在用于测试IC内的扫描链的扫描时钟上的测试控制信息。该相位编码不影响扫描时钟和扫描测试链的正常使用，并且允许额外的测试相关数据(诸如，电源、时钟及额外的全局的和专门的状态数据)被通过辅助的测试数据储存系统(诸如，移位寄存器)收集。所述相位编码进一步控制选择性地输出增强测试状态或传统扫描测试输出。

Description

用于扫描测试的增强状态监视器
技术领域
本发明通常涉及集成电路测试，尤其涉及一种在扫描测试期间监视增强状态的方法。
背景技术
随着集成电路(IC)的门密度的增加，如今半导体被制造为具有很高的门数与外部封装引脚数之比。结果，电路的测试覆盖率可能受限制，除非一些额外的封装引脚被专用来测试以及额外的可测试性被设计入IC中。
需要专用测试引脚的结构化测试技术包括可测试性设计(DFT)方法，诸如扫描测试、内建自测试(BIST)、以及随机存取扫描。然而，由于外部引脚的数目被限制，因此专用测试引脚的提供是以功能降低和电路的功能模块的正常运行时存取性的降低为代价的(否则利用这些引脚将可能实现)。
此外，传统的扫描测试被用于检查滞留(stuck-at)故障、晶体管故障、桥接故障、开路故障、延迟故障、以及其他类型的故障，但并不同时捕捉可能与这些故障相关的芯片的其他全局的或专门的状态信息。
图1为示出了被设计来支持扫描测试的传统集成电路(IC)100的简化框图。IC 100包括具有集成的测试用设计(DFT)电路的核心逻辑块110、时钟源模块120、以及电源模块130。
核心逻辑块110通过输入数据信号scan_din 140和时钟信号scan_clk 150接收输入，scan_din 140提供扫描模式输入，而scan_clk 150提供用于将扫描测试模式扫描到IC100中和扫描出IC 100的时钟。核心逻辑块110通过输出数据信号scan_dout 160输出数据，如熟悉扫描测试的人将将理解的那样。上述的输入、时钟和输出中的每一个都与IC封装上的引脚关联。为了讨论简化的目的，用于核心逻辑的功能操作的其他输入和输出没有被示出。
时钟源模块120包括输入时钟信号test_clk 170并产生核心逻辑时钟信号clk180，其连接到核心逻辑块110。时钟源模块120包括：晶振(crystal)和具有分频器(未示出)的PLL(锁相环)，用于产生用于核心逻辑块110的板上时钟以在正常操作期间使用；以及选择器逻辑(未示出)，用于选择性地允许核心逻辑时钟信号clk 180在测试条件下被通过输入时钟信号test_clk 170直接驱动。
电源模块130被连接到IC 100外部的电源和接地连接(未示出)，并产生由IC 100(特别是，核心逻辑块110)在操作和测试期间使用的各种电压和电流。电源模块130也可具有旁路电路(未示出)，用于在测试期间外部提供特定电压给电路的某些测试点。
注意，信号scan_din 140、scan_clk 150、scan_dout160以及test_clk 170需要专用测试引脚，不然这些引脚可以另外被用在IC 100中用于直接功能I/O、电源和/或接地。换而言之，这些测试输入/输出用尽了IC 100上的宝贵的引脚。此外，虽然IC 100的设计提供对典型的扫描测试故障的监视，但其不能提供用于监视与IC 100的状态相关联的其他状态信息的机制，状态信息可能与经由扫描测试或其他方法检测到的故障相关。
发明内容
根据本公开的一个方面，提供了一种集成电路(IC)，包括：核心逻辑；与所述核心逻辑集成的扫描测试硬件，用于基于扫描时钟和扫描数据输入信号在核心逻辑上执行扫描测试以产生扫描数据输出信号，其中所述扫描时钟相位编码有测试控制信息；以及增强状态监视器，其接收所述扫描时钟和测试时钟，其中所述增强状态监视器：(i)与所述测试时钟相关地解码相位编码的扫描时钟以恢复所述测试控制信息，以及(ii)利用所述测试控制信息来选择性地储存增强的测试状态数据。
附图说明
本发明被通过实例的方式示出，并且不限于附图，在附图中相同的附图标记代表相同元件。附图中的元件被出于清楚简要而示出并且不必按比例绘制。例如，为了清楚起见，可以将层和区域的厚度放大。
图1为示出了被设计来支持扫描测试的传统IC的框图；
图2为示出了根据本发明一个实施例的被设计来支持扫描测试的集成电路的简化框图；
图3A至3D为示出了根据本发明一个实施例的相位调制方案的时序图；
图4为根据本发明一个实施例的增强状态监视器的简化框图；
图5为根据本发明一个实施例的解码器模块的示意性电路图；
图6为根据本发明一个实施例的相位指示器模块的示意性电路图；
图7为根据本发明一个实施例的循环复位模块的示意性电路图；
图8为根据本发明一个实施例的相位解码器模块的示意图；以及
图9为根据本发明一个实施例的相位误差指示器模块的示意性电路图。
具体实施方式
在此说明本发明的详细的示意性实施例。然而，此处披露的特定的结构和功能细节仅仅是代表性的，用于描述本发明示例性实施例的目的。本发明可以以许多可替换的形式实施，并且不应被解释为限于此处提出的实施例。此外，此处利用的术语仅仅是为了描述特定实施例的目的，并不旨在限制本发明的示例性实施例。
如此处所使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文明确相反说明。此外还将理解，术语“包括”和/或“包含”指明了所声明的特征、步骤或部件的存在，但并不排除一个或多个其他特征、步骤或部件的存在或添加。还应当注意，在一些可替代的实施方式中，指明的功能/动作的发生可能不按附图中指明的次序。例如，根据所涉及的功能/动作，相继示出的两幅附图事实上可能基本同时地执行，或者有时可以以相反顺序执行。
在本发明的一个实施例中，一种集成电路包括核心逻辑和增强状态监视器。所述核心逻辑具有集成的扫描测试硬件，其基于扫描时钟和扫描数据输入信号在核心逻辑上执行扫描测试，以产生扫描数据输出信号。所述增强状态监视器接收所述扫描时钟和测试时钟，其中所述扫描时钟已经被相位编码有测试控制信息。增强状态监视器：(i)与测试时钟相关地解码所述相位编码的扫描时钟，以恢复所述测试控制信息；以及(ii)利用所述测试控制信息以选择性地储存增强的测试状态数据。
在另一实施例中，本发明提供了一种用于在集成电路内进行增强测试状态监视的方法。相位编码的测试控制信息被从扫描时钟和测试时钟解码，不然所述扫描时钟专用于与IC内的核心逻辑相关联的扫描测试硬件。利用所述测试控制信息来直接选择性地储存用在增强测试状态监视中的增强的测试状态数据。
现在参见图2，示出了根据本发明一个实施例的被设计来支持测试的集成电路(IC)200的简化框图。IC 200包括：具有集成的DFT电路的核心逻辑模块205，时钟源模块210，电源模块215，增强状态监视器模块220，和多路复用器(mux)222。
核心逻辑模块205，其代表IC 200内的电路系统的主体，其经由数据信号scan_din225和时钟信号scan_clk 230接收输入，以及经由数据信号scan_dout 235输出数据。信号scan_din 225提供串行扫描测试模式，用于在扫描测试负荷周期(scan test load cycle)期间一次(例如，在时钟信号scan_clk 230的每个上升沿)将一位加载进核心逻辑模块205，以预设到核心逻辑模块205内的组合和时序逻辑(未示出)的输入。负荷周期典型地跟随有执行周期，在执行周期中允许时钟信号test_clk 240或者系统的板上时钟在被停止(halted)前提前几个周期。接着，在卸载周期期间，输出信号scan_dout 235携载通过时钟信号scan_clk 230移出的位的串行序列，其中这些位代表扫描测试的结果。为了简化讨论的目的，没有示出用于核心逻辑模块105的功能操作的其他输入和输出。
时钟源模块210包括时钟信号test_clk 240，并产生核心逻辑时钟信号clk 245，其将该后一个输出驱动到核心逻辑模块205。时钟源模块210包括(i)晶振和具有分频器(未示出)的PLL，用于产生供核心逻辑块205在正常操作期间使用的板上时钟，以及(ii)选择器逻辑(未示出)，用于在测试条件下选择性地允许核心逻辑时钟信号clk 245由时钟信号test_clk 240直接驱动。时钟源模块210还包括输出信号clk_stat 255，其代表时钟源模块210中的PLL或其他电路的状态。输出信号clk_stat 255可包括指示物，诸如“锁定”、“运行”，或其他对于增强测试监视感兴趣的指示物。在一些实施例中，输出信号clk_stat 255可在单个导线或总线上传送。
电源模块215，其被连接到IC 200外部的电源和接地连接(未示出)，其调节外部电压并产生由IC 200内的各种模块的电路在操作和测试期间使用的各种电压和电流。这些电压和电流通过从电源模块215输出并输入到核心逻辑模块205、时钟电源模块210和增强状态监视模块220的信号电源状态pow 250来表示。电源模块215也可能包含旁路电路(未示出)，以允许测试装置在测试期间直接提供特定电压给IC 200的某些测试点(未示出)。电源模块215还包括输出信号pow_stat 260，其代表电压产生电路的增强状态。输出信号pow_stat 260可包括短路指示器、过压/欠压指示器、和/或其他在调试电源问题中有用的信息。输出信号pow_stat 260可在单个导线或总线上传送。
增强状态监视模块220接收时钟信号scan_clk 230的复本作为输入，以及接收时钟信号test_clk 240的复本，并经由信号clk 245接收系统时钟的复本，以及经由输入pow250接收电源。其还接收信号clk_stat 255和信号pow_stat 260。增强状态监视模块220输出增强状态数据输出信号enstat_dout 265和卸载(unload)控制信号270。
mux 222在以增强状态监视模块220的输出信号enstat_dout 265或核心逻辑模块205的输出信号scan_dout 235驱动输出信号test_dout 275之间选择。mux 222受来自增强状态监视模块220的卸载控制信号270控制。
在测试期间，利用输入信号scan_din 225和scan_clk 230在核心逻辑模块205内执行传统的扫描测试。该扫描测试的结果经由信号scan_dout 235输出到mux 222，并且当mux 222被适当地配置用于扫描测试输出(即，当卸载控制信号270没有被断言时)，从那里经由信号test_dout275输出。然而，与扫描测试同时地，增强状态监视模块220收集与全局的和其他专用的状态事件相关联的数据，其未被作为扫描测试的一部分而捕获，并且其可用于提高测试工程师对于他利用扫描测试检测的任何潜在故障的理解。在卸载控制信号270的控制下，扫描测试数据或增强状态监视器状态数据被从IC 200经由输出信号test_dout275输出。
如本领域技术人员将理解的，在核心逻辑模块205内的传统扫描测试是机械的，以传统方式利用输入信号scan_din 225和scan_clk 230。然而，在IC 200中，通过也作为到增强状态监视模块220的输入的输入时钟信号(否则是传统的)scan_clk 230的相位调制促进增强状态监视能力。这些相位调制是参考输入时钟信号test_clk 240做出的，test_clk240被额外地输入到增强状态监视模块220。
输入时钟信号scan_clk 230的调制被核心逻辑模块205内的传统扫描测试逻辑忽略，这是因为这些调制代表扫描时钟上的少量抖动，其不影响扫描模式加载和卸载操作。然而，有利地，这些调制允许命令被编码并传给增强状态监视模块220，而不需要利用IC 200上的额外的专用测试引脚。
图3A至3D示出了根据本发明一个实施例的相位调制方案的时序图。在图3A中，时钟信号scan_clk 230被示为在时钟信号test_clk 240的上升沿之前上升和下降。这种相位关系被分配两位符号码“00b”。
在图3B中，时钟信号scan_clk 230被示为在时钟信号test_clk 240的上升沿之前上升但在上升沿后下降。这种相位关系被分配两位码“01b”。
在图3C中，时钟信号scan_clk 230被示为在时钟信号test_clk 240的上升沿后上升以及在时钟信号test_clk 240的下降沿后下降。这种相位关系被分配两位码“10b”。
在图3D中，时钟信号scan_clk 230被示为在时钟信号test_clk 240的下降沿后上升和下降。这种相位关系被分配两位码“11b”。
图4为根据本发明一个实施例的图2的增强状态监视模块220的简化框图。模块220包括解码器模块405、命令模块410、控制器模块415、移位寄存器420、以及时钟分频器/计数器模块425。
解码器模块405接收时钟信号scan_clk 230和test_clk 240，并解码已经被相位编码在时钟信号scan_clk 230上的信息，以对于时钟信号test_clk240上的每个时钟脉冲产生两位符号，其满足图3的相位编码时序的要求。解码器模块405在两位宽的总线data_rcvd 426上输出解码的符号到命令模块410，并且同时，如果总线data_rcvd 426上的符号有效，则将信号data_val 428断言给命令模块410。
命令模块410接收来自总线data_rcvd 426的符号，执行两位并行到串行转换，并将结果储存在命令模块410内部的4位串行循环缓冲器(未示出)中。在各种不同实施例中，循环缓冲器可以为任意合理长度，例如，从4位到128位或更多。
在命令模块410中，存在4位宽8位置深的命令缓冲区，所述位置中直至8中的每一个预加载(例如，在上电复位(power-on reset)期间)有利用4位代码的2^4＝16个命令之一。在各种不同实施例中，在命令缓冲区内可以有更多或更少的位置，并且每个4位命令可代表用于更长关联指令代码的匹配标签。
在测试期间，循环缓冲器值与命令缓冲区中的每个命令比较。如果存在循环缓冲器的内容与命令缓冲区中的命令之一之间的匹配，那么从命令模块410断言开始信号429到控制器模块415，指示测试者已经请求了用于增强状态的有效命令。
如果命令的类型指示一系列事件应当被执行以准备所述增强的状态以供捕获，则命令模块410将在断言开始信号429之前首先监视该序列的完成。例如，如果命令指示要运行存储器内建自测试，并且结果将被报告作为增强状态的一部分，则在断言开始信号429到控制器模块415之前，命令模块410可以发起该自测试并等待结果排队到寄存器sregister420(例如，经由并行输入other_stats427)。作为另一实例，命令可指示将要由clk分频器/计数器425使用的特定下分频(divide-down)比率。在这种情况下，在断言开始信号429之前，命令模块410可等待时钟信号test_clk 240的预定数目的周期，直至clk分频器/计数器425的计数操作完成。
控制器模块415从命令模块410接收开始信号429，并且，如果开始信号429被断言，那么控制器模块415利用加载信号和卸载信号431和270发起增强状态(例如，时钟和电源状态)到sregister 420中的并行加载，接着从sregister420串行卸载。
在不同实施例中，根据被报告的增强状态的源，sregister 420可具有并行和串行加载能力二者。例如，在一些实施例中，信号clk_stat255、pow_stat 260以及other_stats427中的一个或多个可以是串行输入，串行地携载替代的或辅助的扫描测试的结果到sregister 420。
然而在图4的实施方式中，sregister 420是并行加载和串行卸载的40位移位寄存器。sregister 420从clk分频器/计数器模块425，以及从并行输入clk_stat 255、pow_stat260以及other_stats 427接收并行输入。在来自控制器模块415的加载信号431的断言之后，sregister 420加载其输入到相应的内部位置中。
位置430为9位宽，并储存锁相环计数值。位置440为7位宽，并储存增强时钟状态。位置445为8位宽，并储存电源状态信息，而位置450为4位宽，并被用于储存其他状态信息，如可以根据经由扫描时钟信号(其经由时钟信号scan_clk 230接收)的调制而加载的命令而不时被请求的。标记为“XXX”和“YYY”的位置435可包括校验和、误差校正码、前缀码(prefix)、后缀码(postfix)、同步、前同步码(preamble)，或者如在必要时确保增强状态字段的适当的通信或分离所需的其他位。
在不同实施例中，sregister 420的位分配将与图4中示出的不同，包括，例如，总体更多或更少的位位置和每种状态类型更多或更少位。
当加载信号431被断言给sregister 420时，sregister 420从经由其各并行输入呈现到其的信号进行并行加载。例如，基于加载信号431的断言，在其并行输入处从总线clk_stat255所呈现的时钟状态将被加载进相应的clk_stats register位置440。
当卸载信号270被断言给sregister 420时，sregister 420将其内容经由输出信号enstat_dout 265串行移出。假定卸载还控制图2所示的mux 222，从而，代替来自核心逻辑模块205的经由输出信号scan_dout235输出的串行扫描数据，出自sregister 420的数据经由输出信号test_dout275在IC 200的输出处可用。
图5为根据本发明一个实施例的图4的解码器模块405的示意性电路图。所述解码器模块405包括具有分别耦接到test_clk输入240和scan_clk输入230的两个输入的相位指示器模块505。所述相位指示器505还具有复位输入(RST)和四个时序信息输出(TI)，其为：参考脉冲输入上升沿指示器输出(Clk RE)；参考脉冲输入下降沿指示器输出(Clk FE)；数据脉冲输入上升沿指示器输出(Clk1 RE)；以及数据脉冲输入下降沿指示器输出(Clk1FE)。
相位指示器505的时序信息输出(TI)被耦接到循环复位模块510、相位解码器模块515以及相位误差指示器模块520的输入。此外，test_clk输入240被耦接到相位解码器模块515和相位误差指示器模块520的输入，并且scan_clk输入230被耦接到相位解码器模块515的输入。循环复位模块510具有复位(RESET)输出，其通过延迟525耦接到相位指示器模块505和相位误差指示器模块520的复位输入(RST)。相位解码器模块515具有两个输出，其提供解码的二进制数据输出中的两个(BIT1和BIT2)，包括data_rcvd信号426，并且相位误差指示器模块520具有单个有效相位脉冲序列信号输出(data_val 428)。如下面将讨论的，不是所有到相位解码器模块515的输入都是需要的，并且实际的输入取决于相位解码器模块515的特定实施例或实施方式。
图6为根据本发明一个实施例的图5的相位指示器模块505的示意性电路图。所述相位指示器模块505包括成对的互补的锁存器，每对被选择性地耦接到相位输入(scan_clk230和test_clk 240)之一。这些锁存器包括参考脉冲上升沿触发的T型触发器605和参考脉冲下降沿触发的T型触发器610。触发器605和610二者都具有耦接到参考脉冲输入(test_clk 240)的T输入，以及其耦接到相位指示器模块505的复位输入(RST)的复位输入(RS)。此外，触发器605的输出Q提供参考脉冲输入上升沿指示器输出(Clk RE)，并且触发器610的输出Q提供参考脉冲输入下降沿指示器输出(Clk FE)。
相位指示器模块505还包括数据脉冲上升沿触发的T型触发器615和数据脉冲下降沿触发的T型触发器620形式的锁存器。触发器615和620二者都具有耦接到数据脉冲输入(scan_clk 230)的T输入以及其耦接到相位指示器模块505的复位输入(RST)的复位输入(RS)。此外，触发器615的输出Q提供数据脉冲输入上升沿指示器输出(Clk1 RE)，并且触发器620的输出Q提供数据脉冲输入下降沿指示器输出(Clk1 FE)。
图7为根据本发明一个实施例的图5的循环复位模块510的示意性电路图。循环复位模块510包括四输入与(AND)门705，其具有耦接到T型触发器710的T输入的输出。还存在四输入或非(NOR)门715，其具有耦接到T型触发器710的复位输入RS的输出。T型触发器710的输出Q提供循环复位模块510的复位(RESET)输出。此外，与门705和或非门715的输入被耦接到相位指示器模块505的时序信息输出(TI)。
返回到图5，相位解码器模块515可以以许多不同的方式实施，并且不需要具有所有示出的输入。在一个实施例中，相位解码器模块515是基于可编程处理器的架构，其响应于检测到相位输入(scan_clk 230和test_clk 240)之一上的前(leading)和尾(trailing)脉冲边沿处理时序信息输出处的逻辑值。相位解码器模块515被编程来执行下面的时序信息输出(TI)的波形分析。
当Test Clk＝上升沿时，则
CASE(Clk1 RE，Clk1 FE)
0，0：data1＝(11OR 10)；
1，0：data1＝01；
1，1：data1＝00
END CASE
当Test Clk＝下降沿时，则
CASE(Clk1 RE，Clk1 FE)
0，0AND data1＝(11OR 10)：BIT1，BIT2＝1，1；
1，0AND data1＝(11OR 10)：BIT1，BIT2＝1，0；
1，1AND data1＝01；：BIT1，BIT2＝0，1；
1，1AND data1＝00；BIT1，BIT2＝0，0；
END CASE
前述波形分析示出，两个解码的二进制数据输出(BIT1和BIT2)通过比较参考脉冲(CLK RE)的到达时序信息和数据脉冲(scan_clk 230)的到达时序信息而被确定。尤其是，数据输出(BIT1和BIT2)通过比较参考脉冲240(test_clk)的上升和下降沿的时序信息与通过Clk1 RE和Clk1 FE表示的上升和下降沿而被确定。然而应当注意，在上述波形分析中可以使用仅仅四个时序信息输出(Clk RE和Clk FE，Clk1 RE和Clk1 FE)，这是因为Clk RE和Clk FE表示参考脉冲240(test_clk)的上升和下降沿。类似地，可以通过比较Clk RE和ClkFE输入与数据脉冲230(scan_clk)的上升和下降沿而使用其他波形分析处理。
在另一实施例中，相位解码器模块515可为如图8所示的基于锁存器的架构，图8为根据本发明另一实施例的相位解码器模块515的示意图。相位解码器模块515包括：(i)上升沿触发的D型触发器805，其具有耦接到数据脉冲输入上升沿指示器输出(Clk1 RE)的D输入；和(ii)耦接到参考输入(test_clk 240)的上升沿触发的时钟输入。触发器805的Q反(Qbar()输出提供解码的二进制数据输出BIT1。还包括：(i)另外的上升沿触发的D型触发器810，其具有耦接到数据脉冲下降沿指示器输出(Clk1 FE)的D输入；和(ii)耦接到参考输入(test_clk 240)的上升沿触发的时钟输入。
相位解码器模块515还包括两个下降沿触发的D型触发器815和820。触发器815的D输入被耦接到数据脉冲输入上升沿指示器输出(Clk1 RE)，并且触发器820的D输入被耦接到数据脉冲输入下降沿指示器输出(Clk1 FE)。触发器810和815二者的边沿触发的时钟输入还耦接到参考脉冲输入(test_clk 240)。触发器815和820二者的Q反输出被耦接到与门825的输入。触发器805的Q输出和触发器810的Q反输出被耦接到与门830的输入。与门825和830二者的输出被耦接到或(OR)门835的输入，或门835具有提供解码的二进制数据输出BIT2的输出。
图9为根据本发明一个实施例的图5的相位误差指示器模块520的示意性电路图。相位误差指示器模块520包括四个上升沿触发的T型触发器905、910、915和920，每个具有分别耦接到时序信息输出(TI)之一的T输入，所述时序信息输出为：参考脉冲输入上升沿指示器输出(Clk RE)；参考脉冲输入下降沿指示器输出(Clk FE)；数据脉冲输入上升沿指示器输出(Clk1 RE)；以及数据脉冲输入下降沿指示器输出(Clk1 FE)。
触发器905、910、915和920的复位输入(RS)被耦接到相位指示器模块505的复位输入(RST)，并且其Q输出被耦接到与门925的输入。与门925的输出提供data_val输出428以用于相位误差指示器模块520。
除非另有说明，否则，诸如“第一”，“第二”和“第三”的术语被用于在这些术语所描述的项之间任意地区分。因此，这些术语并不必然意图表示这些项的时间上的或其他的优先性，并且不应被解释为必然参考说明书实施例中的类似标记的项。此外，在权利要求中引语(诸如，“至少一个”和“一个或多个”)的使用不应被解释为暗示：通过“一”(articles“a”or“an”)对另一权利要求项元的引入将任何包含这样引入的权利要求项元的特定权利要求限制为仅包含一个该项元的发明，即使在同一权利要求包括引语“一个或多个”或“至少一个”以及不定冠词诸如“一”时也是如此。这对“所述”定冠词的使用同样适用。
尽管此处参考参考具体实施例描述了本发明，但是可以做出各种修改和改变而不脱离如下面权利要求中所阐明的本发明的范围。因此，说明书和附图应被认为是示意性的，而非限制性的意义，并且意图将所有这些修改包括在本发明的范围内。此处就特定实施例描述的任何益处、优点或问题的解决方案不应被解释为任意或所有权利要求的关键的、必需的、或实质性的特征或项元。

Claims (8)

1.一种集成电路(IC)，包括：
核心逻辑；
与所述核心逻辑集成的扫描测试硬件，用于基于扫描时钟和扫描数据输入信号在核心逻辑上执行扫描测试以产生扫描数据输出信号，其中所述扫描时钟相位编码有测试控制信息；以及
增强状态监视器，其接收所述扫描时钟和测试时钟，其中所述增强状态监视器：(i)与所述测试时钟相关地解码相位编码的扫描时钟以恢复所述测试控制信息，以及(ii)利用所述测试控制信息来选择性地储存增强的测试状态数据；其中所述增强状态监视器包括：
解码器模块，其解码所述相位编码的扫描时钟以恢复接收的数据和数据有效信号；
命令模块，耦接到所述解码器模块，用于接收所恢复的接收的数据和所述数据有效信号；以及
比较器，用于在所述接收的数据有效时，将所述接收的数据与预先存储的命令进行比较，其中有效的接收的数据与所述预先存储的命令的匹配导致产生所述测试控制信息。
2.根据权利要求1所述的IC，进一步包括多路复用器，具有耦接到增强状态监视器的增强的测试状态数据输出的第一输入和耦接到扫描数据输出信号的第二输入，其中利用所述测试控制信息的至少—部分来在第一多路复用器输入和第二多路复用器输入之间选择，以利用扫描数据输出信号和增强测试状态监视器的增强的测试状态数据输出之一驱动IC的数据输出。
3.根据权利要求1所述的IC，其中所述增强状态监视器包括用于选择性地储存增强的测试状态数据的移位寄存器。
4.根据权利要求1所述的IC，其中所述增强的测试状态数据包括IC内的锁相环的状态。
5.根据权利要求1所述的IC，其中所述增强的测试状态数据包括IC内的电源的状态。
6.根据权利要求1所述的IC，其中所述增强的测试状态数据包括IC内的时钟源的特性。
7.根据权利要求1所述的IC，其中所述增强的测试状态数据包括IC内的内建自测试的结果。
8.根据权利要求1所述的IC，其中关于扫描时钟的测试控制信息的相位编码基本上不影响扫描测试硬件的操作，从而使得扫描测试硬件能够与所述增强状态监视器同时操作。
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