CN107202953B - 在运行时间期间支持逻辑自测试模式引入的扫描链电路 - Google Patents

在运行时间期间支持逻辑自测试模式引入的扫描链电路 Download PDF

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Abstract

本公开涉及在运行时间期间支持逻辑自测试模式引入的扫描链电路。具体地，一种用于测试组合逻辑电路的扫描链包括连接至组合逻辑电路的触发器的第一扫描链路径以用于在组合逻辑电路的运行时间期间的功能模式操作。触发器的第二扫描链路径也连接至组合逻辑电路并且支持移位模式和捕捉模式二者。当第一扫描链路径连接至组合逻辑电路以用于功能模式操作时，第二扫描链路径在移位模式下操作。第二扫描链然后在运行时间中断时连接至组合逻辑电路，并且在捕捉模式下操作以向组合逻辑电路施加测试数据。

Description

在运行时间期间支持逻辑自测试模式引入的扫描链电路
技术领域
本公开涉及在系统运行时间处支持永久性硬件错误检测的电路。
背景技术
随着用于制造集成电路的技术的发展，更多的逻辑功能被包括在单个集成电路器件上，从而增加了单个半导体器件上的门的数目。门被互连以执行多个复杂功能。
制造缺陷或者由于电路老化而引起的缺陷可能会阻止集成电路执行所有设计的功能。为了检测这样的错误，进行对集成电路器件的设计的验证，并且对集成电路器件执行各种类型的电气测试。这些测试例如可以在制造时间(本领域称为可测试性设计(DFT))或者在系统引导时间执行。现在，例如结合安全性相关的应用，还需要在软件运行时间执行这样的测试。
随着集成电路器件的复杂性的增加，验证和电气测试集成电路中的每个元件的成本和复杂性也增加。现代集成电路通常包含各种可测试性设计(DFT)结构以增强其可测试性。通常，DFT结构基于扫描设计，其中扫描测试数据被提供给输入测试引脚，被传递给嵌入到集成电路中的扫描链，并且由电路的逻辑来执行。这样的执行的结果被输出给输出测试引脚用于评估。当在制造测试模式下时，输入测试引脚可以通过自动测试设备(ATE)来直接驱动。当在系统操作模式下时，芯片上自测试功能(例如内置自测(BIST))可以提供扫描测试数据并且评估执行的结果。
在任何电路操作模式(即制造测试模式、引导时间测试模式或系统运行时间测试模式)下，测试可能是一个耗时的活动。因此，对识别减小测试时间的方式感兴趣，尤其是在其中需要优化系统可用性的安全性敏感应用的上下文中。
更特别地，根据系统运行时间测试模式，对于测试操作而言重要的是在尽可能短的时间期间内中断系统的运行时间操作。测试时间包括向扫描链中加载测试模式所用的时间、在电路装置中处理测试模式所用的时间、以及从扫描链读出测试结果所用的时间。在现有技术的方案中，已知的是，停止系统的运行时间功能操作，执行测试模式操作，并且然后重新开始运行时间功能操作。这一方案在系统准备方面引入了时间惩罚，因为运行时间功能操作已经被中断以允许测试模式操作。现有技术中需要一种用于在支持测试模式操作的情况下减小运行时间功能操作被中断的时长的手段。如果随后的测试模式到扫描链的引入可以在运行时间功能操作期间进行，则会是有益的。
发明内容
根据实施例，一种电路包括：第一触发器，具有第一数据输入、被配置成接收第一扫描数据的第一扫描输入、第一数据输出和第一扫描输出；第二触发器，具有第二数据输入、被配置成接收第二扫描数据的第二扫描输入、第二数据输出和第二扫描输出；第一多路复用器电路，具有耦合至第一数据输出的第一输入以及耦合至第二数据输出的第二输入，所述第一多路复用器的输出耦合至组合逻辑电路的输入；其中所述第一触发器响应于第一扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于第一扫描启用信号的第二逻辑状态而在捕捉模式下操作；其中所述第二触发器响应于第二扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于第二扫描启用信号的第二逻辑状态而在捕捉模式下操作；以及其中所述第一多路复用器电路由选择信号的第一逻辑值控制以在第一触发器支持组合逻辑电路的运行时间操作并且第二扫描启用信号处于第一逻辑状态以将测试数据移位到第二触发器中时将第一输入耦合至输出。
根据实施例，一种电路包括：第一扫描链，包括多个第一触发器；第二扫描链，包括多个第二触发器；第一多路复用器电路，具有耦合至第二扫描链的数据输出的第一输入以及被耦合以接收第一测试数据的第二输入，所述第一多路复用器的输出耦合至第一扫描链的扫描输入；第二多路复用器电路，具有耦合至第一扫描链的数据输出的第一输入以及被耦合以接收第二测试数据的第二输入，所述第二多路复用器的输出耦合至第二扫描链的扫描输入。
根据实施例，一种用于测试组合逻辑电路的电路包括：第一扫描链，包括多个第一触发器，多个第一触发器连接至用于在组合逻辑电路的运行时间期间的功能模式操作的组合逻辑电路；第二扫描链，包括多个第二触发器，多个第二触发器连接至组合逻辑电路并且支持移位模式和捕捉模式；其中当第一扫描链路径连接至用于在运行时间期间的功能模式操作的组合逻辑电路时，第二扫描链在移位模式下操作以接收测试数据；以及其中第二扫描链在运行时间被中断时连接至组合逻辑电路并且在捕捉模式下操作以向组合逻辑电路施加测试数据。
附图说明
以上以及其他特征和优点将结合附图在具体实施例的以下非限制性描述中详细讨论，在附图中：
图1是基于扫描链的可测试性设计(DFT)的框图；
图2是在扫描链中使用的触发器的一个示例的电路；
图3是被配置成支持系统运行时间时的永久性硬件错误检测的扫描链电路的框图；
图4是图3的电路的操作的波形图；
图5是通过图3的电路实现的测试电路的电路图；以及
图6是图5的电路的操作的波形图。
具体实施方式
现在参考图1，图1示出了基于扫描链的可测试性设计(DFT)的框图。扫描链10包括多个扫描链单元，其中每个单元包括触发器12。每个触发器12包括数据输入(D)和扫描输入(SI)。每个触发器12还包括数据输出(Q)和扫描输出(SO)。每个触发器12还被配置成在时钟输入(CK)处接收相同的时钟信号。每个触发器12的操作模式由向每个触发器12的扫描启用(Scan-En)输入施加的扫描启用信号来控制。当扫描启用处于第一逻辑状态时，触发器12通过将在扫描输入(SI)处接收的数据移位到数据输出(Q)和扫描输出(SO)来对时钟信号进行响应，这称为移位操作模式。当扫描启用处于第二逻辑状态时，触发器12通过将在数据输入(D)处接收的数据移位到数据输出(Q)和扫描输出(SO)来对时钟信号进行响应，这称为捕捉操作模式。
在扫描链10中，一个触发器12的扫描输出(SO)耦合至扫描链10中的下一相继的触发器12的扫描输入(SI)(即耦合至构成扫描链的一系列单元中的下一单元)。扫描链10中的第一触发器12的扫描输入(SI)被耦合以从测试输入接收测试数据。扫描链10中的最后的触发器12的扫描输出(SO)被耦合以向测试输出输出测试结果数据。一个触发器12的数据输出(Q)耦合至被测试的组合逻辑单元16的输入。组合逻辑单元16包括被设计成执行一个或多个功能操作的大量互连的逻辑电路。组合逻辑单元16的输出耦合至扫描链10中的下一相继的触发器12的数据输入(D)(即，耦合至构成扫描链的一系列单元中的下一单元)。扫描链10中的第一触发器12的数据输入(D)可以被配置成从芯片或芯片级输入焊盘上的另一硬件功能接收信号。扫描链10中的最后的触发器12的数据输出(Q)通常用于驱动芯片或芯片级输出焊盘上的另一硬件功能的输入。
触发器12可以具有任意合适的电路设计。图2示出了触发器12的一个示例的电路设计。触发器12包括多路复用器20，多路复用器20的输入耦合至数据输入(D)和扫描输入(SI)。多路复用器20响应于扫描启用(Scan-En)信号的逻辑状态来选择这些输入之一用于反相输出。钟控反相器22的输入耦合至多路复用器20的输出。钟控反相器22由时钟信号(CK)来控制。第一锁存器24由交叉耦合的反相器26和28形成，并且其输入耦合至钟控反相器22的输出。钟控反相器30的输入耦合至第一锁存器24的输出。钟控反相器30由时钟信号的逻辑逆
Figure BDA0001105336240000051
来控制。第二锁存器32由交叉耦合的反相器34和36形成，并且其输入耦合至钟控反相器30的输出。第一输出反相器38的输入耦合至第二锁存器32的输出，并且提供数据输出(Q)。第二输出反相器40的输入耦合至第二锁存器32的输出，并且提供扫描输出(SO)。
现在参考图3，图3是被配置成在系统运行时间支持永久性硬件错误检测的扫描链电路的框图。扫描链电路包括串联耦合的多个单元111，其中每个单元包括具有第一触发器112的一对触发器。第一触发器112被连接以形成第一扫描链100。每个第一触发器112包括数据输入(D)和扫描输入(SI)。每个第一触发器112还包括数据输出(Q)和扫描输出(SO)。每个第一触发器112还被配置成在时钟输入(CK1)处接收相同的第一时钟信号。每个第一触发器112的操作模式由向每个第一触发器112的第一扫描启用(Scan-En1)输入施加的扫描启用信号来控制。当第一扫描启用信号处于第一逻辑状态时，触发器112通过将在扫描输入(SI)处接收的数据移位到数据输出(Q)和扫描输出(SO)来对第一时钟信号进行响应(移位操作模式)。当第一扫描启用信号处于第二逻辑状态时，第一触发器112通过将在数据输入(D)处接收的数据移位到数据输出(Q)和扫描输出(SO)来对时钟信号进行响应(捕捉操作模式)。第一触发器112例如可以均包括图2所示的电路。
在扫描链100中，一个第一触发器112的扫描输出(SO)耦合至扫描链100中的下一相继的第一触发器112的扫描输入(SI)(即，耦合至构成扫描链的一系列单元中的下一单元)。扫描链100中的第一触发器112中的第一个第一触发器112的扫描输入(SI)被耦合以从测试输入接收测试数据。扫描链100中的第一触发器112中的最后的第一触发器112的扫描输出(SO)被耦合以向测试输出输出测试结果数据。第一触发器112的数据输出(Q)可以耦合至多路复用器102的第一输入。多路复用器102的输出耦合至被测试的组合逻辑单元116的输入。组合逻辑单元116的输出耦合至扫描链100中的下一相继的第一触发器112的数据输入(D)(即，耦合至构成扫描链的一系列单元中的下一单元)。扫描链100中的第一触发器112中的第一个第一触发器的数据输入(D)可以被配置成从芯片或芯片级输入焊盘上的另一硬件功能接收信号。扫描链100中的第一触发器112中的最后的第一触发器112的数据输出(Q)通常用于驱动芯片或芯片级输出焊盘上的另一硬件功能的输入。
每个单元111还包括第二触发器212。第二触发器212被连接以形成第二扫描链101。每个第二触发器212包括数据输入(D)和扫描输入(SI)。每个第二触发器212还包括数据输出(Q)和扫描输出(SO)。每个第二触发器212还被配置成在时钟输入(CK2)处接收相同的第二时钟信号。每个第二触发器212的操作模式由向每个第二触发器212的第二扫描启用(Scan-En2)输入施加的扫描启用信号来控制。当第二扫描启用信号处于第一逻辑状态时，第二触发器212通过将在扫描输入(SI)处接收的数据移位到数据输出(Q)和扫描输出(SO)来对第二时钟信号进行响应(移位操作模式)。当第二扫描启用信号处于第二逻辑状态时，第二触发器212通过将在数据输入(D)处接收的数据移位到数据输出(Q)和扫描输出(SO)来对时钟信号进行响应(捕捉操作模式)。第二触发器212例如可以均包括图2所示的电路。
在扫描链101中，一个第二触发器212的扫描输出(SO)耦合至扫描链100的下一相继的第二触发器212的扫描输入(SI)(即，耦合至构成扫描链的一系列单元中的下一单元)。扫描链101中的第二触发器212中的第一个第二触发器212的扫描输入(SI)被耦合以从片上测试输入(诸如例如片上测试生成逻辑电路装置)接收测试数据。扫描链100中的第二触发器212中的最后的第二触发器212的扫描输出(SO)被耦合以向片上测试输出(诸如例如片上测试检查器逻辑电路装置)输出测试结果数据。第二触发器212的数据输出(Q)可以耦合至多路复用器102的第二输入。如以上讨论的，多路复用器102的输出耦合至被测试的组合逻辑单元116的输入。组合逻辑单元116的输出耦合至扫描链101中的下一相继的第二触发器212的数据输入(D)(即，耦合至构成扫描链的一系列单元中的下一单元)。扫描链101中的第二触发器212中的第一个第二触发器的数据输入(D)可以被配置成从芯片上的另一功能接收信号。扫描链100中的第二触发器212中的最后的第二触发器212的数据输出(Q)通常用于驱动芯片上的另一功能。
第一和第二时钟信号由时钟电路104生成。
多路复用器102由选择信号(Select，选择)控制。当选择信号处于第一逻辑状态时，多路复用器将第一输入处的信号(从第一触发器112的输出Q)传递给组合逻辑单元116的输入。第一触发器112的操作模式由第一扫描启用信号(Scan_En1)来控制使得：当第一扫描启用信号处于第一逻辑状态(对应于移位模式)时，将来自扫描输入(SI)的数据传递给数据输出(Q)和扫描输出(SO)，并且当第一扫描启用信号处于第二逻辑状态(对应于捕捉模式)时，将来自数据输入(D)的数据传递给数据输出(Q)和扫描输出(SO)。相反，当选择信号处于第二逻辑状态时，多路复用器将第二输入处的信号(从第二触发器212的输出Q)传递给组合逻辑单元116的输入。第二触发器212的操作模式由第二扫描启用信号(Scan_En2)来控制使得：当第二扫描启用信号处于第一逻辑状态(对应于移位模式)时，将来自扫描输入(SI)的数据传递给数据输出(Q)和扫描输出(SO)，并且当第二扫描启用信号处于第二逻辑状态(对应于捕捉模式)时，将来自数据输入(D)的数据传递给数据输出(Q)和扫描输出(SO)。
如图4中的时序图所示，扫描链100如下操作。
当选择信号处于第一逻辑状态(附图标记400)时，多路复用器102响应于时钟CK1(附图标记402)将每个第一触发器112的输出传递给组合逻辑单元116的对应输入。根据这一操作，第一扫描启用信号处于第二逻辑状态(对应于捕捉模式)。这对应于组合逻辑单元116的运行时间功能操作。在这发生的同时，第二扫描启用信号处于第一逻辑状态(对应于移位模式)并且来自扫描输入(SI)的数据响应于时钟CK2(附图标记404)而被传递给每个第二触发器212的数据输出(Q)和扫描输出(SO)。
当选择信号现在转变到第二逻辑状态(附图标记406)时，多路复用器102响应于时钟CK2(附图标记408)而将每个第二触发器212的输出传递给组合逻辑单元116的对应输入。根据这一操作，第二扫描启用信号处于第二逻辑状态(对应于捕捉模式)，同时第一扫描启用信号保持处于第二逻辑状态(捕捉模式)并且第一时钟信号CK1无效(附图标记410)并且运行时间被中断。应当注意，CK2的相对较低的时钟频率与CK1的相对较高的时钟频率的选择主要由功耗考虑来驱动。当运行时间中断的持续时间耗尽时，选择信号转变回第一逻辑状态并且第二扫描启用信号转变回第一逻辑状态。
以上支持对组合逻辑的运行时间测试。第一和第二触发器同时维持功能路径(通过第一触发器)和模式移位(通过第二触发器)。由于此，能够在处于功能模式的同时加载模式并且之后执行测试模式，从而最小化组合逻辑在其期间不可用的时间段。在这一连接中，应当注意，在移位模式下模式移位通过第二触发器212源自于片上测试生成逻辑，同时运行时间功能路径操作在捕捉模式下使用第一触发器112来执行。当这样的运行时间执行根据选择信号转变到第二逻辑状态而被中断时，在第二触发器212在捕捉模式下操作时使用一个时钟脉冲CK2捕捉测试模式执行的结果，同时保留第一触发器112的状态，因为时钟CK1在这时无效。然后，选择信号转变回第一逻辑状态，并且通过第二触发器212响应于时钟CK2在移位模式下操作来将测试的结果移位出(附图标记412)到片上测试检查器逻辑。同时，通过第二触发器212中的扫描来引入下一测试模式，同时第一触发器212被重新激活以响应于时钟CK1来支持运行时间功能执行。
理想的是，还测试触发器112的功能操作。参考图5，图5示出了用于支持触发器112的测试的测试电路装置。在图5中，附图标记500分别表示第一和第二扫描链100和101的触发器的链，其已经从附图中被省略，使得附图中重点强调测试电路装置。因此，图5中仅示出了第一触发器112和最后的触发器212，其被理解为，每个扫描链100和101可以包括很多更多的以图3所示的方式连接的附加触发器。
第一多路复用器502的第一输入耦合至扫描链100中的第一触发器112中的最后的第一触发器112的扫描输出(SO)，并且第二输入被耦合以接收用于组合逻辑测试的自测试数据。例如，这样的数据可以由片上自测试逻辑来源起。第一多路复用器502的输出耦合至扫描链101中的第二触发器212中的第一个第二触发器212的扫描输入(SI)。多路复用器502由保存硬件状态信号(Save-hw-state)来控制。当保存硬件状态信号处于第一逻辑状态时，多路复用器502将信号从扫描链100中的第一触发器112中的最后的第一触发器传递给扫描链101的扫描输入(SI)。相反，当保存硬件状态信号处于第二逻辑状态时，多路复用器502将自测试数据传递给扫描链101的扫描输入(SI)。
第二多路复用器504的第一输入耦合至扫描链101中的第二触发器212中的最后的第二触发器212的扫描输出(SO)，并且第二输入被耦合以接收用于顺序单元测试的自测试数据。例如，这样的数据可以由片上自测试逻辑来源起，或者可以通过测试输入引脚来输入。第二多路复用器504的输出耦合至扫描链100中的第一触发器112中的第一个第一触发器112的扫描输入(SI)。多路复用器504由恢复硬件状态信号(Restore-hw-state)来控制。当恢复硬件状态信号处于第一逻辑状态时，多路复用器504将信号从扫描链101中的第二触发器212中的最后的第二触发器传递给扫描链100的扫描输入(SI)。相反，当恢复硬件状态信号处于第二逻辑状态时，多路复用器504将自测试数据传递给扫描链100的扫描输入(SI)。
测试电路如下操作(参见图6)：
在测试扫描链100的功能触发器112之前，必须保存这些触发器的逻辑状态。为了完成这一操作，在附图标记602处确立保存硬件状态信号，并且通过第一多路复用器502传递扫描链100的最后的扫描输出(SO)以用于存储在扫描链101的第一触发器212处。在两个扫描链100和101通过扫描启用信号(附图标记604)被配置在移位(扫描)模式下的情况下，在匹配每个扫描链中存在的触发器的数目的CK1和CK2的某个数目的时钟脉冲之后，扫描链100的初始内容被传递给扫描链101。保存阶段在保存硬件状态信号被解除确立时结束。
接着，时钟CK2停止并且进入测试阶段。引入扫描链100的功能触发器112的测试模式。恢复硬件状态信号处于引起第二多路复用器504响应于时钟CK1将顺序FF测试的测试数据传送到扫描链100的触发器112中的逻辑状态。执行测试，并且从扫描链100读出结果。此时保存具有触发器212的扫描链101的状态，因为CK2时钟无效。
在扫描链100中的顺序FF测试的测试数据的最后的模式的执行之后，测试阶段结束并且必须恢复第一触发器112的数据的初始值。为了完成这一操作，在附图标记505处针对恢复阶段确立恢复硬件状态信号，并且通过第二多路复用器504将扫描链101的最后的扫描输出(SO)传递以用于存储在扫描链100的第一触发器112中。在两个扫描链100和101通过扫描启用信号(附图标记608)被配置在移位(扫描)模式下的情况下，在匹配每个扫描链中存在的触发器的数目的CK1和CK2的某个数目的时钟脉冲之后，扫描链101的内容被传递给扫描链100。
以上描述被提供作为本发明的示例性示例的全面和告知性描述的示例性和非限制性示例。然而，相关领域技术人员在结合附图和所附权利要求阅读时鉴于以上描述将很清楚各种修改和改编。然而，对本发明的教示的所有这样的和类似的修改仍然落在所附权利要求定义的本发明的范围内。

Claims (38)

1.一种电路，包括：
第一触发器，具有被配置成接收第一扫描启用信号的第一扫描启用输入、被耦合以接收从待测试的组合逻辑电路输出的信号的第一数据输入、被配置成接收第一扫描数据的第一扫描输入、第一数据输出和第一扫描输出；
第二触发器，具有被配置成接收第二扫描启用信号的第二扫描启用输入、被耦合以接收从所述待测试的组合逻辑电路输出的所述信号的第二数据输入、被配置成接收第二扫描数据的第二扫描输入、第二数据输出和第二扫描输出；
第一多路复用器电路，具有被配置成接收选择信号的第一选择输入、耦合至所述第一数据输出的第一输入以及耦合至所述第二数据输出的第二输入，所述第一多路复用器具有耦合至所述待测试的组合逻辑电路的输入的输出；
其中所述第一触发器响应于所述第一扫描启用信号的第一逻辑状态而在移位模式下操作，并且响应于所述第一扫描启用信号的第二逻辑状态而在捕捉模式下操作；
其中所述第二触发器响应于所述第二扫描启用信号的第一逻辑状态而在所述移位模式下操作，并且响应于所述第二扫描启用信号的第二逻辑状态而在所述捕捉模式下操作；以及
其中所述第一多路复用器电路由所述选择信号的第一逻辑状态控制，以在所述第一触发器由所述第一扫描启用信号控制以在捕捉模式下操作并且所述第二触发器由所述第二扫描启用信号控制以在移位模式下操作时将所述第一输入耦合至所述输出。
2.根据权利要求1所述的电路，其中所述第一多路复用器电路还由所述选择信号的第二逻辑状态控制，以在所述第一触发器和所述第二触发器被控制以在所述捕捉模式下操作时将所述第二输入耦合至所述输出。
3.根据权利要求2所述的电路，还包括：
第三触发器，具有被配置成接收所述第一扫描启用信号的第三扫描启用输入、耦合至所述组合逻辑电路的输出的第三数据输入、耦合至所述第一触发器的所述第一扫描输出的第三扫描输入、第三数据输出和第三扫描输出；
第四触发器，具有被配置成接收所述第二扫描启用信号的第四扫描启用输入、耦合至所述组合逻辑电路的输出的第四数据输入、耦合至所述第二触发器的所述第二扫描输出的第四扫描输入、第四数据输出和第四扫描输出；
其中所述第三触发器响应于所述第一扫描启用信号的所述第一逻辑状态而在所述移位模式下操作，并且响应于所述第一扫描启用信号的所述第二逻辑状态而在所述捕捉模式下操作；
其中所述第四触发器响应于所述第二扫描启用信号的所述第一逻辑状态而在所述移位模式下操作，并且响应于所述第二扫描启用信号的所述第二逻辑状态而在所述捕捉模式下操作。
4.根据权利要求1所述的电路，
其中所述第一触发器是第一扫描链的一部分；
其中所述第二触发器是第二扫描链的一部分；
所述电路还包括第二多路复用器电路，所述第二多路复用器电路具有被配置成接收保存信号的第二选择输入、耦合至所述第一扫描链的输出的第一输入以及被耦合以接收第一测试数据的第二输入，所述第二多路复用器具有耦合至所述第二触发器的所述第二扫描输入的输出。
5.根据权利要求4所述的电路，其中所述第二多路复用器电路由所述保存信号的第一逻辑状态控制，以将所述第一扫描链的输出耦合至所述第二触发器的所述第二扫描输入，从而将来自所述第一扫描链的数据保存在所述第二触发器中。
6.根据权利要求5所述的电路，其中所述第二多路复用器电路由所述保存信号的第二逻辑状态控制以传递所述第一测试数据用于存储在所述第二触发器中。
7.根据权利要求5所述的电路，还包括：
第三多路复用器电路，具有被配置成接收恢复信号的第三选择输入、耦合至所述第二扫描链的输出的第一输入以及被耦合以接收第二测试数据的第二输入，所述第三多路复用器具有耦合至所述第一触发器的所述第一扫描输入的输出。
8.根据权利要求7所述的电路，其中所述第三多路复用器电路由所述恢复信号的第一逻辑状态控制，以将所述第二扫描链的输出耦合至所述第一触发器的所述第一扫描输入，从而从所述第二扫描链向所述第一触发器恢复数据。
9.根据权利要求8所述的电路，其中所述第三多路复用器电路由所述恢复信号的第二逻辑状态控制以传递第二测试数据用于存储在所述第一触发器中。
10.根据权利要求1所述的电路，
其中所述第一触发器是第一扫描链的一部分；
其中所述第二触发器是第二扫描链的一部分；
所述电路还包括第二多路复用器电路，所述第二多路复用器电路具有被配置成接收恢复信号的第二选择输入、耦合至所述第二扫描链的输出的第一输入以及被耦合以接收测试数据的第二输入，所述第二多路复用器具有耦合至所述第一触发器的所述第一扫描输入的输出。
11.根据权利要求10所述的电路，其中所述第二多路复用器电路由所述恢复信号的第一逻辑状态控制，以将所述第二扫描链的输出耦合至所述第一触发器的所述第一扫描输入，从而在所述第一触发器中从所述第二扫描链恢复数据。
12.根据权利要求11所述的电路，其中所述第二多路复用器电路由所述恢复信号的第二逻辑状态控制以传递所述测试数据用于存储在所述第一触发器中。
13.一种电路，包括：
第一扫描链，包括多个第一触发器；
第二扫描链，包括多个第二触发器；
其中一个第一触发器的扫描输出连接至下一第一触发器的扫描输入；
其中一个第二触发器的扫描输出连接至下一第二触发器的扫描输入；
第一多路复用器电路，具有耦合至所述第二扫描链的数据输出的第一输入以及被耦合以接收第一测试数据的第二输入，所述第一多路复用器具有耦合至所述第一扫描链的扫描输入的输出；
第二多路复用器电路，具有耦合至所述第一扫描链的数据输出的第一输入以及被耦合以接收第二测试数据的第二输入，所述第二多路复用器具有耦合至所述第二扫描链的扫描输入的输出；以及
选择多路复用器，所述选择多路复用器具有耦合至所述一个第一触发器的数据输出的第一输入以及耦合至所述一个第二触发器的数据输出的第二输入，并且其中所述选择多路复用器的输出耦合至组合逻辑电路的输入。
14.根据权利要求13所述的电路，其中所述第一多路复用器电路由第一控制信号的第一逻辑状态控制，以将所述第二扫描链的输出耦合至所述第一扫描链的所述扫描输入，以便从所述第二扫描链向所述第一扫描链中传送数据。
15.根据权利要求14所述的电路，其中所述第一多路复用器电路还由所述第一控制信号的第二逻辑状态控制以传递第一测试用于存储在所述第一扫描链中。
16.根据权利要求13所述的电路，其中所述第二多路复用器电路由第二控制信号的第一逻辑状态控制，以将所述第一扫描链的输出耦合至所述第二扫描链的所述扫描输入，以便从所述第一扫描链向所述第二扫描链中传送数据。
17.根据权利要求16所述的电路，其中所述第二多路复用器电路还由所述第二控制信号的第二逻辑状态控制以传递第二测试用于存储在所述第二扫描链中。
18.根据权利要求13所述的电路，其中所述组合逻辑电路的输出耦合至所述下一第一触发器和所述下一第二触发器二者的数据输入。
19.根据权利要求18所述的电路，其中所述选择多路复用器具有被配置成接收选择信号的选择输入，所述选择多路复用器由所述选择信号的第一逻辑状态控制，以在所述第一扫描链被配置成在捕捉模式下并且所述第二扫描链被配置成在移位模式下时将所述第一输入耦合至所述输出。
20.根据权利要求19所述的电路，其中所述选择多路复用器还由所述选择信号的第二逻辑状态控制，以在所述第一扫描链和所述第二扫描链均被配置成在捕捉模式下时将所述第二输入耦合至所述输出。
21.一种用于测试组合逻辑电路的电路，包括：
第一扫描链，包括多个第一触发器，所述多个第一触发器具有连接至所述组合逻辑电路的输出的数据输入，其中一个第一触发器的扫描输出连接至下一第一触发器的扫描输入；
第二扫描链，包括多个第二触发器，所述多个第二触发器具有连接至所述组合逻辑电路的所述输出的数据输入并且支持移位模式和捕捉模式，其中一个第二触发器的扫描输出连接至下一第二触发器的扫描输入；
其中在所述第二扫描链在移位模式下操作的同时，所述第一扫描链的数据输出被连接至所述组合逻辑电路的输入；以及
其中在所述第二扫描链在捕捉模式下操作的同时，所述第二扫描链的数据输出被连接至所述组合逻辑电路的所述输入；以及
选择多路复用器，所述选择多路复用器具有耦合至所述一个第一触发器的数据输出的第一输入以及耦合至所述一个第二触发器的数据输出的第二输入，并且其中所述选择多路复用器的输出耦合至所述组合逻辑电路的输入。
22.根据权利要求21所述的电路，其中所述组合逻辑电路的输出耦合至所述下一第一触发器和所述下一第二触发器二者的数据输入。
23.根据权利要求22所述的电路，其中所述选择多路复用器具有被配置成接收选择信号的选择输入，所述选择多路复用器由所述选择信号的第一逻辑状态控制，以在所述第一扫描链被配置成在捕捉模式下并且所述第二扫描链被配置成在移位模式下时将所述第一输入耦合至所述输出。
24.根据权利要求23所述的电路，其中所述选择多路复用器还由所述选择信号的第二逻辑状态控制，以在所述第一扫描链和所述第二扫描链均被配置成在捕捉模式下时将所述第二输入耦合至所述输出。
25.一种电路，包括：
第一扫描链，包括多个第一触发器，所述多个第一触发器具有连接至待测试的组合逻辑电路的数据输入，其中一个第一触发器的扫描输出连接至下一第一触发器的扫描输入；
第二扫描链，包括多个第二触发器，所述多个第二触发器具有连接至所述待测试的组合逻辑电路的数据输入并且支持移位模式和捕捉模式，其中一个第二触发器的扫描输出连接至下一第二触发器的扫描输入；以及
选择多路复用器，所述选择多路复用器具有耦合至所述一个第一触发器的数据输出的第一输入以及耦合至所述一个第二触发器的数据输出的第二输入，并且其中所述选择多路复用器的输出耦合至所述待测试的组合逻辑电路的输入。
26.根据权利要求25所述的电路，其中所述第二扫描链的所述第一触发器在移位模式下操作，而所述选择多路复用器操作以将所述第一输入连接到所述选择多路复用器的所述输出。
27.根据权利要求26所述的电路，其中所述第二扫描链的所述第二触发器在捕捉模式下操作，而所述选择多路复用器操作以将所述第二输入连接到所述选择多路复用器的所述输出。
28.根据权利要求25所述的电路，其中待所述测试的组合逻辑电路的输出耦合到所述下一第一触发器和所述下一第二触发器的所述数据输入。
29.一种电路，包括：
第一触发器，具有第一数据输入、被配置成接收第一扫描数据的第一扫描输入、第一数据输出和第一扫描输出；
第二触发器，具有第二数据输入、被配置成接收第二扫描数据的第二扫描输入、第二数据输出和第二扫描输出；
第三触发器，具有耦合至组合逻辑电路的输出的第三数据输入、耦合至所述第一触发器的所述第一扫描输出的第三扫描输入、第三数据输出和第三扫描输出；
第四触发器，具有耦合至所述组合逻辑电路的所述输出的第四数据输入、耦合至所述第二触发器的所述第二扫描输出的第四扫描输入、第四数据输出和第四扫描输出；以及
第一多路复用器电路，具有耦合至所述第一数据输出的第一输入以及耦合至所述第二数据输出的第二输入，所述第一多路复用器具有耦合至所述组合逻辑电路的输入的输出。
30.根据权利要求29所述的电路，其中所述第一触发器和所述第三触发器可操作于移位模式和捕捉模式下，其中所述第二触发器和所述第四触发器可操作于所述移位模式和所述捕捉模式下，并且所述电路还包括控制电路，所述控制电路操作以同时：将所述第一触发器和所述第三触发器置于所述捕捉模式，将所述第二触发器和所述第四触发器置于所述移位模式，并且控制所述第一多路复用器电路将所述第一输入连接到第一多路复用器电路的所述输出。
31.根据权利要求30所述的电路，其中所述控制电路进一步操作以同时：将所述第一触发器和所述第三触发器置于所述捕捉模式，将所述第二触发器和所述第四触发器置于所述捕捉模式，并且控制所述第一多路复用器电路将所述第二输入连接到所述第一多路复用器电路的所述输出。
32.根据权利要求29所述的电路，
其中所述第一触发器和所述第三触发器是第一扫描链的一部分；以及
其中所述第二触发器和所述第四触发器是第二扫描链的一部分。
33.根据权利要求32所述的电路，还包括第二多路复用器电路，所述第二多路复用器电路具有耦合至所述第一扫描链的输出的第一输入以及被耦合以接收测试数据的第二输入，所述第二多路复用器具有耦合至所述第二扫描链中的所述第二触发器之一的所述第二扫描输入的输出。
34.根据权利要求33所述的电路，进一步包括控制电路，所述控制电路操作以控制所述第二多路复用器电路将来自所述第一扫描链的所述输出的数据耦合到所述第二扫描链，以将所述数据存储在所述第二扫描链中。
35.根据权利要求34所述的电路，其中所述控制电路进一步操作以控制所述第二多路复用器电路将所述测试数据耦合到所述第二扫描链以将所述测试数据存储在第二扫描链中。
36.根据权利要求32所述的电路，还包括第二多路复用器电路，所述第二多路复用器电路具有耦合至所述第二扫描链的输出的第一输入以及被耦合以接收测试数据的第二输入，所述第二多路复用器具有耦合至所述第一扫描链中的所述第一触发器之一的所述第二扫描输入的输出。
37.根据权利要求36所述的电路，进一步包括控制电路，所述控制电路操作以控制所述第二多路复用器电路将来自所述第二扫描链的所述输出的数据耦合到所述第一扫描链，以将所述数据存储在所述第一扫描链中。
38.根据权利要求37所述的电路，其中所述控制电路进一步操作以控制所述第二多路复用器电路将所述测试数据耦合到所述第一扫描链以将所述测试数据存储在第一扫描链中。
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