CN103592593A - 用于系统内扫描测试的半导体电路和方法 - Google Patents

Abstract

本发明涉及用于系统内扫描测试的半导体电路和方法。一种包括具有组合逻辑块的数字电路部分的半导体电路，包括将预定义数字测试样式加载和应用到组合逻辑块的输入的扫描链。双向通信端口适用于把到来数据写到数字电路部分的地址空间。扫描控制硬件包括映射到双向通信端口的地址空间的多个可单独寻址扫描控制寄存器。本发明另一方面涉及利用扫描链通过将比特值写到可单独寻址扫描控制寄存器的输入和从可单独寻址扫描控制寄存器的至少一个输出读取比特值而测试半导体电路的数字电路部分的方法。本发明允许在安装在印刷电路板上的同时彻底测试和诊断故障半导体器件，包括其内核逻辑器。

Description

用于系统内扫描测试的半导体电路和方法

技术领域

本发明涉及具有包括组合逻辑块的数字电路部分的半导体电路。该半导体电路包括扫描链，用于将预定义的数字测试样式（pattern）加载和应用到组合逻辑块的输入。双向通信端口适用于将到来数据（incoming data）写入到数字电路部分的地址空间，诸如寄存器和/或存储器地址。扫描控制硬件包括多个可单独寻址的扫描控制寄存器，其映射到双向通信端口的地址空间。本发明的另一方面涉及利用扫描链通过将比特值写入到可单独寻址的扫描控制寄存器的输入并且从可单独寻址的扫描控制寄存器的至少一个输出读取比特值来测试半导体电路的数字电路部分的方法。本发明允许在安装在印刷电路板上时通过扫描链来彻底地测试和诊断故障半导体器件，包括其内核逻辑。

背景技术

本发明在数字半导体器件或集成电路（IC）的测试方面对已有的ATPG（自动测试样式生成）测试方法、芯片上扫描控制硬件和ATE设备提供有价值的改进。现有ATPG测试方法广泛用于半导体产业中，用于制造期间的数字IC测试，从而可以在生产测试期间识别并丢弃有缺陷的半导体器件。现有ATPG测试方法也可以用于诊断目的，以识别经常失效的数字逻辑/门的特定部分，从而如果良率指数不可接受，则可以重新设计易出错的数字逻辑部分。现有ATPG测试方法需要使用待测半导体器件的大量外部可访问的管脚或焊盘。在半导体器件的生产测试期间使用这些外部管脚，以通过芯片上扫描链逻辑器将数字测试样式应用到待测数字逻辑器。扫描链逻辑器耦合到半导体器件或电路的数字逻辑块的输入和输出。读出对所应用的数字测试样式以及对半导体器件的操作模式的控制（即扫描模式激活或正常模式操作）的数字响应样式也需要外部扫描焊盘或管脚。此外，由于耦合到数字逻辑器的不同逻辑块的大量单独扫描链用于典型的数字半导体电路，因此必须为ATPG测试分配的外部管脚的数量变大。后一事实要求为ATPG测试目的所分配的每个外部管脚具有多种功能，使得这些管脚可以在半导体器件的正常操作模式期间（即，不在扫描模式下）用作普通数据I/O管脚或焊盘。

因此，大量外部管脚允许使用ATE设备用于ATPG测试，其可以（通过定制探测工具）物理地访问并且电地控制半导体器件的所有外部/封装管脚的逻辑状态。该特征限制了在半导体器件被封装和运输到客户之前将ATPG测试方法应用于晶片级生产测试。一旦半导体器件安装在客户的印刷电路板（PCB）上，具有ATPG功能的外部管脚就变为电耦合到周围的板载电路，这消除了控制外部ATPG管脚上的逻辑状态和电压的可能性。

在半导体器件附连到客户的电路板之后，通常在客户的制造设施处对板进行测试。因此，如果在板级测试期间半导体器件出故障，或怀疑出故障，则当需要故障分析时，必须从客户的板移除半导体器件。归因于现代半导体电路的管脚数量、小管脚节距和极小的尺寸，这是耗时的并且易出错的操作。出故障的半导体电路可能因此被PCB移除操作本身所损坏。这可能经常使得无法正确地诊断或分析所怀疑的或出故障的半导体器件。遗憾的是，无论如上所述应用于半导体器件的现有的基于ATPG的生产级测试如何，在初始板级测试期间检测故障在几乎所有类型的应用中都是重要的。这归因于期望消除半导体器件的“早期故障”，该故障产生在半导体器件的运输之后，但在客户分发电路板之前。此外，检测“早期故障”在安全性严格的应用（例如汽车、医疗或航空）中变得日益重要。

因此，将非常有益的是，设计一种用于半导体器件的测试方法以及集成的或芯片上的扫描链硬件，其促进了在安装在客户的PCB中时彻底地测试和诊断故障半导体器件。该特征允许客户在其工厂测试故障半导体器件。此外，半导体器件的制造商能够测试所返回的半导体器件，同时它们保持为板安装状态，由此消除了耗时和冒险的移除器件的处理。

还将有利的是以现有的数字测试样式来执行故障半导体器件的测试以及为半导体制造器件的现有ATPG测试目的而开发的现有芯片上扫描链硬件的再使用。尽管半导体器件安装在客户的印刷电路板中，这些特征也将确保测试的数字逻辑电路系统的高并且可预测的扫描测试覆盖。

本发明解决了上述问题以及与现有ATPG测试方法和芯片上扫描控制逻辑器或硬件关联的挑战，以提供所概括的期望特征和解决方案，以及如下面进一步详细说明的诸多其他特征。

发明内容

本发明的第一方面涉及一种半导体电路，包括具有组合逻辑块的数字电路部分。所述半导体电路包括扫描链，用于将预定义的数字测试样式加载和应用到所述组合逻辑块的输入。所述扫描链构造为响应于所述预定义的数字测试样式，读取并发送所述组合逻辑块的输出产生的数字响应样式。双向通信端口适用于将到来数据写入到包括寄存器地址和存储器地址之一的所述数字电路部分的地址空间。扫描控制硬件构造为选择性地将所述半导体电路置于扫描模式和操作模式之一，并且进一步包括：第一扫描接口节点，耦合到所述扫描链，用于选择性启用和禁用所述扫描链；第二扫描接口节点，耦合到所述扫描链，用于加载所述预定义的数字测试样式；第三扫描接口节点，耦合到所述扫描链，用于钟控所述扫描链；以及第四扫描接口节点，耦合到所述扫描链的输出，用于临时存储和输出所述数字响应样式的比特值。第一、第二、第三和第四可单独寻址的扫描控制寄存器分别操作地耦合到所述第一、第二、第三和第四扫描接口节点；所述第一、第二、第三和第四可单独寻址的扫描控制寄存器被映射到所述双向通信端口的地址空间。

所述双向通信端口还优选适用于：从映射到其地址空间的寄存器地址和/或存储器地址读取数据，诸如比特值或逻辑状态。根据本发明的以上列出的扫描控制寄存器到所述双向通信端口的地址空间的映射提供大量优点。地址空间映射允许比特值有选择地写入到所述第一、第二和第三扫描控制寄存器或任何其它地址空间映射了的扫描控制寄存器的输入。类似地，扫描控制寄存器的地址空间映射允许有选择地读取所述第四扫描控制寄存器或任何其它地址空间映射了的扫描控制寄存器的输出的比特值或逻辑状态。相应地，可以启用或禁用所述扫描链，并且所述预定义的数字测试样式的比特值在来自所述双向通信端口的适当寻址的写入命令启用所述扫描链时加载到所述扫描链。类似地，扫描链可以由从双向通信端口传输的时钟信号通过寻址并且随后断言（assert）和解除断言第三可单独寻址的扫描控制寄存器的输入而被钟控。此外，地址空间映射还允许有选择地读取所述扫描控制寄存器的输出的比特值或状态，诸如所述第四可单独寻址的扫描控制寄存器所提供的数字响应样式的输出比特值。可以通过依次地寻址第四可单独寻址的扫描控制寄存器和读取输出比特值来从或通过双向通信端口读取数字响应样式的这些输出比特值。因此，可以利用双向通信端口通过依次将适当的读写命令发布到可单独寻址的扫描控制寄存器来将ATPG测试方法（包括数字测试样式的应用以及数字响应样式的读出）应用于半导体电路的组合逻辑块。这可以在不使用半导体电路的任何传统外部可访问扫描控制管脚并且不使用接口连接到这些外部扫描控制管脚的相关ATE设备的情况下执行。相反，扫描测试命令和预定数字测试样式可以由外部微处理器生成并且从所述外部微处理器通过所述双向通信端口发送，以控制芯片上扫描控制硬件的操作。所述外部微处理器在一些应用中可以与当前的半导体器件一起布置在客户的印刷电路板（PCB）上，从而通过对外部微处理器和半导体电路进行互连的数据通信接口启用系统内扫描测试。组合逻辑块优选包括半导体电路的内核逻辑器的至少一部分，因为后者对于传统的基于JTAG的边界扫描端口和方法是不可访问的。因此，根据本发明的扫描控制硬件可以使半导体电路对除了所述双向通信端口之外的所有其它外部封装管脚的逻辑状态（尤其是具有ATPG功能的外部可访问焊盘）完全不敏感。

本领域技术人员应理解，所述半导体电路的数字电路部分可以包括一个或多个附加的组合逻辑块，其每个以与以上对应的方式耦合到专用扫描链和相关的扫描控制硬件。这些附加组合逻辑块中的每个优选包括一对单独的可单独寻址的扫描控制寄存器，用于加载分配给所讨论的扫描链的数字测试样式并且输出数字响应样式。用于启用和禁用扫描状态的第一扫描控制触发器的现有输出以及用于将扫描时钟信号提供给扫描链的现有第三扫描控制触发器的输出优选与一个或多个附加扫描链共享。通过双向通信端口启用本扫描测试所需的附加数字逻辑器的量由此得以最小化。

因此，本发明允许客户或PCB制造商通过如下面进一步详细描述的那样执行外部微处理器上的适当扫描测试程序或应用而在安装在客户PCB上的同时执行出故障的或所怀疑的半导体器件的整个数字电路部分的全面扫描测试。

此外，可单独寻址的扫描控制寄存器到第一、第二、第三和第四扫描接口节点中的各个节点的耦合促进了传统扫描链逻辑设计和伴随的基于CAD的设计方法的再使用。传统上从先前讨论的具有ATPG功能的外部可访问管脚/焊盘驱动的这些扫描接口节点将方便并且有利的接口提供给可单独寻址的扫描控制寄存器的集合。这意味着，可以结合本扫描控制硬件设计再使用现有的基于CAD的设计工具所支持的广泛使用并且复杂的扫描链设计、扫描链插入以及测试样式生成的现有方法。现有的基于CAD的设计工具可以仅用与包括所述可单独寻址的扫描控制寄存器的本发明的扫描控制硬件的设计和插入有关的特定应用或软件工具来补充或升级。

此外，该半导体电路根据优选实施例可以包括用于ATE设备接口连接的一组上述外部可访问ATPG焊盘，从而用扫描测试的附加资源来补充所述半导体电路的基于编程端口的扫描测试。该实施例通过允许传统ATE设备在制造期间或在所述半导体器件未连接到PCB的任何其它时刻用于扫描测试来提供所述半导体器件的扫描测试中的额外灵活性。该后一选项将典型地减小扫描测试的测试时间，因为当直接从外部可访问ATPG焊盘和ATE设备驱动所述扫描链逻辑器时可以按更快的时钟/数据速率来应用所述数字测试样式和响应样式。根据该实施例，所述扫描控制硬件包括上述外部可访问扫描输入焊盘的集合。扫描选择复用器集合插入在扫描接口节点与相应的第一、第二和第三扫描控制寄存器的输出之间，从而所述扫描选择复用器的第一输入耦合到相应的扫描控制寄存器的输出。所述扫描选择复用器的第二输入耦合到所述外部可访问扫描输入焊盘的集合中的相应的一个。所述扫描选择复用器中的每个受控于可单独寻址的扫描控制选择寄存器所提供的扫描配置信号。由此可以有选择地从所述外部可访问扫描输入焊盘的集合和所述扫描控制寄存器之一驱动所述扫描链。所述扫描选择复用器相应地用于控制是从所述外部可访问扫描输入焊盘的集合还是从所述可单独寻址的扫描控制寄存器来驱动所述扫描链。此外，经由所述可单独寻址的扫描控制寄存器，可以通过从所述双向端口发布适当寻址的命令以设置所述扫描控制选择寄存器的逻辑状态而以方便的方式执行这些扫描测试配置模式之间的选择。扫描链的输出可以并行地应用到外部可访问扫描输出焊盘和上述第四可单独寻址的扫描控制寄存器，而无需任何扫描选择复用器。

在优选实施例中，所述扫描控制硬件包括第五可单独寻址的扫描控制寄存器，用于接收并且临时存储从所述双向通信端口所发送的预定期望或参考比特样式的比特值。在所述数字电路部分上提供数据比较器电路，所述数据比较器电路的第一输入耦合到所述扫描链的输出。所述数据比较器电路的第二输入耦合到所述第五可单独寻址的扫描控制寄存器的输出。第六可单独寻址的扫描控制寄存器耦合到所述数据比较器电路的输出，用于接收并且存储比较结果。该实施例与扫描测试相结合支持所述半导体电路的组合逻辑块的简单且高度有用的通过/故障（pass/fail）模式评估。这如以下结合图4进一步详细描述的那样得以完成，因为可以通过利用附加的第五和第六可单独寻址的扫描控制寄存器、所述数据比较器以及所述预定期望或参考比特样式电路对来自扫描链输出的所生成的数字响应样式的有效性的确认进行芯片上检查。

根据优选实施例，第六可单独寻址的扫描控制寄存器包括误差标记电路系统，配置为在所述数据比较器电路的输出处的数据误差的第一检测时，断言误差标记（error flag）并且贯穿预期比特样式的比特值与数字响应样式的对应比特值之间的剩余比特比较保持断言状态。由于贯穿预期比特样式与数字响应样式之间的剩余比特比较保留误差标记的断言状态，因此可以通过误差标记的单次读取操作来验证有效性，而不需要执行耗时的读取数字响应样式的每个输出比特值并且随后比较所述输出比特值与预期比特样式的对应比特值。此外，由于可以贯穿用预定义的数字测试样式及其对应的预期比特样式的完全集合进行的激励保持误差标记的断言状态，所以误差标记能以非常方便的方式把所讨论的扫描链的整个扫描测试的结果指示为例如简单的通过或故障指示。

扫描链可以是传统设计的，并且包括多个级联的触发器，触发器具有耦合到组合逻辑块的输入的相应输出。多个复用器每个都具有耦合到组合逻辑块的输出的第一输入和耦合到所述多个级联触发器的相应输出的第二输入。所述多个复用器的输出耦合到所述多个级联触发器的相应数据输入。每个复用器的选择输入耦合到所述第一扫描接口节点，每个级联触发器的时钟输入耦合到所述第三扫描接口节点。本领域技术人员应理解，其它合适类型的存储器元件可以代替触发器，以在扫描测试期间分别临时存储所述数字测试样式和数字响应样式的输入和输出值。

在又一实施例中，所述扫描控制硬件还包括第七扫描接口节点，耦合到所述扫描链，用于重置所述扫描链。第七可单独寻址的扫描控制寄存器耦合到所述第七扫描接口节点。所述第七扫描控制触发器具有耦合到所述扫描链的第七接口节点的输出。所述第七接口节点可以耦合到所述扫描链的存储器元件或数据寄存器的相应重置输入。这些存储器元件可以包括相应的触发器，例如D触发器或RS触发器。因此，所述第七扫描控制触发器可以通过经由双向通信端口寻址和写适当的逻辑状态到扫描链的数据寄存器的输入来重置扫描链的数据寄存器。可以例如在所述预定义的数字测试样式加载到所述扫描链之前，将所述第七接口节点触发一次以将所述扫描链设置在已知逻辑状态。

根据半导体电路的另一优选实施例，所述扫描控制硬件包括时钟倍频器，时钟倍频器可以用更快的或倍频了的时钟信号驱动耦合到所述扫描链的时钟线路/信号的所述第三扫描接口节点。快速时钟信号的目的在于允许以全操作速度来测试集成电路的组合逻辑块，即执行所谓的组合逻辑块的“全速转换”测试和验证。因为很多流行类型的工业标准通信端口的速度/数据速率限制，所以可能不能通过所述双向通信端口以完全操作速度进行测试。速度限制可以将可应用于所述扫描链的时钟信号的频率限制到所述集成电路的数字逻辑器的所想要的或所指定的最大时钟频率之下的值。根据该实施例，所述扫描控制硬件包括时钟倍频器，其具有耦合到所述半导体电路的系统时钟信号的时钟输入，并且被配置为产生具有比所述系统时钟更高频率的倍频时钟信号。所述扫描控制硬件附加地包括时钟复用器，其耦合到所述第三扫描控制寄存器的输出以及所述倍频时钟信号，以有选择地将所述第三扫描控制寄存器的输出以及所述倍频时钟信号之一发送到所述第三扫描接口节点。所述时钟倍频器可以包括PLL，其将所述系统时钟信号乘以大于1的某一整数或非整数因子，以提供具有比所述系统时钟信号更高频率的倍频时钟信号。所述系统时钟信号可以由客户的PCB上所安装的外部的基于晶体的时钟发生器生成，并且经由所述半导体电路的外部可访问焊盘或端子传送到所述时钟输入，以允许全速的电路内测试和验证。优选地，所述时钟选择复用器的操作受控于映射到所述双向通信端口的地址空间的单独的可单独寻址的扫描控制触发器，从而可以通过所述双向通信端口来控制用于所述扫描链的时钟信号源的选择。

本领域技术人员应理解，上述可单独寻址扫描控制寄存器可以包括任何合适类型的数字存储器元件或数字数据寄存器，诸如SR触发器和D触发器之类的触发器。所述双向通信端口优选包括所述集成电路的现有通信端口或接口，从而实现出入所述可单独寻址扫描控制寄存器的读写功能所需的附加硬件的量变得最小。实际上，仅需要非常小量的数字逻辑来实现所述可单独寻址扫描控制寄存器到所述双向通信端口的地址空间的各个唯一地址的映射。所述双向通信端口的大部分地址空间将典型地映射到所述集成电路的存储器和寄存器。所述双向通信端口优选地包括作为工业标准类型的有线数据通信接口，例如I²C、SPI、JTAG等。JTAG接口存在于很多集成电路上，用于边界扫描测试，其允许检查公共电路板上所安装的若干集成电路之间的互连。然而，传统JTAG接口缺少寻址和激励连接到所述集成电路的内核逻辑部分的扫描链逻辑器的能力以及其他特征。

本发明第二方面涉及一种电子电路板套件，包括具有多个迹线的印刷电路板。根据任何上述实施例的半导体电路在第一位置处附连或焊接到所述印刷电路板，从而所述双向通信端口耦合到所述印刷电路板上所布置的有线数据总线。微处理器在第二位置处附连到所述印刷电路板，并且包括通过所述有线数据总线电耦合到所述双向通信端口的数据通信接口。所述电子电路板套件还包括非易失性存储器，其操作地耦合到所述微处理器。所述非易失性存储器被配置为存储：用于寻址和操纵所述扫描控制硬件的可执行命令、所述预定义数字测试样式和所述对应的期望比特样式。

适用于执行该半导体电路的系统内扫描测试的上述扫描测试程序或应用包括用于寻址和操纵所述扫描控制硬件的可执行命令、所述预定义数字测试样式和所述期望比特样式。所述非易失性存储器件可以与所述微处理器一体地（即芯片上地）形成，或提供为安装到客户PCB并且通过合适的上述数据接口耦合到所述微处理器的单独存储器件。本领域技术人员应理解，由于所述半导体电路可以包括多个单独的扫描链并且每个扫描链进一步典型地将经受多个专用测试样式以验证耦合至其的组合逻辑块的功能，因此所述扫描测试程序或应用可以包括多个数字测试样式和对应的期望比特样式。因此，该方法可以还包括步骤：

s）重复步骤b）、c）、d）、e）、f）、g）、h）和i）预定次数M-1，用于应用附加M-1数量的预定义数字测试样式并且读取M个对应的数字响应样式；M是大于2的正整数。取决于特定半导体电路设计上的组合逻辑块的期望或目标缺陷覆盖，M可以具有5至20之间的值。数字测试样式中的每一个可以具有0.5至4K比特之间的大小。

半导体电路的制造商可以将扫描测试程序或应用提供给制造该电子电路板套件的客户。所述扫描测试程序或应用在一实施例中可以适用于执行上述简单且有用的半导体电路的组合逻辑块的通过/故障模式评估，如果所述扫描测试硬件包括用于此目的的上述数字逻辑电路系统的话。在另一实施例中，所述扫描测试程序或应用可以适用于执行通过所述第四扫描寄存器所传送的数字响应样式的比特值的依次读取。在所述外部微处理器上所执行的所述扫描测试程序或应用然后可以结合所公开的测试半导体电路的数字电路部分的方法而如以下进一步详细讨论的那样对所述数字响应样式与所述对应期待比特样式进行比较。所述扫描测试程序或应用的两个实施例都允许客户在其工厂测试故障半导体器件或所怀疑的故障器件，从而可以在运输或现场应用之前检测半导体器件的“早期故障”。然而，后一实施例具有这样的附加优点：半导体制造商可以识别并且使用未通过所述扫描测试的特定预定义数字测试样式的确切比特来识别半导体电路的逻辑的易出错的部分。

本发明第三方面涉及通过扫描链来测试半导体电路的数字电路部分的方法；所述方法包括步骤：

a）通过从所述半导体电路的双向通信端口寻址和断言第一扫描控制寄存器的逻辑状态，将所述半导体电路置于扫描启用模式，

b）从所述双向通信端口寻址和写入预定义数字测试样式的比特值到耦合至所述扫描链的输入的第二扫描控制寄存器，

c）从所述双向通信端口寻址耦合到所述扫描链的输出的第四扫描控制寄存器，并且在所述第四扫描控制寄存器的输出处临时储存数字响应样式的比特值，

d）从所述双向通信端口触发经由第三扫描控制寄存器耦合到所述扫描链的扫描时钟信号，

e）重复步骤b）、c）和d）预定次数N，以将写入到所述第二扫描控制寄存器的比特值依次移位到所述扫描链中，以用于加载所述预定义数字测试样式，

f）通过从所述半导体电路的双向通信端口寻址和解除断言所述第一扫描控制寄存器的所述逻辑状态，将所述数字电路部分置于功能模式下，

g）从所述双向通信端口通过所述第三扫描控制寄存器单次触发所述扫描时钟信号，以将所述预定义数字测试样式应用到所述数字电路部分的组合逻辑块的输入，

h）将所述组合逻辑块的输出响应于所述预定义数字测试样式所产生的所述数字响应样式写入到所述扫描链，

i）通过从所述双向通信端口寻址和断言所述第一扫描控制寄存器的逻辑状态，将所述半导体电路置于扫描启用模式下，

j）重复步骤b）、c）和d），以在所述第四扫描控制寄存器的输出处移出并且临时存储所述数字响应样式的比特值。

如上所述，可以通过至少两种不同的方法来检查所述数字响应样式的有效性。一种方法还包括步骤：

k）在步骤c）之后，通过寻址和读取所述第四扫描控制寄存器的输出，从所述双向通信端口依次读取所述数字响应样式的比特值，

l）对所读取的所述数字响应样式的比特值与预定期望或参考比特样式的对应比特值进行比较。

在所述外部微处理器上运行的所述测试程序或应用可以适用于：利用适当的可执行微处理器指令或命令的集合通过所述双向通信端口来执行所述数字响应样式的比特值的依次读取。相应地，所述方法可以还包括步骤：

t）通过耦合到所述半导体电路的所述双向通信端口的数据通信接口从外部微处理器发送顺序读取命令，以用于执行步骤k）。类似地，所述测试程序或应用可以在步骤l）执行所读取的所述数字响应样式的读取比特值与所述预定期望或参考比特样式的对应比特值之间的比较。在后一实施例中，所述测试程序自身相应地适用于执行所述数字响应样式的验证。所述数字响应样式可以结合基于该扫描链的测试方法的初始化而已经从所述非易失性存储器的预定义地址空间读取到所述外部微处理器的数据存储器中。所述预定期望或参考比特样式可以类似地结合基于扫描链的测试方法的初始化而已经从所述非易失性存储器的另一预定义地址空间读取到数据存储器中。

在另一实施例中，通过上述附加扫描测试硬件对所述数字响应样式的有效性进行芯片上检查，实现所述组合逻辑块的通过/故障模式评估。在后一实施例中，所述测试方法还包括步骤：

m）在步骤c）之后，从所述双向通信端口寻址且写入预定期望或参考比特样式的比特值到第五扫描控制寄存器，

n）将所述第四扫描控制寄存器处的所存储的数字响应样式的比特值以及所述预定期望比特样式的比特值分别应用到所述扫描控制硬件的数据比较器电路的第一输入和第二输入，

o）对所述数据比较器电路的第一输入和第二输入进行比较，并且通过设置第六可单独寻址扫描控制寄存器的逻辑状态来指示结果。所述测试应用优选配置为利用合适配置的可执行微处理器命令集合通过所述双向通信端口来执行所述预定期望或参考比特样式的比特值到所述第五扫描控制寄存器的依次寻址和写入。所述测试应用可以进一步配置为在测试期间读取第六可单独寻址扫描控制寄存器的逻辑状态，以确定所述半导体电路未通过还是通过了所述扫描测试。然而，为了减少测试程序所需的读取操作的数量，所述方法可以包括在所述扫描控制硬件上应用所谓的粘性误差标记。根据该实施例，所述测试方法还包括步骤：

p）在步骤o）中的数据比较期间在首先检测到样式误差时断言误差标记，并且贯穿所述期望比特样式与所述数字响应样式之间的剩余比特比较保持所述误差标记的断言状态。所述外部微处理器可以相应地通过执行另一步骤来确定所述扫描测试的结果：

q）在步骤p）之后通过所述双向通信端口从外部微处理器读取所述误差标记的状态，从而确定所述数字响应样式是否匹配所述预定期望或参考比特样式。即使所述扫描测试包括多个预定义数字测试样式及其对应的期望比特样式，也优选保持所述粘性误差标记的断言状态，从而所述误差标记指示所有预定义数字测试样式的扫描测试的结果。

所述外部微处理器优选适用于通过以下步骤结合步骤q）来执行所述误差标记的状态的读取：

t）通过耦合到所述半导体电路的所述双向通信端口的数据通信接口来发送顺序读取命令。所述数据通信接口优选包括与所选择类型的半导体电路的双向通信端口兼容的有线数据总线和数据接口。所述外部微处理器和半导体电路可以例如包括相应的I²C数据接口或端口或相应的SPI、USB或任何其它工业标准类型的串行或并行双向数据通信接口。

在一实施例中，所述测试方法还包括步骤：

r）在步骤a）之后，如上所述地从所述双向通信端口寻址和触发耦合到所述扫描链的重置接口节点的第七可单独寻址扫描控制寄存器的输出。

最后，所述测试应用可以适用于：通过将合适的通过或故障消息写到显示器或打印设备而向测试操作者通知所述半导体电路的扫描测试的结果。

附图说明

将结合附图进一步详细描述本发明的实施例，附图中：

图1是具有相关的扫描测试逻辑器和扫描管脚的现有技术半导体器件的示意图；

图2是根据本发明优选实施例的包括用于系统内扫描测试的扫描控制硬件的半导体器件的示意图；

图3是根据本发明优选实施例的一系列扫描控制触发器的输入和输出电路系统的示意图；

图4是根据本发明第二实施例的支持组合逻辑块的简单通过/故障模式评估的扫描测试硬件的示意图；以及

图5是包括经由公共数据总线和串行通信接口互连的半导体器件和可编程微处理器的电子电路板套件的示意图。

具体实施方式

图1是具有相关扫描测试逻辑器109和外部可访问扫描输入输出焊盘或管脚107-1、107-2、107-3、107-4、107-7、107-8的现有技术半导体器件100的示意图。半导体器件100包括数字电路部分，其包括组合逻辑块114。组合逻辑块114耦合到扫描链113，其示意性包括触发器110的4个级联的级以及插入在级联触发器110的输出与数据输入之间的4个级联的复用器112。实际上，扫描链113可以包括更高或更大数量的触发器110和复用器112的级联级。当半导体电路100的扫描模式通过外部焊盘107-8Scan_mode而启用时，扫描链113的作用类似于移位寄存器，外部焊盘107-8通过扫描启用复用器122耦合到4个级联的复用器112每个的选择输入。在扫描启用模式下，预定义的数字测试样式可以与经由外部焊盘107-3Scan_clk触发（toggle）扫描时钟信号相结合而经由外部焊盘107-2Scan_in依次加载或钟控到扫描链113中。因此，一旦扫描链113满了，触发器110的4个级联级的输出（其保持预定义的数字测试样式）就可以应用到组合逻辑块114的相应输入，如指向逻辑块114的带箭头的导线所示的那样。外部焊盘107-4Scan_out布置在扫描链113的输出处，在该处，响应于预定义数字测试样式的应用，依次输出数字响应样式的输出比特。

外部焊盘107-7Scan_rst耦合到级联触发器110的相应重置输入。在半导体器件的扫描测试期间，普通ATPG测试设备和软件用于经由外部可访问扫描输入和输出焊盘107-1、107-2、107-3、107-4、107-7、107-8来访问或探测扫描链113。ATPG测试设备依次将预定数字测试样式中的每个写入到扫描链113中，触发扫描时钟信号，将每个预定数字测试样式应用到组合逻辑块114，并最终经由外部焊盘107-4读出数字响应样式。ATPG测试设备上运行的测试软件进行数字响应样式与对应的参考或预期比特样式之间的比较，以确定组合逻辑块114是通过还是未通过扫描测试。虽然外部可访问的扫描输入和输出焊盘107-1、107-2、107-3、107-4、107-7和107-8允许在半导体器件100未连接到任何其它电子电路系统的半导体生产环境中的半导体器件100的快速制造测试，但是一旦半导体器件100已经安装在客户的电路板/PCB上，这些外部焊盘就被分配用于其它I/O功能。因此，拥有ATPG功能的扫描输入和输出焊盘107-1、107-2、107-3、107-4、107-7和107-8变为电耦合到周围的板载电路系统，这消除了当半导体器件100系统内安装在客户的电路板/PCB上时控制这些外部焊盘上的逻辑状态和电压以访问和操控扫描链113的任何可能性。

图2是根据本发明优选实施例的包括允许数字逻辑器的系统内扫描测试的芯片上扫描控制硬件的半导体器件200的示意图。半导体器件200可以仅包括数字逻辑器，例如包含组合数字逻辑器和顺序数字逻辑器。在替选中，半导体器件200能以所谓的混合信号设计包括数字逻辑器和模拟电路系统二者。模拟电路系统可以包括模拟电路块实现的相应模拟功能（例如频率选择性滤波器、前置放大器和D类输出放大器等）的多个可编程参数。半导体器件200可以包括通过亚微米技术制造的CMOS或BiCMOS芯片或管芯。半导体器件200包括数字电路部分，其包括至少一个组合逻辑块214。组合逻辑块214耦合到扫描链213，其包括触发器210的4个级联的级，4个居间复用器212插置在级联触发器210的数据输出与数据输入之间。本领域技术人员应理解，实际上，扫描链213优选包括远远更高或更大数量的触发器210和相关联的复用器212的级联级，例如24至1024个级联级之间。当耦合到级联复用器212的相应选择输入的第一扫描接口节点203被断言且扫描链213的扫描启用模式被启用时，扫描链213的作用类似于移位寄存器。在扫描启用模式下，预定义的数字测试样式可以经由第二扫描控制触发器208-2Scan_in依次加载到扫描链中，如下面以附加细节描述的那样。因此，一旦扫描链213是满的，触发器210的4个级联级的数据输出就可以应用到组合逻辑块214的相应输入，如指向块214的带箭头的导线所示。第三扫描接口节点207耦合到扫描链213的4个级联触发器212的相应时钟输入，用于通过公共扫描时钟信号来对扫描链进行钟控。第四扫描接口节点211布置在扫描链213的输出处，在该处，响应于预定义数字测试样式，从组合逻辑块214的输出依次输出数字响应样式的输出比特。

半导体器件200还包括双向通信端口230，其可包括工业标准串行数据接口，诸如I²C数据通信接口、SPI数据通信接口或JTAG数据通信接口等。具有对应的通信接口的外部器件可以使用双向通信端口230来将各种类型的数据发送到半导体器件200和/或从半导体器件200读取所存储的数据。到来数据可以写入到或读取自半导体器件200的数字电路部分的指定地址空间，例如寄存器和/或存储器地址。存储器地址可以位于半导体器件200的数字电路部分的RAM存储器或非易失性存储器诸如EEPROM或闪存中。双向通信端口230的寄存器映射的第一部分234被用来通过双向通信端口230发布的寄存器/存储器读取或写入命令来访问数字部分上的指定地址空间。以此方式，到来数据可以写入到指定地址空间，指定地址空间的存储数据可以通过双向通信端口230读出。

寄存器映射包括第二部分236，其用于通过双向通信端口230访问扫描控制硬件的多个可单独寻址的扫描控制触发器208-1、208-2、208-3、208-4、208-7和208-8。可以利用寄存器映射的第二部分236通过双向通信端口230将比特值或逻辑状态有选择地读取自或写入到可单独寻址的扫描控制触发器中的每个。由于这些可单独寻址的扫描控制触发器208-1、208-2、208-3、208-4、208-7和208-8操作地耦合到扫描链213的相应输入和输出，因此可以发送数字测试样式，读取数字响应样式并且通过双向通信端口230一般地操控扫描链213的操作。可以从外部源或微处理器实现这些功能，这带来很多益处，如下面将更详细地说明的那样。

第一可单独寻址的扫描控制触发器208-1或扫描控制触发器208-1的数据输出通过中间扫描模式复用器222耦合到上述第一扫描接口节点203，从而当中间扫描模式复用器222设置为将第一扫描控制触发器208-1的数据输出传送到第一扫描接口节点203时，扫描链213可以通过第一扫描控制触发器208-1而被有选择地启用和禁用。此外，由于可以通过双向通信端口230来在Scan-in处寻址和写入到第一扫描控制触发器208-1的输入，所以可以通过将适当逻辑状态写入到第一扫描控制触发器208-1的输入来启用或禁用扫描链。第二可单独寻址的扫描控制触发器208-2或第二扫描控制触发器208-2的数据输出耦合到用于接收预定义的数字测试样式的上述第二扫描接口节点205。通过依次对第二扫描控制触发器208-2进行寻址并且将预定义的数字测试样式的各个比特值写入到第二扫描控制触发器208-2的输入Scan_in，将预定义的数字测试样式加载到扫描链213中。在预定义的数字测试样式的连续比特值写入到第二扫描控制触发器208-2的输入之间，第三可单独寻址的扫描控制触发器208-3被适当的命令通过双向通信端口230连续两次寻址，从而触发扫描时钟信号并且使预定义的数字测试样式的比特值依次移位通过触发器210的级联级。第三扫描控制触发器208-3的数据输出耦合到受控于时钟选择输入的可选时钟选择复用器220，如下面进一步详细说明的那样。

第七扫描控制触发器208-7具有耦合到扫描链213的第七接口节点209的输出。第七接口节点209耦合到扫描链209的级联触发器210的重置输入，允许第七扫描控制触发器208-7通过经由双向通信端口230寻址并写入适当的逻辑状态到其输入Scan-rst来重置级联触发器210。优选地，第七接口节点209在预定义的测试样式加载到扫描链213之前触发一次，以将扫描链设置在已知状态。

第四可单独寻址的扫描控制触发器208-4或第四扫描控制触发器208-4的输入在级联触发器的最后触发器210处耦合到扫描链213的数据输出。第四扫描控制触发器208-4的数据输出Scan_out因此临时存储与预定义数字测试样式的依次加载同时地移出扫描链213的数字响应样式的各个比特值。通过寻址和读取第四扫描控制触发器208-4的输出，从双向通信端口230依次读取数字响应样式的各个比特值。

在组合逻辑块214的扫描测试期间的扫描控制硬件和扫描链213的动态操作优选如下进行。从双向通信端口230经中间扫描模式复用器222寻址并启用或断言可单独寻址的扫描控制触发器208-8，以将半导体电路200置于扫描模式。该步骤允许第一扫描控制触发器208-1如上所述通过扫描模式复用器222取得对扫描链启用/禁用的控制。由此，通过用适当的写入命令从双向通信端口230寻址和断言由第一扫描控制触发器208-1所控制的扫描启用状态，将半导体电路200置于扫描链启用状态中。此后，从双向通信端口230用适当的命令寻址其数据输出耦合到扫描链213的第二接口节点205的第二扫描控制触发器208-2，以将第一数字测试样式的第一比特值写入到第二扫描控制触发器208-2的输入。该测试方法继续进行到从双向通信端口230寻址耦合到扫描链213的输出的第四扫描控制触发器208-4，并且临时存储在第四扫描控制触发器208-4的输出Scan_out处保持的数字响应样式的比特值。在测试过程中第一数字测试样式的初始加载期间，不关心Scan_out处的输出比特值，因为在第一数字测试样式已经激励组合块之前Scan_out处的输出比特值不表示数字响应样式的期望比特值。接口节点207上的扫描时钟信号随后通过从双向通信端口230寻址写入适当的逻辑状态到第三扫描控制触发器208-3而被触发（即，一个上升时钟边缘和一个下降时钟边缘）。到扫描链213的时钟输入的触发将保持在级联扫描触发器210的输入处的比特值向前移位一步，从而数字测试样式的新比特值移位到扫描链213中，扫描链213的最后触发器210中保持的比特值被写入到第四扫描控制触发器208-4的输入。

以上依次写入第一数字测试样式的比特值，存储输出比特值和触发扫描时钟信号的动作重复预定次数N，以将写入到第二扫描控制触发器208-2的比特值依次移位到扫描链213中，直到整个第一数字测试样式已经被加载。N是与待应用的预定义数字测试样式的比特数对应的正整数。此后，通过从双向通信端口230寻址和写入第一扫描控制触发器208-1以停止或禁用扫描链213的扫描启用状态，将组合逻辑器214置于功能模式下。通过停止扫描启用状态，每个级联复用器212适用于将耦合到复用器212的上输入的组合逻辑块214的输出发送或传递到相关联的扫描链触发器210的输入。此后通过第三扫描控制触发器208-3单次触发扫描时钟信号，从而第一数字测试样式应用到组合逻辑块214的输入，组合逻辑块被刺激达一个时钟周期，并且响应于此而产生第一数字响应样式。第一数字响应样式通过上述级联扫描复用器212被写入到扫描链213。此后通过从双向通信端口230寻址和断言第一扫描控制触发器208-1的逻辑状态，例如设置逻辑高状态，再次将扫描链213置于扫描启用状态中。扫描链213现在已经准备好输出响应于应用第一数字测试样式而生成的并且存储在扫描链213中的第一数字响应样式。现在通过重复上述依次写入数字测试样式的比特值，存储输出比特值和触发扫描时钟信号的步骤或动作，但此次是关于第二数字测试样式，第一数字响应样式依次移出扫描链213。以此方式，在第一数字响应样式移出扫描链且各个比特值临时存储在第四扫描控制触发器208-4的输出处的同时，第二数字测试样式被读入到扫描链213中。将新数字测试样式移位到扫描链213中，触发扫描时钟信号和依次移出所生成的数字响应样式的比特值的整个过程可以重复预定次数M，M对应于单独数字测试样式的个数。测试设计者选取M的值以达到组合逻辑块214的期望命中故障覆盖。

组合逻辑块214通过扫描控制硬件的扫描测试可以通过至少两种不同方式进行，以检查所生成的数字响应样式中的每一个的有效性或正确性。根据优选实施例，测试方法包括依次读取临时存储在第四扫描控制触发器208-4的输出处的数字响应样式的比特值的步骤。这优选通过每次数字响应样式的新比特值移出扫描链213并且下一数字测试样式的新比特值同时移进扫描链213时，从双向通信端口230寻址和读取第四扫描控制触发器208-4的输出来执行。这可以被看作诊断模式类型的测试，因为可以通过与预定期望或参考比特样式相比较来识别数字响应样式的各个故障比特。在另一优选实施例中，通过扫描控制硬件中包括的专用逻辑电路系统，对照预定期望或参考比特样式对所生成的数字响应样式中的每一个的有效性或正确性进行芯片上检查。下面结合图4进一步详细说明本发明的该实施例。

在半导体电路200的当前实施例中，通过从双向通信端口230依次寻址和读取第四扫描控制触发器208-4的输出来读取数字响应样式中的每一个。如上所述，外部微处理器包括测试程序，测试程序包括一组预存储的可执行程序指令，其根据通信端口的通信协议通过双向通信端口230发布适当的读取命令。图5示意性示出公共电路板500上的外部微处理器503与半导体电路200之间的连接。当外部微处理器503已经读取了包括N个比特的整个数字响应样式时，测试程序对数字响应样式的比特值与预定期望或参考比特样式的对应比特值进行比较。预定期望或参考比特样式仅是“已知良好机器”或正确运作数字逻辑块的响应样式。如果这些样式相同，则测试程序继续进行到检查下一个数字响应样式的有效性，直到所有数字测试样式已被检查和认可。随后以对于特定测试系统适当的方式，例如通过将OK/通过消息发送到测试系统的显示器或屏幕，将扫描测试过程的肯定结果从外部微处理器传送给测试操作者。另一方面，如果因为数字响应样式中的一个或多个不符合对应的预定期望比特样式而测试过程的结果为否定的，则测试系统优选记录故障数字测试样式和响应样式的故障比特。测试系统和测试操作者可以使用所收集的故障数据来诊断受测半导体电路200的数字电路部分，以确定并且可能重新设计半导体电路200的逻辑器的特别重要或易出错部分，诸如在很多半导体电路200上一致地表现出高故障率的逻辑部分。

本领域技术人员应理解，虽然图2的示意图仅示出了单个组合逻辑块214、具有伴随的扫描控制硬件的单个相关联的扫描链213，但是半导体电路200的数字电路部分可以包括多个附加组合逻辑块，例如2至20个逻辑块之间，其每个都以对应的方式耦合到专用扫描链和扫描控制硬件。这些附加组合逻辑块中的每一个优选包括单独的可单独寻址的扫描控制寄存器，用于加载数字测试样式和输出数字响应样式。用于启用和禁用扫描状态的第一扫描控制触发器208-1的输出以及用于将扫描时钟信号提供给扫描链213的第三扫描控制触发器208-3的输出优选在多个附加组合逻辑块之间共享。关于整个半导体电路200的所有逻辑电路系统（特别地，所有内核逻辑电路系统）的测试，可以如上所述地依次测试这些附加组合逻辑块中的每一个。

半导体电路200还包括时钟倍频器218，其包括PLL，PLL将到来时钟信号乘以某一整数或非整数因子，以提供比到来时钟信号具有更高频率的倍频时钟信号。到来时钟信号可以通过半导体电路200的外部可访问的焊盘或端子由外部的基于晶体的时钟发生器生成，其类似于所组装的电路板中使用的时钟发生器。可选时钟选择复用器220的输出根据时钟选择信号Clk_sel而发送来自扫描控制触发器208-3的时钟信号或PLL218所生成的倍频时钟信号。PLL218和倍频时钟信号的目的在于允许以完全操作速度来测试组合逻辑块214，即执行组合逻辑块214的所谓的“全速转换”测试和验证。这是半导体电路200的本实施例的可选但高度有用的特征。因为每个时钟信号触发需要执行对扫描控制触发器208-3进行寻址的若干连续的写入命令，所以通过扫描控制触发器208-3传送的时钟信号的可以触发的最大频率一般受限于双向通信端口230的速度。广泛使用的标准化双向通信端口接口类型一般限速在大约20-30MHz，这可能远低于半导体电路200的数字逻辑器的标称或指定操作速度。

图3是与上述扫描控制硬件的多个可单独寻址的扫描控制触发器208-1、208-2、208-3、208-4、208-7和208-8相关联的优选输入和输出电路的示意图。虽然半导体电路200的数字电路部分的系统内扫描测试可能专有地通过可单独寻址的扫描控制触发器208-1、208-2、208-3、208-4、208-7和208-8，但该输入和输出电路提供了经由外部可访问的输入和输出焊盘执行扫描测试的附加选项。经由外部可访问输入和输出焊盘的扫描测试使得半导体器件200兼容用于数字半导体器件的生产测试的普通扫描测试设备和软件。普通扫描测试设备典型地允许与上面描述的结合双向控制端口230使用扫描控制硬件的系统内方法相比更快地执行半导体器件200的扫描测试。该实施例因此在保留与前述扫描控制硬件所提供的系统内扫描测试能力相关的大量优点的同时，还支持半导体电路200的普通ATPG扫描测试。

上框306-1中所示的输入电路系统包括外部可访问输入焊盘207-1，其与扫描控制触发器208-1并联耦合到双输入复用器308的相应输入。双输入复用器308将扫描控制触发器208-1的输出或逻辑信号Scan_en发送到输出，从而根据选择信号ISS config的状态通过外部可访问输入焊盘207-1或扫描控制触发器208-1来驱动扫描启用时钟接口节点（图2的203）。上框306-1中所描述的输入电路系统如示意性绘示的那样复制到虚线框306-2至306-8内，从而每个框都包括对应的外部可访问输入焊盘和受选择信号ISS config的状态控制的复用器。框306-4中所描述的输出电路系统包括专有的外部可访问焊盘207-4，其简单地与扫描控制触发器208-4并联地耦合自扫描链213的输出。因此，普通ATPG扫描测试设备能够在制造测试期间经由外部可访问焊盘207-4访问并读取数字响应样式。

图4是根据本发明第二实施例的可用于支持半导体电路200的数字逻辑器的简单通过/故障模式评估的附加扫描测试硬件401的示意图。在本实施例中，将预定数字测试样式加载到扫描链，触发扫描时钟信号和输出数字响应样式如以上结合图2所描述的那样进行。然而，附加扫描测试硬件401支持替选测试过程，其中通过对照预定期望比特样式的比较，来对所生成的数字响应样式的有效性的控制进行芯片上检查（即，通过半导体电路本身的扫描控制硬件）。附加扫描测试硬件401包括双输入与门421形式的数据比较器电路，其一个输入连接到扫描链413的输出处的第四扫描控制触发器208-4的输出Scan_out，在那里数字响应样式的各个比特值依次移出。双输入与门421的另一输入连接到第五可单独寻址扫描控制触发器208-5，其配置为用于接收并且临时存储从双向通信端口230发送的预定期望比特样式的比特值。当数字响应样式的比特值和预定期望比特样式的对应比特值应用于双输入与门421的相应输入时，捕获命令发送到与门，从而逻辑功能被评估并且在与门421的输出处生成二进制结果。比较的二进制结果随后存储在第六可单独寻址扫描控制触发器208-6周围构建的粘性误差寄存器（sticky error register）中。粘性误差寄存器配置为在数字响应样式与预定期望比特样式的对应比特值之间的上述数据比较期间在首先检测到的样式误差处断言误差标记。针对每个预定义的数字测试样式，贯穿期望比特样式与数字响应样式之间的剩余比特比较，保持误差标记的断言状态。以此方式，如果数字响应样式的仅单个比特是不正确的，则粘性误差寄存器对数据误差进行标记。外部微处理器（图5的项503）优选适用于一旦已经对照相应的预定期望比特样式检查了所有数字响应样式，就通过双向通信端口230读取误差标记的状态。因此，粘性误差标记产生覆盖所有预定义数字测试样式的整个测试过程的通过或故障指示，从而可以通过经由双向通信端口230从外部微处理器发布单个读取命令来评估测试结果。

可以在半导体电路200的数字逻辑器保持安装在客户的电路板上时应用半导体电路200的数字逻辑器的该简单的通过/故障模式评估，如以下结合图5描述的那样。

图5是包括经由电路板500上的公共数据总线509互连的上述半导体器件200和外部可编程微处理器503的电子电路板套件的示意图。半导体器件200和外部可编程微处理器503中的每个都包括优选实现为工业标准类型的有线双向串行数据通信接口（例如SPI）的控制端口230、230a，允许通过公共数据总线509来交换数据。印刷电路板500可以是保持半导体器件200和多个附加电子组件以形成用于汽车应用的完整电子模块的客户的印刷电路板。在该示例性实施例中，非易失性存储器件505（例如EEPROM和/或闪存）安装在印刷电路板500上，并且通过专用串行数据接口511耦合到外部可编程微处理器503或微处理器。EEPROM和/或闪存可以替选地与微处理器503一起集成在单个半导体管芯上。微处理器503相应地能够通过经由专用串行数据接口511发布适当的命令或指令来将数据写入到非易失性存储器件505以及从其读取数据。非易失性存储器505存储可执行微处理器指令或命令的集合，其共同形成测试程序，用于利用简单的通过/故障模式评估来实现上述用于半导体器件200的系统内扫描测试的方法。因此，测试程序包括用于对扫描控制硬件（特别地，上述可单独寻址扫描控制触发器208-1、208-2、208-3、208-4、208-5、208-6、208-7和208-8）进行寻址、写入以及读取的命令。测试程序还包括如上所述在扫描测试期间依次写入到半导体器件200的预定义数字测试样式和对应的期望比特样式。

因此，印刷电路板500的制造商能够利用芯片上扫描链硬件在非易失性存储器件505中存储的测试程序的控制下，在安装到印刷电路板500的同时进行半导体器件200的综合扫描测试。该特征允许客户在其工厂测试故障半导体器件200或怀疑的故障器件，由此在运输或现场应用之前消除半导体器件200的“早期故障”。

此外，半导体器件200的制造商能够在所返回的半导体器件保留安装在客户的电路板中的同时测试它们。该特征消除了上述从电路板500移除/去焊接半导体器件200的耗时且冒险的处理。由于扫描控制硬件的灵活性，所返回的半导体器件可以经受更缜密的上述诊断模式测试过程，其中测试操作者可以利用关于数字响应样式的各个故障比特的信息来识别并且可能地重新设计半导体电路200的逻辑器的特别关键的部分，诸如一致地表现出高故障率的逻辑块或器件。

Claims (19)

1.一种半导体电路，包括：

数字电路部分，包括组合逻辑块；

扫描链，用于将预定义数字测试样式加载和应用到所述组合逻辑块的输入，所述扫描链配置为响应于所述预定义数字测试样式读取和发送所述组合逻辑块的输出产生的数字响应样式；

双向通信端口，用于把到来数据写入到所述数字电路部分的包括寄存器地址和存储器地址之一的地址空间；

扫描控制硬件，配置为选择性地将所述半导体电路置于扫描模式和操作模式之一，并且进一步包括：

第一扫描接口节点，耦合到所述扫描链，用于选择性地启用和禁用所述扫描链；

第二扫描接口节点，耦合到所述扫描链，用于加载所述预定义数字测试样式；

第三扫描接口节点，耦合到所述扫描链，用于钟控所述扫描链；以及

第四扫描接口节点，耦合到所述扫描链的输出，用于临时存储和输出所述数字响应样式的比特值；

第一、第二、第三和第四可单独寻址扫描控制寄存器，操作上分别耦合到所述第一、第二、第三和第四扫描接口节点，所述第一、第二、第三和第四可单独寻址扫描控制寄存器映射到所述双向通信端口的地址空间。

2.如权利要求1所述的半导体电路，其中，所述扫描控制硬件包括：

一组外部可访问的扫描输入焊盘；

一组扫描选择复用器，插置在扫描接口节点与第一、第二和第三扫描控制寄存器的相应输出之间，从而所述扫描选择复用器的第一输入耦合到所述扫描控制寄存器的相应输出，且所述扫描选择复用器的第二输入耦合到该组外部可访问的扫描输入焊盘中的相应扫描输入焊盘，

其中，每个扫描选择复用器受控于可单独寻址扫描控制寄存器所提供的扫描配置信号，从而所述扫描链可从该组扫描控制寄存器和该组外部可访问的扫描输入焊盘之一选择性地驱动。

3.如权利要求1或2所述的半导体电路，其中，所述扫描控制硬件包括：

时钟倍频器，具有耦合到所述半导体电路的系统时钟信号的时钟输入，并且配置为产生具有比所述系统时钟更高频率的倍频时钟信号；

时钟复用器，耦合到所述第三扫描控制寄存器的输出和所述倍频时钟信号，以选择性地将所述第三扫描控制寄存器的输出和所述倍频时钟信号之一发送到所述第三扫描接口节点。

4.如权利要求1或2所述的半导体电路，其中，所述扫描控制硬件包括：

第五可单独寻址扫描控制寄存器，用于接收和临时存储从所述双向通信端口发送的预定期望或参考比特样式的比特值；

数据比较器电路，设置在所述数字电路部分上，其中所述数据比较器电路的第一输入耦合到所述扫描链的输出，所述数据比较器电路的第二输入耦合到所述第五可单独寻址扫描控制寄存器的输出；

第六可单独寻址扫描控制寄存器，耦合到所述数据比较器电路的输出，用于接收和存储所述比较的结果。

5.如权利要求4所述的半导体电路，其中，所述第六可单独寻址扫描控制寄存器包括误差标记电路，配置为在所述数据比较器电路的输出处首先检测到数据误差时，断言误差标记，并且贯穿所述期望比特样式与所述数字响应样式之间的剩余比特比较保持断言状态。

6.如权利要求1所述的半导体电路，还包括：

第七扫描接口节点，耦合到所述扫描链，用于重置所述扫描链；

第七可单独寻址扫描控制寄存器，耦合到所述第七扫描接口节点。

7.如权利要求1所述的半导体电路，其中，所述双向通信端口包括I²C数据通信接口、SPI数据通信接口、JTAG数据通信接口中的至少一个。

8.如权利要求1所述的半导体电路，其中，所述扫描链包括：

多个级联触发器，具有耦合到所述组合逻辑块的输入的相应输出；

多个复用器，每个复用器具有耦合到所述组合逻辑块的输出的第一输入和耦合到所述多个级联触发器中的相应触发器的输出的第二输入，

所述多个复用器的输出耦合到所述多个级联触发器的相应输入，且

每个复用器的选择输入耦合到所述第一扫描接口节点，每个所述级联触发器的时钟输入耦合到所述第三扫描接口节点。

9.如权利要求1所述的半导体电路，其中，所述第一、第二、第三和第四可单独寻址扫描控制寄存器每个包括诸如SR触发器或D触发器之类的触发器。

10.一种电子电路板套件，包括：

印刷电路板，包括多条迹线；

根据权利要求1的半导体电路，在第一位置处附连到所述印刷电路板，从而所述双向通信端口耦合到布置在所述印刷电路板上的有线数据总线；

微处理器，在第二位置处附连到所述印刷电路板，并且具有通过所述有线数据总线电耦合到所述双向通信端口的通信接口，

非易失性存储器，操作上耦合到所述微处理器，并且配置为存储用于寻址和操纵所述扫描控制硬件的可执行命令、所述预定义数字测试样式以及所述期望比特样式。

11.一种通过扫描链测试半导体电路的数字电路部分的方法，包括以下步骤：

a）通过从所述半导体电路的双向通信端口寻址和断言第一扫描控制寄存器的逻辑状态，将所述半导体电路置于扫描启用模式；

b）从所述双向通信端口寻址和写入预定义数字测试样式的比特值到第二扫描控制寄存器，所述第二扫描控制寄存器耦合到所述扫描链的输入；

c）从所述双向通信端口寻址耦合到所述扫描链的输出的第四扫描控制寄存器，并且在所述第四扫描控制寄存器的输出处临时存储数字响应样式的比特值；

d）从所述双向通信端口通过第三扫描控制寄存器触发耦合到所述扫描链的扫描时钟信号；

e）重复步骤b）、c）和d）预定次数N，以将写入到所述第二扫描控制寄存器的比特值依次移位到所述扫描链中，以用于加载所述预定义数字测试样式；

f）通过从所述半导体电路的双向通信端口寻址并解除断言所述第一扫描控制寄存器的逻辑状态，将所述数字电路部分置于功能模式；

g）从所述双向通信端口通过所述第三扫描控制寄存器单次触发所述扫描时钟信号，以将所述预定义数字测试样式应用到所述数字电路部分的组合逻辑块的输入；

h）将所述组合逻辑块的输出响应于所述预定义数字测试样式而产生的所述数字响应样式写入到所述扫描链；

i）通过从所述双向通信端口寻址和断言所述第一扫描控制寄存器的逻辑状态，将所述半导体电路置于扫描启用模式；

j）重复步骤b）、c）和d），以在所述第四扫描控制寄存器的输出处移出并且临时存储所述数字响应样式的比特值。

12.如权利要求11所述的测试半导体电路的数字电路部分的方法，还包括以下步骤：

k）在步骤c）之后，通过寻址和读取所述第四扫描控制寄存器的输出，从所述双向通信端口依次读取所述数字响应样式的比特值；

l）对所读取的所述数字响应样式的比特值与预定期望或参考比特样式的对应比特值进行比较。

13.如权利要求11或12所述的测试半导体电路的数字电路部分的方法，还包括以下步骤：

m）在步骤c）之后，从所述双向通信端口寻址和写入预定期望或参考比特样式的比特值到第五扫描控制寄存器；

n）将所述第四扫描控制寄存器处的所存储的数字响应样式的比特值和所述预定期望比特样式的比特值分别应用到所述扫描控制硬件的数据比较器电路的第一输入和第二输入；

o）对所述数据比较器电路的第一输入和第二输入进行比较，并且通过设置第六可单独寻址扫描控制寄存器的逻辑状态来指示结果。

14.如权利要求12所述的测试半导体电路的数字电路部分的方法，还包括以下步骤：

p）在步骤o）的数据比较期间在首先检测到样式误差时断言误差标记，并且贯穿所述期望比特样式与所述数字响应样式之间的剩余比特比较保持所述误差标记的断言状态。

15.如权利要求14所述的测试半导体电路的数字电路部分的方法，还包括以下步骤：

q）在步骤p）之后从外部微处理器通过所述双向通信端口读取所述误差标记的状态，从而确定所述数字响应样式是否匹配所述预定期望或参考比特样式。

16.如权利要求13所述的测试半导体电路的数字电路部分的方法，还包括以下步骤：

r）在步骤a）之后，从所述双向通信端口寻址和触发耦合到所述扫描链的重置接口节点的第七可单独寻址扫描控制寄存器的输出。

17.如权利要求11所述的测试半导体电路的数字电路部分的方法，还包括以下步骤：

s）重复步骤b）、c）、d）、e）、f）、g）、h）和i）预定次数M-1，以应用附加M-1数量的预定义数字测试样式并且读取M个对应的数字响应样式，M是大于2的正整数。

18.如权利要求15所述的测试半导体电路的数字电路部分的方法，还包括以下步骤：

t）通过耦合到所述半导体电路的所述双向通信端口的数据通信接口从所述外部微处理器发送顺序读取命令，以用于执行步骤q）。

19.如权利要求11所述的测试半导体电路的数字电路部分的方法，还包括以下步骤：

t）通过耦合到所述半导体电路的所述双向通信端口的数据通信接口从外部微处理器发送顺序读取命令，以用于执行步骤k）和l），

其中，所述预定期望或参考比特样式的比特值存储在操作上耦合到所述外部微处理器的非易失性存储器中。

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