CN103576082A - 低功率扫描触发器单元 - Google Patents

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CN103576082A CN201210401167.XA CN201210401167A CN103576082A CN 103576082 A CN103576082 A CN 103576082A CN 201210401167 A CN201210401167 A CN 201210401167A CN 103576082 A CN103576082 A CN 103576082A
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Abstract

一种低功率扫描触发器单元，包括多路复用器，主锁存器，扫描从锁存器，和数据从锁存器。所述主锁存器连接到多路复用器，并用于产生第一锁存信号。所述扫描从锁存器连接到主锁存器，并产生扫描输出(SO)信号。所述数据从锁存器连接到所述主锁存器，并基于扫描使能(SE)输入信号和所述第一锁存信号产生Q输出。所述Q输出在扫描模式期间保持预定电平，其减少了连接到所述扫描触发器单元的细合逻辑的不必要切换并且因此减少了功率损耗。

Description

低功率扫描触发器单元
技术领域
本发明涉及一种测试集成电路以及，更具体地，涉及一种低功率扫描触发器单元。
背景技术
扫描链包括多个相互连接的扫描触发器，该扫描链并用于获得对集成电路（IC)的内部节点的访问以通过使测试数据穿过触发器来简化IC测试。可配置扫描触发器工作在功能模式和扫描模式两种模式中的一种模式下。
当扫描触发器的扫描使能输入被置为逻辑低时，扫描触发器处于功能模式；当扫描触发器的扫描使能输入被置为逻辑高时，扫描触发器处于扫描模式(在此例中，扫描使能信号是高有效)。对全扫描设计，在扫描测试期间，所有触发器和所有连接到触发器的组合逻辑，可能在同一时间翻转，导致非常高的功率损耗。这样的高功率损耗比正常功能模式下的功率损耗大很多，在正常功能模式下只有一些组合逻辑和触发器翻转，并且这样的高功率损耗可能超过电路的额定功率。进一步，随着IC芯片密度和速度的增加，扫描移位功率问题更加严重。
因此，需要提供一种低功率扫描触发器单元和扫描链以解决上述问题。
发明内容
本发明提供一种低功率扫描触发单元，其包括多路复用器，主锁存器，扫描从锁存器和数据从锁存器。多路复用器用于接收数据输入（D)信号和扫描输入(SI)信号，并基于扫描使能(SE)输入信号产生第一数据信号。主锁存器连接到多路复用器，并接收所述第一数据信号并产生第一锁存信号。扫描从锁存器连接到主锁存器，并接收所述第一锁存信号并产生扫描输出(SO)信号。数据从锁存器连接到主锁存器，并基于扫描使能(SE)输入信号和所述第一锁存信号产生Q和QN输出信号。在扫描模式期间，所述Q输出信号保持在预定电平。
本发明进一步提供一种用于在集成电路上执行扫描测试的方法，所述集成电路具有多个扫描连接的触发器。每个触发器具有主锁存器，数据从锁存器，扫描从锁存器，扫描使能信号输入(SE)，并且每个触发器具有扫描模式和功能模式。该方法包括下述步骤：设置所述扫描使能输入为第一逻辑状态以使触发器处于扫描模式；在扫描模式期间保持所述数据从锁存器处于现有逻辑状态，其中所述现有逻辑状态是在设置扫描使能输入为所述第一逻辑状态之前的逻辑状态；接收扫描输入至所述主锁存器作为第一数据信号；将来自所述主锁存器的第一数据信号移位至所述扫描从存储器作为第二数据信号；并且，驱动来自所述扫描从锁存器的第二数据信号至所述触发器的第一扫描输出。
根据本发明，所述低功率扫描触发器单元在扫描移位操作期间防止所述Q输出信号改变状态，以减少处于扫描链之外的组合逻辑的不必要转换，并且因此减少了不必要的功率损耗。本发明的扫描触发器单元与标准库触发器兼容。
附图说明
结合附图将会更好地理解下述的对本发明所涉及的实施例的详细描述发明通过示例的方式说明，但是并不被附图限制，在附图中类似的附图标记代表类似的部件。
图1是根据本发明的第一实施例的低功率扫描触发器单元的示意框图；
图2是根据本发明的第二实施例的低功率扫描触发器单元的示意电路图；
图3是根据本发明的第三实施例的低功率扫描触发器单元的示意电路图；
图4a是说明了根据本发明的第二实施例的在扫描和功能模式期间所执行的周期的时序图；图4b是说明了根据本发明的第三实施例的在扫描和功能模式期间所执行的周期的时序图；
图5是根据本发明的第四实施例的低功率扫描触发器单元的示意电路图；
图6是说明了根据本发明的第四实施例的在扫描和功能模式期间所执行的周期的时序图；
图7是根据本发明的一个实施例的扫描链的示意框图；
图8是根据本发明的一个实施例的扫描测试方法的流程图。
具体实施方式
附图的详细描述目的是作为此处涉及的本发明实施例的说明，并且不代表本发明可被实施的唯一形式。可以理解的是可使用不同的实施例来完成相同或等价功能，并且这些不同的实施例包括在本发明的精神和范围之内。
现在参考图1，示出了根据本发明的第一实施例的低功率扫描触发器单元10的示意框图。扫描触发器单元10包括多路复用器12，主锁存器14，第一逻辑门16，数据从锁存器18，扫描从锁存器20，和第二逻辑门22.
多路复用器12接收数据输入(D)信号和扫描输入(SI)信号作为输入，并基于扫描使能(SE)输入信号输出第一数据信号。主锁存器14连接到多路复用器12并在数据输入端接收所述第一数据信号和在时钟输入端接收时钟信号(CLK)，并输出第一锁存信号。扫描从锁存器20连接到主锁存器14，并在数据输入端接收所述第一锁存信号并产生扫描输出(SO)信号。所述CLK信号也输入到扫描从锁存器20的时钟输入端。
在这个实施例中，第一逻辑门16包括AND门，所述AND 门接收扫描使能(SE)信号的反相信号和CLK信号作为输入，并产生作为输出的第一控制信号。AND门的输出连接到数据从锁存器18的时钟输入端。数据从锁存器18在其数据输入端接收来自主锁存器14的第一锁存信号，并产生Q输出。Q输出被输入到第二逻辑门22，第二逻辑门22在本实施例中为反相器，并且第二逻辑门产生QN输出(即，非Q)。
在这个实施例中，当扫描触发单元10处于扫描模式，SE信号为逻辑高，则反相的SE信号为逻辑低，并且因此，由AND门16输出的第一控制信号为逻辑低。因此，在扫描模式下，不管第一锁存信号的值如何，数据从锁存器18的Q和QN输出信号不翻转。即，在扫描模式下，Q输出保持在预定电平。所述预定电平是在扫描触发器单元10切换到扫描模式之前所产生的前次Q输出电平。如果前次Q输出电平为逻辑低，那么所述预定电平为逻辑低。如果前次Q输出电平为逻辑高，那么所述预定电平为逻辑高。扫描从锁存器20基于来自主锁存器14的第一锁存信号和CLK信号产生SO信号。当扫描触发器单元10处于功能模式时，SE信号为逻辑低，反相SE信号为逻辑高，因此由AND门16产生的第一控制信号与CLK信号相同。因此，数据从锁存器18基于来自主锁存器14的第一锁存信号和CLK信号提供Q输出。
相应地，功能模式下，扫描触发器单元10的操作不会改变。然而，当扫描触发器单元10处于扫描模式下时，Q和QN输出保持在预定电平(它们不翻转)并且因此Q和QN输出不会导致接收这些输出信号的组合逻辑发生翻转。这样，在扫描测试期间不期望的功率损耗被阻止。
参考图2，一种扫描触发器单元30包括多路复用器(图2中未示出)，主锁存器4，数据从锁存器18，和扫描从锁存器20.
数据从锁存器18包括第一三态反相器32，第一正常反相器34，第二三态反相器36和第一晶体管38。所述第一正常反相器34和第二三态反相器36连接成一个回路所述第一三态反相器32和第一晶体管38串联连接在电源(VDD)和地(VSS)之间。所述第一三态反相器32接收来自主锁存器14的第一锁存信号并在第一连接节点产生第二数据信号qb，所述第一连接节点位于第一正常反相器34的输入端和第二三态反相器36的输出端之间。在第二连接节点产生Q输出，所述第二连接节点位于第一正常反相器34的输出端和第二三态反相器36的输入端之间。在本实施例中，第一和第二三态反相器32、36每个都包括在电源(VDD)和地(VSS)之间串联连接的四个晶体管，并且分别由时钟信号(c)和反相时钟信号(cn)控制。如图2所示，反相时钟信号cn可由接收时钟信号(CLK)的一反相器产生，并且时钟信号(c)可由串联连接到产生所述反相时钟信号的反相器的一反相器产生。
第一晶体管38具有连接到第一三态反相器32的漏极，连接到地VSS的源极，和由反相扫描使能(SE)信号控制的栅极。在此例中，第一晶体管38是NMOSFET。
主锁存器14包括第三三态反相器40，第二正常反相器42和第四三态反相器44。第二正常反相器42和第四三态反相器46连接成回路。第三三态反相器40从多路复用器12接收第一数据信号(D或SI)并在一连接节点产生第三数据信号，所述连接节点位于第二正常反相器42的输入端和第四三态反相器44的输出端之间。在一连接节点产生由主锁存器14输出的第一锁存信号，所述连接节点位于第二正常反相器42的输出端和第四三态反相器44的输入端之间。第一锁存号被提供给数据从锁存器18和扫描从锁存器20两者。在本实施例中，第三和第四反相器40、44每个都包括在电源(VDD)和地(VSS)之间串联连接的四个晶体管，并且分别被时钟(c)和反相时钟(cn)信号控制。
扫描从锁存器20包括第五三态反相器46，第三正常反相器48和第六三态反相器50。第三正常反相器48和第六三态反相器50连接成回路，第三正常反相器48的输入端连接到第六三态反相器50的输入端。第五三态反相器46接收第一锁存信号作为输入并且在一连接节点提供输出，所述连接节点位于第三正常反相器48的输入端和第六三态反相器50的输出端之间。在一连接节点提供扫描输出(SO)信号，所述连接节点位于第三正常反相器48的输出端和第六三态反相器50的输入端之间。第五三态反相器46和第六三态反相器50分别由时钟(c)和反相时钟(cn)信号控制。
参考图4a所示的时序图，当扫描触发器单元30处于扫描模式时，SE信号为逻辑高并且反相扫描使能(SEb)信号为逻辑低。因此，在扫描模式期间晶体管38关断。相应地，第一三态反相器32部分地关断。即，在第一连接节点处产生的“qb”不会随着来自主锁存器14的第一锁存信号跳变，当来自主锁存器14的第一锁存信号为0并且初始qb为0时它可能从0变到1，一旦qb为逻辑高它不会再跳变直到从扫描模式退出。相应地，一旦Q输出信号在扫描模式期间变为低则它一直保持在逻辑低。在扫描模式期间一旦Q输出为逻辑低它将一直保持在逻辑低 因此，从触发器单元30接收Q输出信号的任何组合逻辑最多只跳变一次。
当扫描触发器单元30处于功能模式时，SE信号为逻辑低并且反相扫描使能(SEb)信号为逻辑高。因此，在功能模式下第一晶体管38接通。第一三态反相器32在时钟信号控制下运行。即，数据从锁存器18运行于正常状态，基于来自主锁存器14的第一锁存信号和时钟信号输出Q和QN信号。
参考图3，示出扫描触发器单元30’的第三实施例。第二实施例的触发器单元30和第三实施例的触发器单元30’的区别在于在第三实施例中，数据从锁存器18’包括耦合在电源VDD和第一连接节点(此处产生“qb”信号)之间的第二晶体管52。第二晶体管52具有连接到电源VDD的源极，连接到第一连接节点的漏极，和由反相使能(SEb)输入信号控制的栅极。在此实施例中，第二晶体管52为PMOSFET。
参考图4b，当扫描触发器单元30’处于扫描模式下时，SE信号为逻辑高并且反相扫描使能(SEb)信号为逻辑低。因此，第二晶体管52接通。位于第一连接节点处的信号“qb”在扫描移位中变为高以使Q输出信号保持逻辑低状态。然而，当扫描触发器单元30’处于功能模式下时，第二晶体管52关断并且因此不会保持“qb”信号为高。同时，参考如上所述的第二实施例，在功能模式下，第一晶体管38接通并且第一三态反相器32在时钟信号的控制下运行。因此，数据从锁存器18’基于来自主锁存器14的第一锁存信号和时钟信号输出Q和QN信号。
图5是根据本发明的第四实施例的低功率扫描触发器单元54的示意电路图。扫描触发器单元54包括多路复用器(未示出)，主锁存器14，数据从锁存器58，和扫描从锁存器60。在此实施例中，主锁存器14与图2和3中示出的主锁存器14类似，因此在此不再重复进行详细描述。
数据从锁存器58包括第一传输门62，第四正常反相器64和第七三态反相器66。第四正常反相器64和第七三态反相器66连接成回路。第一传输门62从主锁存器14接收第一锁存信号作为输入，并具有连接到第一连接节点(QN)的输出，所述第一连接节点位于第四正常反相器64和输入端和第七三态反相器66的输出端之间。在第二连接节点产生Q输出，所述第二连接节点位于第四正常反相器64的输出端和第七三态反相器66的输入端之间。第一传输门62由反相SE信号(SEb)控制，并且第七三态反相器66由时钟信号和SE信号控制。在此实施例中，第七三态反相器66包括六个晶体管并且由SE和时钟信号两者控制。
扫描从锁存器60包括第五正常反相器67以及与第五正常反相器67连接成回路的第八三态反相器68。第五正常反相器67在其输入端接收第一锁存信号并输出SO信号。第八三态反相器68由反相时钟信号(cn)控制。
在此例中，数据从锁存器58和扫描从锁存器60通过第九三态反相器69接收由主锁存器14产生的第一锁存信号，这由时钟信号(c)控制。
参考图6，当扫描触发器单元54处于扫描模式时，SE信号为逻辑高并且反相扫描使能(SEb)信号为逻辑低。相应地，第一传输门62关断。因此，第一连接节点(QN)处的信号不会随着第一锁存信号跳变。因此，Q输出信号保持其上次状态直到下一个捕获。例如，如果上次电平(C)为逻辑高，那么Q输出保持在逻辑高；如果上次电平(C)为逻辑低，那么Q输出保持在逻辑低。当扫描触发器单元54处于功能模式时，SE信号为逻辑低并且反相扫描使能(SEb)信号为逻辑高，因此第一传输门62开通。因此，在功能模式下，数据从锁存器58基于第一锁存信号和时钟信号输出Q。在此例中，第七三态反相器66由SE信号、反相扫描使能(SEb)信号、时钟信号(c)和反相时钟信号(cn)控制，使得第七三态反相器66能在扫描移位模式下保持，因此Q输出电平被保持。
图7是根据本发明的一个实施例的扫描链70的示意框图。在此例中，扫描链70包括扫描输入(SI)管脚、扫描输出(SO)管脚、系统时钟(CP)、和扫描使能(SE)管脚。扫描链70包括多个串联连接的低功率扫描触发器单元为了简单起见只示出了四个71、72、73和74。低功率扫描触发器单元71-74与上面实施例中的相同，并且因此并未进一步详细描述。在此实施例中，扫描链70包括第一触发器单元71，第一和第二中间触发器单元72、73和最后触发器单元74。设置第一触发器单元71从SI管脚接收扫描输入(SI)信号。中间触发器单元72在其SI处接收第一触发器单元71的SO；中间触发器单元73在其SI处接收第一中间触发器单元72的SO；并且，最后触发器单元74在其SI处接收第二中间触发器单元73的SO；如图7所示，扫描触发器单元71-74都接收SE信号和CP信号。
在示出的实施例中，多个组合逻辑模块75连接到触发器单元71-74。如本领域所知，组合逻辑模块可连接到触发器单元71-74的Q和QN输出中的一个或两个。虽然组合逻辑模块75被示为不同的模块，本领域技术人员很容易意识到组合逻辑75实际上分布在整个包括所述示例性扫描链70的集成电路上。如上所述，当扫描触发器单元处于扫描模式时，Q输出信号不跳变(它保持在预定电平或逻辑低)。因此，当在执行数据图形纹波通过扫描链的扫描移位时，没有组合逻辑75会跳变因为Q和QN输出不跳变。因为组合逻辑75不发生跳变，避免了不必要的功率损耗，可避免功率突变，并产生较少热量。
图8是根据本发明的一个实施例的扫描测试方法的流程图。该扫描测试方法在集成电路(IC)上执行。所述IC具有本领域所知的多个扫描连接的触发器单元。参考图1和8，每个触发器单元10包括主锁存器14，数据从锁存器18，扫描从锁存器20，扫描使能信号输入(SE)，并且每个触发器单元具有扫描模式和功能模式。
在步骤S80，设置扫描使能输入为第一逻辑状态以使触发器单元10进入扫描模式。在此实施例中，第一逻辑状态为逻辑高。在步骤S81中，数据从锁存器18在扫描模式期间保持在现有逻辑状态下。现有逻辑状态是在扫描使能输入被设置为第一逻辑状态之前的逻辑状态。在一些实施例中，数据从锁存器的逻辑状态在扫描模式期间保持逻辑低电平。因此连接到触发器单元10的组合逻辑在扫描模式期间不会跳变。
在步骤S82，主锁存器14接收扫描输入作为第一数据信号。在步骤S83，第一数据信号从主锁存器14移位到扫描从锁存器20作为第二数据信号。在步骤S84，第二数据信号从扫描从锁存器20被驱动至触发器单元10的第一扫描输出以在集成电路上执行扫描测试。
在步骤S85，设置扫描使能输入为第二逻辑状态以使触发器单元10处于功能模式。在此实施例中，第二逻辑状态为逻辑低。在步骤S86，第一数据信号由主锁存器14被驱动至数据从锁存器18作为第三数据信号。在步骤S87，第三数据信号从数据从锁存器18耦合至触发器单元10的第一功能输出，因此组合逻辑在功能模式下跳变。在步骤S88，在下个时钟周期，数据输入在主锁存器14中被捕获作为第四数据信号。在步骤S89，第四数据信号从主锁存器14被驱动至扫描从锁存器20和数据从锁存器18两者。第四数据信号从主锁存器14被驱动至扫描从锁存器20作为第五数据信号，并且然后第五数据信号从扫描从锁存器20耦合至触发器单元10的扫描输出。
在前述的任何实施例中，扫描从锁存器可以尺寸较小使得扫描触发器单元10能够紧凑。此外，扫描从锁存器可具有与数据从锁存器类似的结构以减少扫描触发器单元的功能性功率。
虽然已经示出和描述了本发明的各种实施例，显然本发明并不仅限于这些实施例。而且，虽然特定信号被描述为高或低有效，本领域技术人员可以理解电路可设计成高或低有效，因此在上述示例中说明了逻辑状态只是用于解释性目的并且并不限制本发明的发明概念。像权利要求描述的那样，在不偏离本发明的精神和范围的情况下，各种修改，变化，变形，替代和等价形式对本领域技术人员来说是显而易见的。

Claims (19)

1.一种可运行于功能模式和扫描模式下的低功率扫描触发器单元，包括：
多路复用器，用于接收数据输入(D)信号和扫描输入(SI)信号，并基于扫描使能(SE)信号产生第一数据信号；
主锁存器，连接到所述多路复用器，用于接收所述第一数据信号并产生第一锁存信号；
扫描从锁存器，连接到所述主锁存器，用于接收所述第一锁存信号并产生扫描输出(SO)信号；以及
数据从锁存器，连接到所述主锁存器并接收所述第一锁存信号，用于基于所述SE信号和所述第一锁存信号产生Q输出，其中所述Q输出在所述扫描模式期间保持在预定电平。
2.根 据权利要求1所述的触发器单元，进一步包括第一逻辑门，该第一逻辑门具有连接到所述数据从锁存器的时钟输入端的输出，其中所述第一逻辑门接收反相SE输入信号和时钟(CLK)信号并产生第一控制信号，所述第一控制信号输入到所述数据从锁存器的时钟输入端使得所述Q输出在所述扫描模式期间保持在先前的电平。
3.根据权利要求2所述的触发器单元，其中所述一逻辑门包括AND门。
4.根据权利要求2所述的触发器单元，进一步包括连接到所述数据从锁存器的所述Q输出的反相器，用于产生QN输出信号。
5.根据权利要求1所述的触发器单元，其中所述数据从锁存器包括
第一三态反相器，第一正常反相器，第二三态反相器和第一晶体管，其中所述第一正常反相器和所述第二三态反相器连接成回路，所述第一三态反相器和所述第一晶体管串联连接并布置于电源节点(VDD)和地(VSS)之间，
其中所述第一三态反相器接收所述第一锁存信号并在第一连接节点处产生第二数据信号(qb)，其中所述第一连接节点连接至所述第一正常反相器的输入端和所述第二三态反相器的输出端，其中所述Q输出产生在第二连接节点处，所述第二连接节点连接至所述第一正常反相器的输出端和所述第二三态反相器的输入端，并且
其中所述第一和第二三态反相器由时钟信号控制。
6.根据权利要求5所述的触发器单元，其中所述第一晶体管具有连接到所述第一三态反相器的漏极，连接到VSS的源极，和由反相SE信号控制的栅极。
7.根据权利要求5所述的触发器单元，其中所述第一晶体管是NMOSFET。
8.根据权利要求5所述的触发器单元，其中所述数据从锁存器进一步包括耦合在电源(VDD)和所述第一连接节点之间的第二晶体管，其中所述第二晶体管具有由所述反相SE信号控制的栅极，并且其中在所述扫描模式期间所述Q输出保持为逻辑低。
9.根据权利要求8所述的触发器单元，其中所述第二晶体管是PMOSFET。
10.根据权利要求5所述的触发器单元，其中所述主锁存器包括第三三态反相器，第二正常反相器和第四三态反相器，其中所述第二正常反相器和所述第四反相器连接成回路，所述第三三态反相器接收所述第一数据信号并在第三连接节点处产生第三数据信号，所述第三连接节点位于所述第二正常反相器的输入端和第四三态反相器的输出端，并且其中在所述第二正常反相器的输出端产生所述第一锁存信号。
11.根据权利要求10所述的触发器单元，其中所述第三和第四三态反相器由时钟信号控制。
12.根据权利要求10所述的触发器单元，其中所述扫描从锁存器包括：
接收所述第一锁存信号的第五三态反相器；
第三正常反相器；以及
与所述第三正常反相器连接成回路的第六三态反相器；
其中所述第五三态反相器的输出连接到第四连接节点，所述第四连接节点位于所述第三正常反相器的输入端和所述第六三态反相器的输出端，
在第五连接节点处产生所述SO信号，所述第五连接节点位于所述第三正常反相器的输出端和所述第六三态反相器的输入端，并且
所述第五和第六三态反相器由时钟信号控制。
13.根据权利要求12所述的触发器单元，其中所述数据从锁存器包括：
接收所述第一锁存信号的第一传输门；
具有连接到所述第一传输门的输出端的输入端的第四正常反相器；以及
与所述第四正常反相器连接成回路的第七三态反相器，
其中第六连接节点位于所述第四正常反相器的输入端和所述第七三态反相蓦的输出端之间，并且第七连接节点位于所述第四正常反相器的输出端和所述第七三态反相器的输入端之间，
其中在所述第六连接节点处产生所述Q输出，并且
其中所述第一传输门由反相SE信号控制，并且所述第七三态反相器由时钟信号和所述SE信号控制。
14.根据权利要求13所述的触发器单元，其中所述扫描从锁存器包括：
第五正常反相器，和
与所述第五正常反相器连接成回路的第八三态反相器，
其中第八连接节点接收所述第一锁存信号，所述第八连接节点位于所述第五正常反相器的输入端和所述第八三态反相器的输出端之间，并且
其中在第九节点处产生所述SO信号，所述第九节点位于所述第五正常反相器的输出端，并且
其中所述第八三态反相器由时钟信号控制。
15.根据权利要求14所述的触发器单元，进一步包括：
第九三态反相器，其连接在所述数据从锁存器的所述第一传输门的输入端和所述主锁存器的输出端之间，其中所述第九三态反相器由时钟信号控制。
16.一种可运行于功能模式和扫描模式下的低功率扫描触发器单元，包括：
多路复用器，用于接收数据输入(D)信号和扫描输入(SI)信号，并基于扫描使能(SE)信号产生第一数据信号；
主锁存器，连接到所述多路复用器，用于接收所述第一数据信号并产生第一锁存信号；
扫描从锁存器，连接到所述主锁存器，用于接收所述第一锁存信号并产生扫描输出(SO)信号；以及
数据从锁存器，连接到所述主锁存器并接收所述第一锁存信号，用于产生Q输出，其中所述Q输出在所述扫描模试期间保持在预定电平，并且
其中所述数据从锁存器包括
第一三态反相器，
第一正常反相器，
与所述第一正常反相器连接成回路的第二三态反相器，
第一晶体管，所述第一晶体管和所述第一三态反相器串联连接在电源(VDD)和地(VSS)之间，
其中所述第一三态反相器接收所述第一锁存信号并在第一连接节点处产生第一控制信号(qb)，所述第一连接节点位于所述第一三态反相器的输出端和所述第一正常反相器的输入端之间，
其中所述Q输出产生在第二连接节点处，所述第二连接节点位于所述第一正常反相器的输出端和所述第二三态反相器的输入端，
其中所述第一和第二三态反相器由时钟信号控制，
其中所述第一晶体管具有连接到所述第一三态反相器的漏极，连接到地的源极，和由反相SE信号控制的栅极，
其中所述主锁存器包括：
第三三态反相器，第二正常反相器和第四三态反相器，所述第二正常反相器和所述第四三态反相器连接成回路，其中所述第三三态反相器接收所述第一数据信号并在位于所述第二正常反相器的输入端和第四三态反相器的输出端的节点处产生第三数据信号，并且其中在所述第二正常反相器的输出端处产生所述第一锁存信号，并且
其中所述扫描从锁存器包括；
接收所述第一锁存信号的第五三态反相器(46)；
第三正常反相器；以及
与所述第三正常反相器连接成回路的第六三态反相器；
其中所述第五三态反相器的输出连接到位于所述第三正常反相器的输入端和所述第六三态反相器的输出端的节点，
其中在位于所述第三正常反相器的输出端和所述第六三态反相器的输入端的节点处产生所述SO信号，并且
其中所述第五和第六三态反相器由时钟信号控制。
17.根据权利要求16所述的触发器单元，其中所述数据从锁存器进一步包括耦合在所述电源和所述第一连接节点之间的第二晶体管，其中所述第二晶体管具有由所述反相SE信号控制的栅极，并且其中在所述扫描模式期间所述Q输出保持为逻辑低。
18.一种用于在具有多个扫描连接的触发器单元的集成电路上执行扫描测试的方法，其中每个触发器包括主锁存器、数据从锁存器、扫描从锁存器和扫描使能信号输入(SE)，并且每个触发器单元具有扫描模式和功能模式，所述方法包括：
设置所述扫描使能输入为第一逻辑状态以使所述触发器单元置于所述扫描模式下；
在所述扫描模式期间保持所述数据从锁存器为现有逻辑状态，其中所述现有逻辑状态是在所述扫描使能输入被设置为所述第一逻辑状态之前的逻辑状态；
接收扫描输入至所述主锁存器作为第一数据信号；
从所述主锁存器移位所述第一数据信号至所述扫描从锁存器作为第二数据信号；以及
从所述扫描从锁存器驱动所述第二数据信号至所述触发器单元的第一扫描输出。
19.根据权利要求18所述的方法，进一步包括：
在所述扫描模式期间，保持所述数据从锁存器的逻辑状态为逻辑低电平。
20根据权利要求18所述的方法，进一步包括：
设置所述扫描使能输入为第二逻辑状态以使所述触发器单元置于所述功能模式；
从所述主锁存器驱动所述第一数据信号至所述数据从锁存器作为第三数据信号；
从所述数据从锁存器耦合所述第三数据信号至所述触发器单元的第一功能输出；
在下个时钟周期中捕获数据输入至所述主锁存器作为第四数据信号；以及
从所述主锁存器驱动所述第四数据信号至所述扫描从锁存器和所述数据从锁存器两者。
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