CN107210066A - 三维逻辑电路 - Google Patents

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Abstract

一种3D多位触发器可包含双层结构。所述双层结构可包含第一层，其包含用于所述多位触发器的共同时钟电路以及个别触发器的时钟驱动部分；及第二层，其包含用于所述多位触发器的共同扫描电路以及所述个别触发器的非时钟驱动部分。或者，所述第一层可包含所述共同时钟电路以及所述个别触发器的一部分，并且所述第二层可包含所述共同扫描电路以及所述个别触发器的另一部分。

Description

三维逻辑电路
技术领域
本发明大体上涉及三维(3D)逻辑电路，且更确切地说，但非排他地，涉及单片3D多位触发器或触发器盘。
背景技术
多位触发器(还称为触发器盘)是在具有多个数据输入及输出，但具有单个时钟的一个单元内实现多个触发器的功能性的大型单元。通过共享共同资源(共同时钟及扫描电路)，触发器盘提供更高功率及面积效率。然而，触发器盘的较大大小及高动态电流汲取(尤其当触发大部分位时)会损害单元布局/路由以及对电网上的动态IR预算的需求。
因此,存在对改进常规方法的方法的持续工业需求,包含特此提供的改进的方法及设备。
从具体实施方式及附图更佳地理解作为所述教示的特性的创造性特征，以及其它目的及优点。图式中的每一者仅出于说明及描述的目的提供，且并不限制本发明教示。
发明内容
以下呈现关于与本文中所揭示的设备及方法相关联的一或多个方面及/或实例的简化概述。因此，以下概述不应视为关于所有预期方面及/或实例的详尽概述，也不应认为以下概述识别关于所有预期方面及/或实例的关键或至关重要的元素，或描绘与任何特定方面及/或实例相关联的范围。因此，以下概述的唯一目的是以简化形式呈现与关于本文中所揭示的设备及方法的一或多个方面及/或实例相关的特定概念，以先于下文所呈现的详细描述。
本发明的一些实例涉及用于允许多位触发器电路折叠成两个或多于两个层的单片三维(3D)多位触发器的系统、设备及方法。单片3D多位触发器提供给定层中的较小单元占用面积(使布局更容易)、跨越层的分布式输入/输出(I/O)(缓解路由拥塞)及跨越层的分布式装置(提高电网上的动态IR预算)。
在本发明的一些实例中，系统、设备及方法包含多位触发器电路，所述多位触发器电路具有：多个单一位触发器电路，所述多个单一位触发器电路中的每个单一位触发器电路包括由时钟信号驱动的时钟部分及非时钟部分；共同时钟电路，所述多个单一位触发器电路的所述时钟部分中的每一者连接到所述共同时钟电路；共同扫描电路，所述多个单一位触发器电路的所述非时钟部分中的每一者连接到所述共同扫描电路；并且其中所述多个单一位触发器电路的所述时钟部分在第一层中，并且所述多个单一位触发器电路的所述非时钟部分在位于所述第一层上方的第二层中。
在本发明的一些实例中，系统、设备及方法包含多位触发器电路，所述多位触发器电路具有：第一多个触发器电路及第二多个触发器电路，其中所述第一多个触发器电路位于第一层中并且所述第二多个触发器电路位于所述第一层上方的第二层中；共同时钟电路，其位于所述第一层中并且连接到所述第一多个触发器电路中的每一者及所述第二多个触发器电路中的每一者；及共同扫描电路，其位于所述第二层中并且连接到所述第一多个触发器电路中的每一者及所述第二多个触发器电路中的每一者。
与本文中所揭示的设备及方法相关联的其它特征及优点将基于附图及详细描述而对本领域技术人员显而易见。
附图说明
呈现附图以描述本教示的实例并且附图并不是限制性的。呈现附图以辅助描述本发明的实例，且仅仅为了说明而非限制所述实例而提供附图。
通过结合附图参考下文的详细描述能够更好地理解本发明的各方面，从而能够容易地获得对本发明的各方面及其多个伴随优点的更全面理解，在附图中：
图1描绘多位触发器的示例性框图。
图2描绘具有时钟及非时钟部分的位触发器的示例性示意图。
图3描绘多位触发器的示例性双层布局图。
图4描绘多位触发器的示例性双层示意图。
图5描绘多位触发器的示例性双层布局图。
根据惯例，附图描绘的特征可不按比例绘制。因此，为了清晰起见，可能任意扩大或减小所描绘特征的尺寸。根据惯例，为了清晰起见，简化了一些附图。因此，附图可能不描绘特定设备或方法的全部组件。此外，贯穿本说明书及图式，相同参考标号表示相同特征。
具体实施方式
提供用于多位触发器电路的方法、设备及系统。举例来说，多位触发器电路可彼此重叠地分布在多个层中。在一些实例中，多位触发器电路可包含一个层中的单一位触发器的时钟部分及共同时钟电路，及所述第一层上方或下方的另一层中的单一位触发器的非时钟部分及共同扫描电路。在一些实例中，多位触发器电路可包含一个层中的单一位触发器及共同时钟电路，及所述第一层上方或下方的另一层中的另一单一位触发器及共同扫描电路中的一些。本文所揭示的示例性方法、设备及系统有利地解决持续的行业需要以及其它先前未识别的需要，且减少常规方法、设备及系统的缺点。
在以下描述及相关附图中揭示各个方面以展示与本发明的实例有关的具体实例。在阅读本发明之后本领域技术人员将明白替代性实施例，且可在不脱离本发明的范围或精神的情况下建构并实践替代性实施例。另外，将不详细地描述或可省略熟知元件以免混淆本文中所揭示的方面及实例的相关细节。
词语“示例性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示例性”的任何实例未必应理解为比其它实例优选或有利。同样地，术语“实例”不要求所有实例包含所论述的特征、优点或操作模式。在此说明书中使用术语“在一个实例中”、“一实例”、“在一个特征中”及/或“一特征”不一定指同一特征及/或实例。此外，可将特定特征及/或结构与一或多个其它特征及/或结构组合。此外，此处所描述设备的至少一部分可经配置以执行此处所描述方法的至少一部分。
本文所使用的术语仅出于描述特定实例的目的，且并不预期限制本发明的实例。如本文中所使用，除非上下文另外明确指示，否则单数形式“一”及“所述”预期也包含复数形式。应进一步理解，术语“包括”及/或“包含”在本文中使用时指定所陈述的特征、整数、步骤、操作、元件及/或组件的存在，但并不排除一或多个其它特征、整数、步骤、操作、元件、组件及/或其群组的存在或添加。
应注意，术语“连接”、“耦合”或其任何变体意味着元件之间的直接或间接的任何连接或耦合，且可涵盖经由中间元件“连接”或“耦合”在一起的两个元件之间的中间元件的存在。元件之间的耦合及/或连接可为物理的、逻辑的或其组合。如本文中所使用，元件可(例如)通过使用一或多个线、电缆及/或印刷电连接以及通过使用电磁能来“连接”或“耦合”在一起。电磁能可具有射频区、微波区及/或光学(可见及不可见)区中的波长。这些是若干非限制性及非穷尽性实例。
应理解，术语“信号”可包含例如数据信号、音频信号、视频信号、多媒体信号、模拟信号及/或数字信号等任何信号。可使用多种不同技术及技艺中的任一者来表示信息及信号。举例来说，在本说明书中所描述的数据、指令、过程步骤、命令、信息、信号、位及/或符号可由电压、电流、电磁波、磁场及/或磁粒子、光场及/或光粒子，及其任何组合表示。
本文使用例如“第一”、“第二”等等名称对元件的任何参考不限制那些元件的量及/或次序。相反，这些名称用作区别两个或多于两个元件及/或元件的实例的方便方法。因此，对第一及第二元件的参考不意味着可使用仅两个元件，或第一元件必须一定先于第二元件。并且，除非另外说明，否则元件的集合可包括一或多个元件。另外，描述或权利要求书中使用的“以下各项中的至少一者：A、B或C”形式的术语可解释为“这些元件中的A或B或C或任何组合”。
根据本发明的一些实例，图1描绘多位触发器电路。如图1中所展示，多位触发器电路100可包含共同时钟信号110、第一单一位触发器120、第二单一位触发器130、第三单一位触发器140、第四单一位触发器150，及共同扫描电路160。共同时钟信号110包含用于产生反相时钟信号的反相器111。反相时钟信号111可耦合到第一触发器120的反相时钟信号输入121及第四触发器150的反相时钟信号输入151。相较于对于每个触发器具有单独的时钟信号及反相器的常规方法，电路100中的触发器共用共同时钟信号110及反相器111。因此，电路100节省单元占用面积空间。第一触发器120可包含耦合到第二触发器130反相时钟信号输入131的反相时钟信号输出122。类似地，第四触发器150可包含耦合到第三触发器140反相时钟信号输入141的反相时钟信号输出152。因此，反相时钟信号110提供为每个触发器120、130、140及150的共同输入。
共同扫描电路160可包含产生扫描信号162的移位逻辑161。扫描信号162可耦合到第一触发器120的移位信号输入123及第四触发器150的移位信号输入153。相较于对每个触发器具有单独的扫描信号及移位逻辑的常规方法，电路100中的触发器共用共同扫描信号162及移位逻辑161。因此，电路100节省单元占用面积空间。第一触发器120可包含耦合到第二触发器130移位信号输入133的移位信号输出124。类似地，第四触发器150可包含耦合到第三触发器140移位信号输入143的移位信号输出154。因此，扫描信号162提供为每个触发器120、130、140及150的共同输入。
根据本发明的一些实例，图2描绘具有时钟部分及非时钟部分的单一位触发器的示意图。如图2中所展示，单一位触发器200可包含第一时钟部分210、第二时钟部分220及非时钟部分230。第一时钟部分210包括输入时钟信号或由时钟信号驱动的所有装置或组件，包含主锁存器211、从锁存器212及相关联的传输门213。第二时钟部分220包含本地反相器221。本地反相器221提供用于单一位触发器200内的时钟输入的互补时钟输出。举例来说，如果单一位触发器200包含反相时钟信号222，那么反相器221提供非反相时钟信号223以互补反相时钟信号输入222。非时钟部分230可包含数据输入231、反相数据输入232、扫描或移位逻辑输入233，及八个晶体管234。除了数据输入231及反相数据输入232之外，位触发器200包含输出(Q)245及反相输出(非Q)246。
根据本发明的一些实例，图3描绘多位触发器电路的双层物理布局。如图3中所展示，单片多位触发器电路300可包含单个裸片中的两个作用层310及320，所述裸片具有两层之间及两层上方(未展示)的路由连接。第一作用层310在下层中，并且第二作用层320在下层垂直上方的上层中。通过将第二作用层320放置于第一作用层310上方来代替并排，多位触发器电路300的单元占用面积减少。由于时钟部分占用的面积小于非时钟部分占用的面积，因此单元占用面积减少小于一半。举例来说，如果时钟部分具有3.36纳米的单元占用面积并且非时钟部分具有2.72纳米的单元占用面积，那么将一个层放置于另一层上方引起23％的单元占用面积减少(FP＝3.36*2.72＝.77x平方纳米，其中x是并排配置的面积)。
第一作用层310可包含多位触发器300的时钟部分以及共同时钟电路或信号。举例来说，第一作用层310可包含第一单一位触发器311的时钟部分、第二单一位触发器312的时钟部分、第三单一位触发器313的时钟部分、第四单一位触发器314的时钟部分，及共同时钟电路或信号(未展示)。第二作用层320可包含第一单一位触发器321的非时钟部分、第二单一位触发器322的非时钟部分、第三单一位触发器323的非时钟部分、第四单一位触发器324的非时钟部分，及共同扫描电路或移位信号(未展示)。通过将时钟部分放入同一作用层中，电路的敏感时钟部分的制造可更佳地统一受到控制，并且路由连接可更接近地位于减少可能路由拥塞的时钟电路附近。此外，通过将非时钟部分放入同一作用层中，与数据输入相关联的路由及扫描电路或移位信号可更接近地位于输入减少可能路由拥塞的那些信号的部分附近。
根据本发明的一些实例，图4描绘多位触发器电路。如图4中所展示，多位触发器电路400可包含共同时钟信号410、第一单一位触发器420、第二单一位触发器430、第三单一位触发器440、第四单一位触发器450，及共同扫描电路460。共同时钟信号410包含用于产生反相时钟信号的反相器411。反相时钟信号411可耦合到第一触发器420的反相时钟信号输入421及第四触发器450的反相时钟信号输入451。相较于对于每个触发器具有单独的时钟信号及反相器的常规方法，电路400中的触发器共用共同时钟信号410及反相器411。因此，电路400节省单元占用面积空间。第一触发器420可包含耦合到第二触发器430反相时钟信号输入431的反相时钟信号输出422。类似地，第四触发器450可包含耦合到第三触发器440反相时钟信号输入441的反相时钟信号输出452。因此，反相时钟信号410提供为每个触发器420、430、440及450的共同输入。
共同扫描电路460可包含产生扫描信号462的移位逻辑461。扫描信号462可耦合到第一触发器420的移位信号输入423及第四触发器450的移位信号输入453。相较于对每个触发器具有单独的扫描信号及移位逻辑的常规方法，电路400中的触发器共用共同扫描信号462及移位逻辑461。因此，电路400节省单元占用面积空间。第一触发器420可包含耦合到第二触发器430移位信号输入433的移位信号输出424。类似地，第四触发器450可包含耦合到第三触发器440移位信号输入443的移位信号输出454。因此，扫描信号462提供为每个触发器420、430、440及450的共同输入。
多位触发器电路400可分成两个作用层，即，第一层470及第一层470上方的第二层480。第一层470可包含第二单一位触发器430、第三单一位触发器440及移位逻辑461。第二层480可包含第一单一位触发器420、第四单一位触发器450及时钟反相器411。路由(未展示)可包含在第一层470与第二层480之间以按需要路由信号。
根据本发明的一些实例，图5描绘多位触发器电路的双层物理布局。如图5中所展示，单片多位触发器电路500可包含单个裸片中的两个作用层510及520，所述裸片具有两层之间及两层上方(未展示)的路由连接。第一作用层510在下层中，并且第二作用层520在下层垂直上方的上层中。通过将第二作用层520放置于第一作用层510上方来代替并排，多位触发器电路500的单元占用面积减少。由于第二层520占用的面积小于第一层占用的面积，因此单元占用面积减少小于一半。举例来说，如果第二层具有1.8纳米的单元占用面积并且第一层具有3.78纳米的单元占用面积，那么将一个层放置于另一层上方引起42.5％的单元占用面积减少(FP＝3.78*1.8＝.575x平方纳米，其中x是并排配置的面积)。
第一作用层510可包含多位触发器500的单一位触发器电路中的两者以及共同扫描电路或移位信号。举例来说，第一作用层510可包含第一单一位触发器511、第二单一位触发器512，及共同扫描电路或移位信号(未展示)。第二作用层520可包含第三单一位触发器521、第四单一位触发器522，及共同时钟电路或信号(未展示)。多位触发器500可包含路由通孔530，所述路由通孔提供第一层510与第二层520之间的路由连接或路径，从而引起减少路由拥塞。
先前实例描绘4位多位触发器电路，但应理解，可使用多于或少于4个单一位触发器。
本申请案中所陈述或所说明、所描绘的内容都并不预期专用于任何组件、步骤、特征、益处、优点或等效于公用，而不管权利要求书中是否叙述所述组件、步骤、特征、益处、优点或等效者。
本领域技术人员应了解，可使用多种不同技术及技艺中的任一者来表示信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号及芯片。
虽然已结合装置描述一些方面，但理所当然的是，这些方面还构成对应方法的描述，且因此，装置的块或组件还应被理解为对应方法步骤或方法步骤的特征。与其类似地，结合方法步骤所描述或描述为方法步骤的方面也构成对对应块或对应装置的细节或特征的描述。可通过例如微处理器、可编程计算机或电子电路等的硬件设备(或使用硬件设备)来执行方法步骤中的一些或全部。在一些实例中，一些或多个极重要的方法步骤可由此设备执行。
上文所描述的实例仅构成本发明的原理的说明。理所当然，本文所描述的布置及细节的修改及变化将对本领域其它技术人员变得显而易见。因此，希望本发明仅受随附专利权利要求书的保护范围，而非受基于对本文中的实例的描述及解释所呈现的具体细节限制。
在以上具体实施方式中可看出，可在实例中将不同特征分组在一起。不应将此揭示方式理解为所主张实例需要比相应权利要求中所明确地提及的特征更多的特征的意图。相反，所述情形使得发明性内容可存在于所揭示的个别实例的少于所有的特征中。因此，以下权利要求书特此应被视为并入描述中，其中每一权利要求本身可作为单独实例。虽然每一权利要求本身可作为单独实例，但应注意，虽然从属权利要求可在权利要求书中指与一个或多个权利要求的具体组合，但其它实例也可涵盖或包含所述从属权利要求与任何其它从属权利要求的标的物的组合，或任何特征与其它从属及独立权利要求的组合。除非明确地表达出不希望具体组合，否则在本文中提出这些组合。此外，还希望可将权利要求的特征包含于任何其它独立权利要求中，即使所述权利要求并不直接地依附于独立权利要求也如此。
此外应注意，在描述中或在权利要求书中所揭示的方法可由包括用于执行此方法的相应步骤或动作的装置的装置实施。
此外，在一些实例中，个别步骤/动作可被再分成多个子步骤，或含有多个子步骤。这些子步骤可包含于个别步骤的揭示内容中且为所述个别步骤的揭示内容的一部分。
虽然前述揭示内容展示本发明的说明性实例，但应注意，在不脱离如所附权利要求书界定的本发明的范围的情况下，可在本文中做出各种改变及修改。不必以任何特定次序来执行根据本文中所描述的本发明的实例的方法的功能、步骤及/或动作。此外，尽管可能以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则也涵盖复数形式。

Claims (20)

1.一种集成电路，其包括：
多位触发器电路，其具有多个单一位触发器电路，所述多个单一位触发器电路中的每个单一位触发器电路包括由时钟信号驱动的时钟部分及非时钟部分；
共同时钟电路，所述多个单一位触发器电路的所述时钟部分中的每一者连接到所述共同时钟电路；
共同扫描电路，所述多个单一位触发器电路的所述非时钟部分中的每一者连接到所述共同扫描电路；且
其中所述多个单一位触发器电路的所述时钟部分在第一层中，并且所述多个单一位触发器电路的所述非时钟部分在位于所述第一层上方的第二层中。
2.根据权利要求1所述的集成电路，其中所述时钟部分中的每一者包括主锁存器组件、从锁存器组件及多个传输门；并且其中所述非时钟部分中的每一者包括数据输入、反相数据输入、扫描输入及多个输入/输出晶体管。
3.根据权利要求1所述的集成电路，其中所述多位触发器电路是四位触发器电路。
4.根据权利要求3所述的集成电路，其中所述多个单一位触发器电路包括直接耦合到所述共同时钟电路的第一单一位触发器电路、耦合到所述第一单一位触发器电路的第二单一位触发器电路、耦合到所述第二单一位触发器电路的第三单一位触发器电路，及耦合到所述第三单一位触发器电路及直接耦合到所述共同时钟电路的第四单一位触发器电路。
5.根据权利要求4所述的集成电路，其中所述第一单一位触发器电路及所述第四单一位触发器电路直接耦合到所述共同扫描电路。
6.根据权利要求5所述的集成电路，其中所述第一单一位触发器电路具有直接耦合到所述共同扫描电路的反相输出。
7.根据权利要求6所述的集成电路，其中所述第一单一位触发器电路的反相输入直接耦合到所述第二单一位触发器电路的反相输出。
8.根据权利要求7所述的集成电路，其中所述第二单一位触发器电路的反相输入直接耦合到所述第三单一位触发器电路的反相输出。
9.根据权利要求8所述的集成电路，其中所述第三单一位触发器电路的反相输入直接耦合到所述第四单一位触发器电路的反相输出。
10.根据权利要求9所述的集成电路，其进一步包括将所述第一层耦合到所述第二层的路由路径。
11.一种集成电路，其包括：
多位触发器电路，其具有第一多个触发器电路及第二多个触发器电路，其中所述第一多个触发器电路位于第一层中并且所述第二多个触发器电路位于所述第一层上方的第二层中；
共同时钟电路，其位于所述第一层中并且连接到所述第一多个触发器电路中的每一者及所述第二多个触发器电路中的每一者；及
共同扫描电路，其位于所述第二层中并且连接到所述第一多个触发器电路中的每一者及所述第二多个触发器电路中的每一者。
12.根据权利要求11所述的集成电路，其中所述第一多个触发器电路中的每一者及所述第二多个触发器电路中的每一者包括时钟部分及非时钟部分；其中每个时钟部分包括主锁存器组件、从锁存器组件及多个传输门；并且其中每个非时钟部分包括数据输入、反相数据输入、扫描输入及多个输入/输出晶体管。
13.根据权利要求11所述的集成电路，其中所述多位触发器电路是四位触发器电路，所述第一多个触发器电路包括第二单一位触发器电路及第四单一位触发器电路，并且所述第二多个触发器电路包括第一单一位触发器电路及第三单一位触发器电路。
14.根据权利要求13所述的集成电路，其中所述第一单一位触发器电路直接耦合到所述共同时钟电路，所述第二单一位触发器电路耦合到所述第一单一位触发器电路，所述第三单一位触发器电路耦合到所述第二单一位触发器电路，及所述第四单一位触发器电路耦合到所述第三单一位触发器电路并且直接耦合到所述共同时钟电路。
15.根据权利要求14所述的集成电路，其中所述第一单一位触发器电路及所述第四单一位触发器电路直接耦合到所述共同扫描电路。
16.根据权利要求15所述的集成电路，其中所述第一单一位触发器电路具有直接耦合到所述共同扫描电路的反相输出。
17.根据权利要求16所述的集成电路，其中所述第一单一位触发器电路的反相输入直接耦合到所述第二单一位触发器电路的反相输出。
18.根据权利要求17所述的集成电路，其中所述第二单一位触发器电路的反相输入直接耦合到所述第三单一位触发器电路的反相输出。
19.根据权利要求18所述的集成电路，其中所述第三单一位触发器电路的反相输入直接耦合到所述第四单一位触发器电路的反相输出。
20.根据权利要求19所述的集成电路，其进一步包括将所述第一层耦合到所述第二层的路由路径。
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