CN107209793A - 具有用于3d集成电路的折叠块及复制引脚的知识产权块设计 - Google Patents

具有用于3d集成电路的折叠块及复制引脚的知识产权块设计 Download PDF

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Abstract

用于三维3D集成电路的知识产权IP块设计方法可包括将具有一或多个电路组件的至少一个二维2D块折叠成具有多个层的3D块，其中所述折叠2D块中的所述一或多个电路组件可分布在所述3D块中的所述多个层之间。此外，一或多个引脚可跨越所述3D块中的所述多个层复制，并且所述一或多个复制引脚可使用放置于所述3D块内部的一或多个块内硅穿孔TSV彼此连接。

Description

具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
技术领域
本发明大体上涉及集成电路，且具体来说，涉及产生用于低功率及高性能应用的3D集成电路设计中的知识产权(IP)块。
背景技术
在电子设计自动化中，集成电路(IC)布图规划示意性地表示与IC相关联的主要功能块的试验性布置。在现代电子设计过程中，通常在作为芯片设计的分层方法中的早期阶段的布图规划阶段产生布图规划。布图规划考虑设计中的一些几何限制，包含例如，用于芯片外连接的接合垫的位置。此外，在电子设计中，知识产权(IP)块(或IP核)是指视为特定一方的知识产权的可重复使用的逻辑单元、电池或芯片局部设计。因此，授权的当事人及/或拥有设计中存在的知识产权(例如，专利、源代码版权、商业机密、技术诀窍等)的当事人可将IP块用作IC设计内的构建块。一般来说，结合2D IP块使用三维(3D)IP块来改进全芯片3DIC设计的总体质量可存在不同优点。
举例来说，3D半导体装置(或堆栈IC装置)可包含两个或多于两个半导体装置，所述半导体装置垂直堆栈且由此比两个或多于两个常规布置的半导体装置占用更少空间。堆栈IC装置是通过堆栈垂直互连的硅晶片及/或IC以便表现为单个装置而构建的单个集成电路。常规上，在装置的周边及/或跨越装置的区域使用输入/输出(I/O)端口将堆栈半导体装置有线地连接在一起。I/O端口略增加组合件的长度及宽度。在一些新3D堆栈中，称为硅穿堆栈(TSS)的技术使用硅穿孔(TSV)来通过形成通过半导体装置的主体的垂直连接，使得堆栈IC装置可将大量功能封装到较小占用面积中而完全或部分替换边缘布线。然而，装置尺度及互连性能失配已按指数规律增加并预期继续更进一步增加。装置及互连性能失配的此指数增加促使设计者使用例如全局互连件的重缓冲等技术，这会增加芯片面积及功率消耗。
因此，聚焦于将2D块组装成3D堆栈的当前3D方法仅有助于在不利用块内的3D IC及不进一步改进工作台的情况下减小块间网(如果可适用)。另一方面，从现有2D IP块开始，称为“块折叠”的技术可执行层分区且在相同占用面积下对于所有层重新进行布置及路由，以便创建3D IP块且由此构建最终3D IP布局。然而，利用块折叠的现有技术未解决如何将I/O引脚放置于折叠3D IP块中，就用于块间连接的线长、面积及数目而言，这可能对最终3D IC设计质量具有主要影响。
发明内容
以下呈现关于本文中所揭示的一或多个方面及/或实施例的简化概述。因此，以下概述不应被视为与所有预期方面及/或实施例相关的广泛概述，也不应认为以下概述识别与所有预期方面及/或实施例相关的关键或至关重要的元素，或描绘与任何特定方面及/或实施例相关联的范围。因此，以下概述的唯一目的在于在下文呈现的详细描述之前，以简化形式呈现关于本文中所揭示的一或多个方面及/或实施例的某些概念。
根据不同示例性方面，用于三维(3D)集成电路的知识产权(IP)块设计方法可包括将具有一或多个电路组件的至少一个二维(2D)块折叠成具有多个层的3D块，其中所述折叠2D块中的所述一或多个电路组件可分布在所述3D块中的所述多个层之间。此外，一或多个引脚可跨越3D块中的多个层进行复制并且一或多个复制引脚可使用放置于3D块内(例如，以提供复制引脚之间的垂直连接)的一或多个块内硅穿孔(TSV)彼此连接。此外，在各个实施例中，3D集成电路中的一或多个其它块可根据与其相关联的层位置各自连接到复制引脚中的一者，并且3D块及一或多个其它块随后可封装到与集成电路相关联的最终全芯片设计中，其中跨越3D块中的多个层复制的一或多个引脚可经选择以最小化全芯片设计中的总线长及占用面积及/或根据跨越3D块中的多个层可用的共享空间。
根据不同示例性方面，3D知识产权块可包括多个层，跨越多个层分布的一或多个电路组件及跨越多个层复制的一或多个引脚。举例来说，在各个实施例中，3D知识产权块可包括已折叠成多个层并且重新实施以在3D知识产权块中的多个层之间分布及互连一或多个电路组件的2D知识产权块。此外，在各个实施例中，3D知识产权块可包括放置于3D块内部以连接跨越多个层复制的一或多个引脚及提供一或多个复制引脚之间的垂直连接的一或多个硅穿孔。
根据不同示例性方面，3D集成电路可包括至少一个3D块，所述至少一个3D块具有跨越多个层分布的一或多个电路组件及跨越多个层复制的一或多个引脚；及位于多个层中的一者上的至少一个额外块，其中所述至少一个额外块根据其上定位至少一个额外块的至少一个层连接到至少一个3D块中的复制引脚中的一者。举例来说，在各个实施例中，至少一个3D块可包括已折叠成多个层并且重新实施以在多个层之间分布及互连一或多个电路组件的2D块。此外，在各个实施例中，至少一个3D块可另外包括连接一或多个复制引脚的一或多个块内硅穿孔，其中复制引脚可经选择以最小化与3D集成电路相关联的总线长及占用面积。
与本文所揭示的各个方面及/或实施例相关联的其它目标及优点基于附图及详细描述对本领域技术人员将是显而易见的。
附图说明
通过结合附图参考下文的详细描述能够更好地理解本发明的各方面，从而能够容易地获得对本发明的各方面及其多个伴随优点的更全面理解，附图仅出于说明的目的呈现并且不限制本发明，并且在附图中：
图1说明根据各个方面的结合一或多个3D块实施一或多个二维(2D)块的示例性多层三维(3D)集成电路(IC)布图规划。
图2说明根据各个方面的用于根据与总体多层3D IC布局相关联的功率、性能及其它设计质量目标折叠可随后封装到最终多层3D IC布局中的一或多个现有2D及/或3D块的示例性方法。
图3说明根据各个方面的用于自动地布图规划组合一或多个2D及一或多个3D块的多层3D IC布局以改进与全芯片多层3D IC设计相关联的质量的示例性方法。
图4说明根据各个方面的用于在将一或多个2D块与一或多个3D块组合的多层3DIC中进行引脚分配的示例性方法。
图5说明根据各个方面的用于复制从折叠现有2D块产生的多层3D块中的引脚分配的示例性方法。
图6说明根据各个方面的可从折叠现有2D块产生的具有复制引脚的示例性多层3D块。
图7A至7C说明根据各个方面的具有复制引脚的示例性3D加载存储单元(LSU)。
具体实施方式
在以下描述及相关附图中揭示各个方面以展示涉及具体示例性实施例的实例。在阅读本发明之后所属领域的技术人员将明白替代性实施例，且可在不脱离本发明的范围或精神的情况下建构并实践替代性实施例。另外，将并不详细地描述或可省略熟知元件以免混淆本文中所揭示的方面及实施例的相关细节。
词语“示例性”在本文中用于意指“充当实例、例子或说明”。本文中被描述为“示例性的”任何实施例不必须被理解为比其它实施例优选或有利。同样，术语“实施例”并不要求所有实施例均包含所论述特征、优点或操作模式。
本文中使用的术语仅描述特定实施例且不应解释为限制本文所揭示的任何实施例。如本文中所使用，单数形式“一”及“所述”预期还包含复数形式，除非上下文另外明确指示。应进一步理解，术语“包括”及/或“包含”在本文中使用时指定所陈述特征、整数、步骤、操作、元件及/或组件的存在，但不排除一或多个其它特征、整数、步骤、操作、元件、组件及/或其群组的存在或添加。
此外，在将由(例如)计算装置的元件执行的动作的序列方面来描述许多方面。应认识到，可通过具体电路(例如，专用集成电路(ASIC))、通过正由一或多个处理器执行的程序指令或通过这两者的组合来执行本文中所描述的各种动作。另外，可认为本文中所述的这些动作序列完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中存储有一组对应的计算机指令，所述计算机指令在被执行时将导致相关联的处理器执行本文中所述的功能性。因此，本发明的各种方面可以数种不同形式来体现，预期其全部属于所主张的标的物的范围内。另外，对于本文中所描述的每一方面及/或实施例，任何此方面及/或实施例的对应形式可在本文中被描述为(例如)“经配置以(执行所描述的动作)的逻辑”。
根据各个实施例，图1说明结合一或多个3D块实施一或多个二维(2D)块的示例性多层三维(3D)集成电路(IC)布图规划110。更确切地说，总体多层3D IC布图规划110是3D，因为布图规划110包含第一层112、第二层114及跨越第一层112及第二层114的3D块130。此外，如图1中所示，3D IC布图规划110中的其余块120a、120b、120c、120d、120e在2D中实施并且分布在第一层112与第二层114(即，2D块120a、120b在第一层112中实施，而2D块120c、120d、120e在第二层114中实施)之间。此外，图1中的箭头132可表示具有一或多个通孔(例如，硅穿孔(TSV))的直通网络，所述直通网络可在多层3D IC 110中(例如，在至少第一层112与第二层114之间)提供通信路径。在各个实施例中，图1中所展示的多层3D IC布图规划110可根据可折叠一或多个现有2D块及/或一或多个现有3D块以构建最终多层3D IC布局110的合适方法来构建。
举例来说，根据各个实施例，图2说明可根据与总体多层3D IC布局(例如，图1中所展示的3D IC布局110)相关联的功率、性能及其它设计质量目标折叠可随后一起封装到最终多层3D IC布局中的一或多个现有2D块及/或3D块的示例性方法200。一般来说，图2中所展示的方法200可相对于个别块应用，并且随后可实施3D布图规划以将多个块(包含根据图2中所展示的方法200折叠的任何个别块)封装成最终多层3D IC设计。
在各个实施例中，如本文中进一步详细描述，图2中所展示的方法200一般可将现有个别2D块及/或现有个别3D块重新表征或以其它方式重新实施成多个对应部分，所述多个对应部分随后可相对于与总体3D IC设计相关联的总体设计质量目标进行评估(例如，无论在分割及折叠成多层3D块之后个别块是否改进与整个多层3D IC相关联的功率及性能包络线)。举例来说，因为在跨越多个层折叠时某些个别块可更佳地执行，所以图2中所展示的方法200通常可对个别块执行层分区并且在相同占用面积下对所有层重新实施布置及路由，以进一步扩展及重新实施用于最终多层3D IC设计的个别块，其条件是折叠块优于在折叠之前存在的组成块。
在各个实施例中，方法200可开始于对应于210处的特定个别块的初始网络表，其中个别块初始网络表可包含一或多个现有2D块及/或一或多个现有3D块(例如，对应于实施为通用栅极或过程特定标准小区的逻辑函数的布尔代数表示)。此外，在具有总体3D IC布局的上下文中，个别块可具有大于零且小于N的初始层计数，其中N表示通常固定的总体3DIC布局中的总层数(例如，达到总共四个层)。因此，与个别块相关联的初始层计数可落在一与N之间的范围中，其中占用一层的个别块可视为2D块并且占用多于一个层的个别块可为3D块。因此，为了尝试相对于个别块折叠，与个别块相关联的初始层计数可在220处增加。举例来说，因为总体3D IC布局具有总共N个层并且添加一或多个额外层往往非常贵且不推荐，所以与个别块相关联的层计数可在一与N之间改变。因此，在220处，与个别块相关联的增加的层计数可大于一且小于N+1(即，大于或等于二且小于或等于N，使得个别块占用多个层，但不会占用比总体3D IC更多的层)。
在各个实施例中，与初始网络表相关联的个别块随后可在230处重新实施，其中重新实施个别块可包含跨越多个层分割初始网络表，在相同占用面积下在每个层中重新实施布置及路由，及插入一或多个通孔(例如，高密度层间通孔)。在各个实施例中，随后可相对于与整个3D IC相关联的总体设计质量目标评估与经分割及经重新实施(即，折叠)块相关联的质量，以确定跨越在220处添加的额外层折叠个别块是否改进总体3D IC设计质量。举例来说，设计质量目标可包括与整个3D IC相关联的总硅面积、计时及功率的加权和，但是本领域技术人员将理解，可在240处评估其它合适的设计质量目标。此外，因为经分割(折叠)块往往比整个3D IC设计小得多，所以后布局计时、功率及面积值可用于在240处评估总体3D IC设计质量目标以增加准确度。
在各个实施例中，在250处，可确定与折叠的个别块相关联的质量相对于总体3DIC设计质量目标是否令人满意(即，跨越额外层折叠及重新实施个别块是否改进总体3D IC设计质量)。肯定的是，折叠的个别块可在260处添加到总体3D IC布局的块集合中，其中块收集通常会包含封装成最终3D IC的多个2D及/或3D块。然而，响应于在250处确定与折叠的个别块相关联的质量相对于总体3D IC设计质量目标是否令人满意，在步骤220及230处执行的折叠可能无法添加到块集合中以封装成最终3D IC，因为折叠不会改进总体3D IC设计质量。因此，在250处与折叠的个别块相关联的质量被认为不令人满意的情况下，可在270处考虑用于折叠所述块的其它方法。举例来说，一个选项可为在220处添加更多层，并且随后在230处重新尝试折叠以评估添加更多层是否产生改进总体3D IC设计质量的折叠块(除非不令人满意的折叠块具有N个层，在此情况下，在不超过总体3D IC中的总层计数N的情况下无法添加额外层)。或者，另一选项可为在230处尝试具有相同层计数的不同分割。在又一个替代方案中，如果折叠个别块不改进总体3D IC设计质量，那么方法200可停止，在这种情况下，在210处提供的初始块设计可用于最终3D IC中，因为与尝试的折叠块相比，初始块可被认为相对于总体3D IC设计质量更令人满意。因此，方法200一般可根据个别块在跨越额外层折叠时是否改进总体3D IC设计质量而将个别块添加到总体3D IC布局的块集合，由此可根据总体3D IC设计质量目标优化最终封装成最终3D IC的块集合，无论通过跨越额外层折叠个别块还是使用原始块。
根据各个实施例，图3说明用于布图规划将一或多个2D块与一或多个3D块组合的多层3D IC布局以改进与全芯片多层3D IC设计相关联的质量的示例性方法300。更确切地说，为了构建最终多层3D IC布局，不同块(例如，包含在图2中的块260处出现的块集合)可布图规划成多层3D堆栈，其中每个经布图规划块可开始作为具有不同层数、计时、功率及区域占据面积的2D及/或3D实施方案。所述目标可通过区域占用面积、线长及延迟的加权和确定，但是可取决于特定设计考虑其它衍生目标功能。输出可包括(i)用于实施2D或3D中的每个块的选择，及(ii)可最小化最终全芯片多层3D IC设计中的以上目标函数的每个块的(x,y,z)坐标。
在各个实施例中，图3中所展示的方法300可对应于可实施自动3D布图规划引擎的模拟退火架构，其中模拟退火是指基于冷却金属的行为的人工智能技术。然而，实际上，3D布图规划往往手动地实施，而不是通过模拟退火使用自动布图规划实施。在所述上下文中，图3中所展示的方法300可提供用于以自动方式执行3D布图规划，以便找到困难或不可能的组合优化问题的解决方案的一个示例性技术，但是本领域技术人员将理解，可手动地执行用于将多个2D及/或3D块封装成最终3D IC布局的3D布图规划技术，使得图3中所展示的方法300仅表示可结合本文所描述的各个方面及实施例使用的一个可能3D布图规划选项。
举例来说，在各个实施例中，图3中所展示的自动布图规划方法300可包括在310处识别初始解决方案，这可包含将全局参数T设定成初始值T0。尽管全局参数T一般可指温度，但是T未必与物理温度有关。替代地，T可包括用于控制基于模拟退火的3D布图规划引擎的推进的全局参数。在各个实施例中，初始解决方案可在320处被扰乱，且随后在330处进行评估以确定服务质量(QoS)参数是否低于最佳水平。举例来说，在各个实施例中，QoS参数可提供不用应用、用户或数据流的不同优先级，或保证数据流的特定性能水平(例如，所需位速率、延迟、抖动、丢包概率、误码率等)。在各个实施例中，响应于在330处确定QoS参数不低于与其相关联的最佳水平，可在340处以与T成比例的概率接受所述解决方案并且方法300随后可前进到360。否则，响应于在330处确定QoS参数低于最佳水平，在前进到360之前可在350处接受所述解决方案。在任一情况下，可在360处确定移动次数是否超过给定T的最大移动，其中给定T的最大移动可设定成Mmax。响应于在360处确定移动次数不超过Mmax，方法300可返回到320，其中可进一步扰乱所述解决方案。否则，响应于在360处确定移动次数超过Mmax，全局参数T可在370处减小并且评估可在380处执行以确定T的减小值目前是否小于Tmin(例如，停止“温度”)。肯定的是，在T的减小值小于Tmin的情况下，方法300可停止。否则，响应于在380处确定T的减小值不小于Tmin，方法300可返回到320，其中可进一步扰乱所述解决方案。
根据各个方面，图4说明用于在将一或多个2D块与一或多个3D块组合的多层3D IC中进行引脚分配的示例性方法400。更确切地说，可在410处评估与个别块相关联的网络表以确定个别块是否为硬宏。举例来说，在硬宏中，指定逻辑组件及组件之间的物理路径及布线图。因此，响应于在410处确定个别块是硬宏，已完成引脚分配以及块设计，在此情况下，方法400可相对于所述个别块适当地停止。另一方面，响应于在410处确定个别块不是硬宏，个别块可被视为软宏，表示所需逻辑组件的互连可能已指定，但物理布线图尚未指定。因此，响应于在410处确定个别块是软宏(即，不是硬宏)，可在420处在个别块的每个层上分配引脚。已知布图规划解决方案及块间连接性，目前可固定多层3D IC布局中的引脚位置。因此，使用在420处确定的引脚分配及跨越多个层分割块的解决方案，可在430处实施3D块，其中可使用2D方法、3D方法及/或其组合完成分割解决方案。
一般来说，在上文中进一步详细描述的块折叠方法在一般称为“单片”的3D实施技术中可具有应用。在单片3D集成电路中，在随后被分割成3D IC的单个半导体晶片上的层中依序构建电子组件及其连接(例如，布线)。最初，每个连续层不具有可消除或基本上减少对准需求的装置，由此产生更大的集成密度。此外，高密度通孔的网络可在单片3D IC中的层中及之间提供通信路径。更进一步，上述块折叠方法可用于构造新3D知识产权(IP)块(或3DIP核)，所述新3D IP块可用于使用单片3D集成技术构建的技术中。因此，新3D IP块可用作可重复使用的逻辑、单元或芯片布局单元，其可用于包含预先设计的3D IP块的较大设计中。在以下描述中，扩展上述块折叠方法以提供关于如何将输入/输出(I/O)引脚放置于从现有2D IP块产生的折叠3D IP块中的示例性技术。
根据各个实施例，图5说明用于在具有多个层的折叠3D IP块中复制引脚分配的示例性方法500。更确切地说，现有2D IP块可在510处折叠成3D IP块，其中折叠现有2D IP块可包括将2D IP块分割成多个层及在相同占用面积下对于每个层重新实施布置及路由(例如，根据图1及图2中所展示的方法100、200)。在各个实施例中，在520处，可在折叠3D IP块中的特定层中分配一或多个引脚位置，其中根据在折叠3D IP块中的多个层之间共享的空间确定引脚位置，以便最小化总线长及全芯片占用面积。此外，在520处，可在每个层中选择及复制一或多个引脚(例如，一个、一些或所有引脚)，由此使复制引脚可用于多于一个层中，并且复制引脚可使用放置于折叠3D IP块内部的一或多个块内硅穿孔(TSV)或使用折叠3D IP块内部的任何其它合适的垂直通孔堆栈垂直连接。因此，在530处，最终全芯片设计中的一或多个其它2D及/或3D块可取决于与其相关联的层位置而连接到任一复制引脚，这可节省块间TSV并且允许更紧密的全芯片块级布图规划。在各个实施例中，在540处，可执行3D布图规划以创建与全芯片设计相关联的最终多层3D布局，其中3D布图规划一般可包括封装折叠3D IP块及任何2D IP块。
根据各个实施例，图6说明具有可从折叠现有2D IP块产生的复制引脚的示例性多层3D IP块，所述3D IP块可使用图5中所展示及上文所描述的方法500形成。更确切地说，在各个实施例中，现有2D IP块600可关于线605分割成具有顶层600_top及底层600_bot的3DIP块，其中顶层600_top及底层600_bot可在相同占用面积下各自重新实施与现有2D IP块600相关联的布置及路由。此外，现有2D IP块可在位置640处具有I/O引脚，所述I/O引脚可在相应位置640_top及640_bot处在3D IP块的顶层600_top及底层600_bot中复制。因此，复制的I/O引脚在位置640_top及位置640_bot处可用，由此使复制的I/O引脚可用于顶层600_top及底层600_bot中。在折叠3D IP块中，位置640_top及640_bot处的复制的I/O引脚可使用折叠3D IP块内部的块内TSV 650垂直连接。因此，最终全芯片设计中的其它2D及/或3D块可取决于与其相关联的层位置而连接到位置600_top或600_bot处的复制引脚。举例来说，全芯片布局中的顶层600_top或较高层中的2D及/或3D块可在位置600_top处连接到I/O引脚，而在全芯片布局中的底层600_bot或较低层中的2D及/或3D块可在位置600_bot处连接到I/O引脚。因此，在位置600_top及600_bot处复制I/O引脚使I/O引脚可用于折叠3D IP块中的多于一个层中，使得其它块(2D及3D)可容易地连接到I/O引脚，并且使用块内TSV 650垂直连接复制引脚可节省块间TSV并且允许更紧密的全芯片块级布图规划。
根据各个实施例，图7A至7C说明具有复制引脚的示例性3D加载存储单元(LSU)，所述复制引脚可使用图5中所示的方法500形成以创建具有图6中所展示的设计的多层3D IP块。更确切地说，图7A说明处理器核心中的示例性2D LSU 700(例如，在具有八个核心且在单个芯片上集成密钥服务器功能以提供“芯片上服务器”架构的OpenSPARC T2微处理器中的核心)。然而，本领域技术人员将理解，LSU及OpenSPARC T2架构在本文中仅用于说明的目的，并且本文中所描述的设计原理可应用于具有可折叠2D IP块的任何合适的集成电路中。
如图7A中所示，2D LSU 700包含放置于2D LSU 700中的不同位置处且通过合适的布线互连的不同有源元件710、720、730。因此，在各个实施例中，2D LSU 700可分割成具有多个层的3D LSU，所述多个层包含至少顶层700_top及底层700_bot，其中顶层700_top可在较小占用面积下重新实施与不同有源元件710、720、730相关联的布置，并且与2D LSU 700相关联的经重新实施的路由可跨越顶层700_top及底层700_bot分布。因此，将2D LSU 700折叠成多层3D LSU可相对于占用面积(约小50％)、线长(约小12％)、缓存(约少10％)及功率消耗(约少7.5％)实现大量节省。此外，如图7A中所示，3D LSU可具有可用于顶层700_top及底层700_bot中的某些共享空间，其中共享空间可对应于用于放置TSV着陆垫的合适位置。
在各个实施例中，如图7B中所示，随后可确定一或多个I/O引脚放置以将通信路径提供到顶层700_top中的不同有源元件710、720、730。具体而言，顶层700_top一般可包括各自具有电路组件可占用的不同位点的不同行。因此，可在具有自由或另外未占用位点的行中选择I/O引脚放置，在所述位点中可放置I/O引脚以将通信路径提供到不同有源元件710、720、730。举例来说，第一I/O引脚及第二I/O引脚可放置于行742_top及744_top中的相应自由位点处，以将通信路径提供到有源元件710，第三I/O引脚可放置于行746_top中的自由位点处以将通信路径提供到有源元件730，并且第四I/O引脚可放置于行748_top中的自由位点处以将通信路径提供到有源元件720。在底层700_bot中，可分别在行742_bot、744_bot、746_bot及748_bot处复制顶层700_top中的I/O引脚，但本领域技术人员将理解，可选择一个、一些或所有I/O引脚用于复制(例如，根据试图最小化总线长及全芯片占用面积的设计目标)。在任何情况下，复制I/O引脚使用块内TSV(例如，放置于折叠3D LSU块内部的TSV)垂直连接，使得其它2D及/或3D块可通过任一复制I/O引脚连接到3D LSU。
因此，图7C说明在已执行3D布图规划以将折叠3D LSU及一或多个其它块封装成最终全芯片布局之后与实施来自图7A及图7B的折叠3D LSU的相同处理器核心相比的实施来自图7A的2D LSU 700的处理器核心。如其中所展示，折叠3D LSU可实现占用面积优化、线长优化、功率消耗优化及上述其它优化，同时提供与2D LSU 700相同的功能性并且容易地允许顶层700_top或底层700_bot中的块通过上文进一步详细描述的I/O引脚复制及块内TSV设计原理连接到3D LSU。
本领域的技术人员将了解，可使用多种不同技术及技艺中的任一者来表示信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号及芯片。
另外，本领域的技术人员将了解，结合本文所揭示的方面而描述的各种说明性逻辑块、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为清晰地说明硬件与软件的此可互换性，以上已大体就其功能性来描述了各种说明性组件、块、模块、电路及步骤。此功能性是实施为硬件还是软件取决于特定应用及施加于整个系统的设计约束。本领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为脱离本发明的范围。
结合本文中所揭示的方面而描述的各种说明性逻辑块、模块及电路可用以下各项来实施或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP和微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此种配置)。
结合本文中所揭示的方面描述的方法、序列及/或算法可直接用硬件、用由处理器执行的软件模块或用这两者的组合来实施。软件模块可驻留在RAM、闪存存储器、ROM、EPROM、EEPROM、寄存器、硬盘、可移动磁盘、CD-ROM或本领域中已知的任何其它形式的存储媒体中。示例性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并且将信息写入到存储媒体。在替代方案中，存储媒体可集成到处理器。处理器及存储媒体可驻留在ASIC中。ASIC可驻留在IoT装置中。在替代方案中，处理器及存储媒体可作为离散组件驻留在用户终端中。
在一或多个示例性方面中，所描述的功能可用硬件、软件、固件或其任何组合实施。如果实施于软件中，那么可将功能作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体传输。计算机可读媒体包含计算机存储媒体及通信媒体两者，通信媒体包含促进将计算机程序从一处传送到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。举例来说且非限制，此类计算机可读媒体可包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储呈指令或数据结构的形式的所要程序代码且可由计算机存取的任何其它媒体。并且，任何连接被恰当地称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、DSL或无线技术(例如，红外线、无线电及微波)从网站、服务器或其它远程源发射软件，那么同轴电缆、光纤电缆、双绞线、DSL或无线技术(例如，红外线、无线电和微波)包含在媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光光盘、光学光盘、DVD、软性磁盘及蓝光光盘，其中磁盘通常以磁性方式及/或利用激光以光学方式再现数据。以上各项的组合也应包含在计算机可读媒体的范围内。
尽管前述揭示内容示出本发明的说明性方面，但应注意，在不脱离如所附权利要求书界定的本发明的范围的情况下，可在本文中做出各种改变及修改。不必以任何特定次序来执行根据本文中所描述的本发明的方面的方法权利要求项的功能、步骤及/或动作。此外，尽管可能以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则也涵盖复数形式。

Claims (21)

1.一种用于设计集成电路的方法，其包括：
将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所述折叠2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层之间；
跨越所述3D块中的所述多个层复制一或多个引脚；及
使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所述一或多个复制引脚。
2.根据权利要求1所述的方法，其进一步包括：
根据与一或多个其它块相关联的层位置将所述集成电路中的所述一或多个其它块连接到所述复制引脚中的一者。
3.根据权利要求2所述的方法，其进一步包括：
执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。
4.根据权利要求3所述的方法，其进一步包括：
选择所述一或多个引脚以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。
5.根据权利要求1所述的方法，其中所述一或多个块内TSV提供所述一或多个复制引脚之间的垂直连接。
6.根据权利要求1所述的方法，其中所述2D块及所述3D块包括知识产权IP块。
7.根据权利要求1所述的方法，其中将所述2D块折叠成所述3D块进一步包括：
将所述2D块分割成所述多个层；及
重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所述折叠2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层之间并且将分布在所述3D块中的所述多个层之间的所述一或多个电路组件互连。
8.根据权利要求7所述的方法，其进一步包括：
根据所述经重新实施的布置及所述经重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间；及
根据跨越所述3D块中的所述多个层可用的所述共享空间放置所述一或多个复制引脚。
9.一种三维3D知识产权块，其包括：
多个层；
跨越所述多个层分布的一或多个电路组件；及
跨越所述多个层复制的一或多个引脚。
10.根据权利要求9所述的3D知识产权块，其进一步包括：
放置于所述3D知识产权块内部的一或多个硅穿孔，其中所述一或多个硅穿孔连接跨越所述多个层复制的所述一或多个引脚。
11.根据权利要求10所述的3D知识产权块，其中所述一或多个硅穿孔提供所述一或多个复制引脚之间的垂直连接。
12.根据权利要求9所述的3D知识产权块，其中选择跨越所述多个层复制的所述一或多个引脚以最小化包含所述3D知识产权块的3D集成电路中的总线长及占用面积。
13.根据权利要求9所述的3D知识产权块，其中所述3D知识产权块包括二维2D知识产权块，所述2D知识产权块已折叠成所述多个层并且经重新实施以在所述3D知识产权块中的所述多个层之间分布及互连所述一或多个电路组件。
14.根据权利要求9所述的3D知识产权块，其中所述一或多个复制引脚根据跨越所述多个层可用的共享空间放置于所述3D知识产权块中。
15.一种三维3D集成电路，其包括：
至少一个3D块，其具有跨越多个层分布的一或多个电路组件及跨越所述多个层复制的一或多个引脚；及
至少一个额外块，其位于所述多个层中的一者上，其中所述至少一个额外块根据其上定位所述至少一个额外块的所述至少一个层连接到所述至少一个3D块中所述复制引脚中的一者。
16.根据权利要求15所述的3D集成电路，其中所述至少一个3D块进一步包括连接跨越所述至少一个3D块中的所述多个层复制的所述一或多个引脚的一或多个块内硅穿孔。
17.根据权利要求15所述的3D集成电路，其中选择跨越所述至少一个3D块中的所述多个层复制的所述一或多个引脚以最小化与所述3D集成电路相关联的总线长及占用面积。
18.根据权利要求15所述的3D集成电路，其中所述至少一个3D块包括已折叠成所述多个层并且经重新实施以在所述多个层之间分布及互连所述一或多个电路组件的二维2D块。
19.根据权利要求15所述的3D集成电路，其中所述一或多个复制引脚根据跨越所述多个层可用的共享空间放置于所述至少一个3D块中。
20.根据权利要求15所述的3D集成电路，其中所述3D块或所述至少一个额外块中的至少一者包括知识产权IP块。
21.根据权利要求15所述的3D集成电路，其中所述至少一个额外块包括二维2D块或第二3D块中的一或多者。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10678985B2 (en) * 2016-08-31 2020-06-09 Arm Limited Method for generating three-dimensional integrated circuit design
KR102512017B1 (ko) * 2016-10-07 2023-03-17 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
CN111758156A (zh) * 2017-12-22 2020-10-09 德克萨斯大学系统董事会 纳米级对准的三维堆叠式集成电路
US10599806B2 (en) * 2018-03-28 2020-03-24 Arm Limited Multi-tier co-placement for integrated circuitry
US10810341B1 (en) * 2019-06-17 2020-10-20 Xilinx, Inc. Method and system for making pin-to-pin signal connections

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080244489A1 (en) * 2007-03-26 2008-10-02 Kabushiki Kaisha Toshiba Method and apparatus for designing a three-dimensional integrated circuit
US20120146207A1 (en) * 2010-12-08 2012-06-14 Industrial Technology Research Institute Stacked structure and stacked method for three-dimensional chip
CN102754102A (zh) * 2010-12-09 2012-10-24 松下电器产业株式会社 三维集成电路的设计支持装置及设计支持方法
CN102934510A (zh) * 2010-06-08 2013-02-13 捷讯研究有限公司 低频双天线分集系统
US20130042214A1 (en) * 2011-08-11 2013-02-14 International Business Machines Corporation Iimplementing z directional macro port assignment
CN103327741A (zh) * 2013-07-04 2013-09-25 江俊逢 一种基于3d打印的封装基板及其制造方法
US20140149958A1 (en) * 2012-11-28 2014-05-29 Qualcomm Incorporated 3d floorplanning using 2d and 3d blocks

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0616530B2 (ja) * 1985-02-28 1994-03-02 株式会社東芝 半導体集積回路
JPS62169355A (ja) * 1986-01-21 1987-07-25 Sharp Corp 半導体集積回路素子
JPS62281347A (ja) * 1986-05-29 1987-12-07 Toshiba Corp 半導体装置およびその製造方法
JP3174523B2 (ja) * 1996-02-21 2001-06-11 松下電器産業株式会社 レイアウト入力装置および方法、ならびにレイアウト検証装置および方法
JP3564539B2 (ja) * 2001-07-31 2004-09-15 独立行政法人産業技術総合研究所 超伝導論理集積回路のパタンレイアウト方法
JP4534132B2 (ja) * 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
US7827519B2 (en) 2006-12-29 2010-11-02 Cadence Design Systems, Inc. Method, system, and computer program product for preparing multiple layers of semiconductor substrates for electronic designs
JP5024530B2 (ja) * 2007-05-08 2012-09-12 大学共同利用機関法人情報・システム研究機構 三次元集積電気回路の配線構造及びそのレイアウト方法
JP5305806B2 (ja) 2008-09-25 2013-10-02 株式会社東芝 ３次元集積回路の設計方法及び３次元集積回路の設計プログラム
US8386977B2 (en) * 2011-05-23 2013-02-26 International Business Machines Corporation Circuit design checking for three dimensional chip technology
US8381156B1 (en) * 2011-08-25 2013-02-19 International Business Machines Corporation 3D inter-stratum connectivity robustness
US8984463B2 (en) * 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
US8972916B1 (en) * 2013-12-05 2015-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for checking the inter-chip connectivity of a three-dimensional integrated circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080244489A1 (en) * 2007-03-26 2008-10-02 Kabushiki Kaisha Toshiba Method and apparatus for designing a three-dimensional integrated circuit
CN102934510A (zh) * 2010-06-08 2013-02-13 捷讯研究有限公司 低频双天线分集系统
US20120146207A1 (en) * 2010-12-08 2012-06-14 Industrial Technology Research Institute Stacked structure and stacked method for three-dimensional chip
CN102754102A (zh) * 2010-12-09 2012-10-24 松下电器产业株式会社 三维集成电路的设计支持装置及设计支持方法
US20130042214A1 (en) * 2011-08-11 2013-02-14 International Business Machines Corporation Iimplementing z directional macro port assignment
US20140149958A1 (en) * 2012-11-28 2014-05-29 Qualcomm Incorporated 3d floorplanning using 2d and 3d blocks
CN103327741A (zh) * 2013-07-04 2013-09-25 江俊逢 一种基于3d打印的封装基板及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MING-CHAO TSAI ET AL.: ""Through-Silicon Via Planning in 3-D Floorplanning"", 《IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS》 *

Also Published As

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