JP5024530B2 - 三次元集積電気回路の配線構造及びそのレイアウト方法 - Google Patents
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Description
以下に、図面に基づき本発明の実施の形態について説明する。まず、NoCで用いられる2次元及び3次元配線のトポロジについて説明する。
ri=((x/2i)mod2)+2×((y/2i)mod2) (1)
Red Tree座標R(r0,r1,・・・,rn−1)となるランク0ルータの上位ルータをランク1ルータと呼び、R(r1,・・・,rn−1)のRed Tree座標を割り当てる。同様の方法でランク2ルータからランクnルータにもRed Tree座標を割り当てる。ただし、最上位ランク(ランクn)ルータのRed Tree座標をRとする。また、任意のランクのルータに繋がる次位ランクのルータは4つずつになり、これらのルータに付する符号の順序は左上を0、右上を1、左下を2、右下を3とする。例として図中にランク3ルータR、ランク2ルータR(0)、ランク1ルータR(2,0)、コアR(2,2,0)の位置座標を示す。ここで、R(0)はランク3ルータRにつながる4つのランク2ルータのうち左上のものを表し、R(2,0)はR(0)につながる4つのランク1ルータのうち左下のものを表し、R(2,2,0)はR(2,0)につながる4つのコアのうち左下のものを表す。
bi=((((x−1)mod2n)/2i)mod2)+2×((((y−1)mod2n)/2i)mod2)(2)
Black Treeにおいてもランク1ルータからランクnルータにBlack Tree座標を割り当てる。最上位ランク(ランクn)ルータのBlackTree座標をBとする。また、任意のランクのルータに繋がる次位ランクのルータは4つずつになり、これらのルータに付する符号の順序は左上を0、右上を1、左下を2、右下を3とする。例として図4中にランク3ルータB、ランク2ルータB(2)、ランク1ルータB(1,2)、コアB(0,1,2)の位置座標を示す。ここで、B(2)は4つのランク2ルータのうち左下のものを表し、B(1,2)はB(2)につながる4つのランク1ルータのうち右上のものを表し、B(0,1,2)はR(1,2)につながる4つのコアのうち左上のものを表す。
(ステップ1:チップの分割)まず、チップの分割を行う。2次元Fat Treeのコア座標(x2D,y2D)を、次のような3次元座標(x3D,y3D,z3D)に変換する。
x3D=x2Dmod2n−1
y3D=y2Dmod2n−1
z3D=2×(y2D/2n−1)+(x2D/2n−1)
例えば、図2の64コアFat Treeは図8のように4枚の16コアチップに分割される。
(ステップ2:ルータの配置)ルータを各チップに均等に振り分け配置する。図8の例では、各チップは4個のランク1ルータ、2個のランク2ルータ、1個のランク3ルータを有する。
(ステップ3:チップ間配線)他のランクに配置されたルータ同士をチップ間配線でつなぐ。最上位リンクは、マイクロバンプ、無線、貫通ビアなどのチップ間通信技術を用いてチップ面に対して垂直方向に結合される。
(ステップ4:ルータの再配置)垂直方向のチップ間リンク同士が重ならないように、ルータの位置を調整する。図8の例では、チップの中心にランク3ルータを置き、その周囲に他のランクと重ならないように各ランク2ルータを位置をずらして配置している。これにより最上位リンクはチップ間リンクに置き換えられる。結果的に、最上位リンクの1/2の長さの第2位リンクが最長配線となるため、4分割によって最長配線長は1/2に短縮される。この方法は、(2,4,2)Fat Treeなど他の構成のFat Treeに対しても適用できる。
x3D=x2D
y3D=y2Dmod2n−1
z3D=y2D/2n−1
これ以外の点については4分割の場合と同じである。チップ間リンクの距離を無視するとき、最上位リンクの長さは2分割によって、縦方向が1/2になり、横方向がそのままなので3/4に短縮される。
(ステップ1:チップの分割)まず、チップの分割を行う。2次元Fat H−Treeのコア座標(x2D,y2D)を、次のような3次元座標(x3D,y3D,z3D)に変換する。
x3D=x2Dmod2n−1 (x2D<2n−1 のとき)
x3D=2n−1−(x2Dmod2n−1) (x2D>=2n−1 のとき)
y3D=y2Dmod2n−1 (y2D< 2n−1 のとき)
y3D=2n−1−(y2Dmod2n−1) (y2D>=2n−1 のとき)
z3D=2×(y2D/2n−1)+(x2D/2n−1)
この処理によって、元のチップはチップの中心を軸に水平方向、および、垂直方向に折り畳まれ4枚のチップに分割される。例えば、図3のRed Treeは図9のように、また、図4のBlack Treeは図10のようにそれぞれ分割される。
(ステップ2:ルータの配置)ルータを各チップに均等に振り分け配置する。この例では、Red Tree(図9参照)およびBlack Tree(図10参照)ともに、各チップに4個のランク1ルータ、1個のランク2ルータを有する。一方、ランク3ルータは、Red Treeはチップ1(第2層目)に、Black Tree はチップ2(第3層目)にそれぞれ1個ずつ有する。
(ステップ3:チップ間配線)他のランクに配置されたルータ同士をチップ間配線でつなぐ。Black Treeでは最上位ルータに加え、ランク1ルータも異なるランクのコア同士をつないでいる。この様子を図10の端部のコアに接続先のチップを表示して示す)。なお、接続されるコア同士は折り畳まれた時に垂直方向に重なり合うこととなる。
(ステップ4:ルータの再配置)必要に応じて行う。ランク2ルータは垂直方向に重ならないので、ここでは再配置を行なわなくても良い。
x3D=x2D
y3D=y2Dmod2n−1 (y2D<2n−1 のとき)
y3D=2n−1−(y2Dmod2n−1) (y2D>=2n−1 のとき)
z3D=2×(y2D/2n−1)+(x2D/2n−1)
この場合、x方向のリンクは単一チップ内で完結するため、x方向に対してのみ図7のような畳み込みを行う。これ以外の点については4分割の場合と同じである。チップ間リンクの距離を無視するとき、最上位リンクの長さは2分割によって3/4に短縮される。
第1の実施の形態では、64コア、3階層のFat Treeトポロジの例を説明する。一般的には、4n個のモジュール間を、2ν個の2次元平面を積層した3次元空間に集積化するために、4本または6本の配線を持つ交換接続手段を用いたFat Treeで階層的に接続する。
第2の実施の形態では、256コア、4階層のFat Treeトポロジの第1の例を説明する。図11の3階層のFat Treeトポロジを第3レイヤモジュールとし、この第3レイヤモジュールを4層積層して第4レイヤモジュールが構成される。チップは全体で16層積層される。各第3レイヤモジュールにはそれぞれ4個、全体で16個の第3ランクルータがあり、例えば各チップに配置される。8個のランク4ルータが例えば第2層目の第3レイヤモジュールの最上層のチップに4個、第3層目の第3レイヤモジュールの最下層のチップに4個配置され、これらのランク3ルータとランク4ルータは各チップのほぼ中心に配置され、8個のランク4ルータと16個のランク3ルータを接続する配線は、ルータが同一チップ内にある場合は面内配線で隣接接続され、異なるチップ間にある場合は主としてチップ間を繋ぐ垂直方向配線で接続される。
第3の実施の形態では、256コア、4階層のFat Treeトポロジの第2の例を説明する。図11の3階層のFat Treeトポロジを第3レイヤモジュールとし、第3レイヤモジュールが1チップ内の2次元平面に構成される。第3のレイヤでは、4個の第2レイヤモジュールが2行2列に配置されて1つの第3レイヤモジュールを構成し、これら4個の第2レイヤモジュール間を交換接続するランク3ルータが第3レイヤモジュールの中心に配置される。1個のチップには4つの第3レイヤモジュールと4個のランク3ルータが存在する。この第3レイヤモジュールを4層積層して第4のレイヤモジュールが構成され、これら4層合計16個の第3レイヤモジュール間を交換接続するランク4ルータが2個ずつ各第3レイヤモジュールの各層すなわち各チップのほぼ中心に配置され、合計8つの第4レイヤモジュールと8個のランク4ルータが存在する。ルータ間の配線の接続関係は第2の実施の形態と同様である。
本実施の形態では、64コア、3階層のFat H−Treeトポロジの例を説明する。Fat H−TreeトポロジはRed TreeとBlack Treeと呼ばれる2つのH−Treeトポロジを組み合わせたトポロジである。1つのモジュールは2つのリンクを持ち、1つのリンクをRed Treeとの接続に、他の1つのリンクをBlack Treeとの接続に用いる。
以上の実施形態では4分割Fat Treeトポロジの例を説明したが、第5の実施の形態では2分割Fat H−Treeトポロジの例について説明する。ここでは、64コア3階層のFat H−Treeトポロジを32コア2チップに分割する例を説明する。
以上の実施形態では二次元集積電気回路モジュール間の配線が貫通ビアを通して構成される例について説明したが、第6の実施の形態では二次元集積電気回路モジュール間の配線に無線配線を用いる例を説明する。例えば第1の実施の形態の配線構造において、貫通ビアを通る垂直方向配線に代えて無線通信で信号を伝達する。モジュール間での信号を伝達する配線だけでなく、各ランクのルータを制御する制御信号線、電源線についても無線配線で置換しても良い。この場合、チップすなわち二次元集積電気回路モジュールの二次元平面に垂直な方向にほぼ直線上に並べて無線送受信手段が配置される。チップ間の通信を行なうランク2ルータ及びランク3ルータに無線送受信手段として例えば各1個の無線送受信回路を用いても良く、各1個の無線送信回路及び無線受信回路を用いても良い。また、これら送信回路又は受信回路としてインダクターなどの電磁結合や容量結合を用いても良い。無線送受信手段を二次元平面に垂直な方向にほぼ直線上に並べるのは、チップ間で良好な無線通信が可能な送信手段と受信手段間の距離がμmオーダーの範囲では可能なのに対し、mmオーダー以上では困難だからである。したがって、チップ間配線に無線配線を用いる場合にも、モジュール、各ランクのルータの配置及びこれらの間の配線構造について、貫通ビアの場合と同じアルゴリズムを適用できる。また、配線レイアウトのアルゴリズムは第1の実施の形態の貫通ビアを無線配線に代えれば良い。
次に、以上の実施の形態で説明した3−D Fat Tree および3−D Fat H−Treeについて、チップ面積,配線量,配線遅延,リピータ数,消費電力について評価する。これらの3次元レイアウトは2γ枚のチップ上に実現できるが,ここでは積層するチップ数を4層として評価する。
表1に、3−D Fat Treeおよび3−D Fat H−Treeトポロジで必要となるルータの個数を見積もった結果を示す。比較のため3−D Meshと3−D Torusの結果も示す。Fat H−Treeをはじめツリー系のトポロジでは3−D Meshや3−D Torusに比べてルータの数が少ない。また、表には示されていないが、ルータの最大リンク数はH−TreeとFat H−Treeで5個,Fat Treeで6個であるのに対し,3−D Meshと3−D Torusでは7個(xyz各方向に2個ずつに、(ローカル)コア(プロセッシングエレメント)へのリンクを含めて7個とした)となり、ルータ1個当たりの面積でもツリー系トポロジのほうが有利である。ただし,(2,4,2)Fat TreeとFat H−Treeでは各コアは2本のリンクを有するため、他のトポロジと比べネットワークインターフェイス(NI)の面積が増加する。
表2に3−D Fat Treeおよび3−D Fat H−Treeトポロジにおける、オンチップルータとNIからなる部分の面積(mm2)を示す。比較のため3−D Meshと3−D Torusにおける同部分の面積も示す。
表3にFat Tree及びFat H−Treeについて、2次元レイアウトにおける総配線長を示す。比較のため2−D Meshと2−D Torusにおける総配線長も示す。ここで、隣接コア間距離を1−ユニット(unit)とし、配線長をユニット数で表す。
1−flitのデータを送信元から宛先ノードに転送するのに要する平均転送エネルギーは式(8)で計算できる。
Eflit=wHave(Esw+Elink) (8)
ただし、wを1−flitのビット数、Haveを平均ホップ数、Eswをルータが1−bitのデータ転送に消費するエネルギー、Elinkをリンクが1−bitのデータ転送に消費するエネルギーとする。(2)のルータとNIの面積において見積もったルータを、250MHzでの動作を仮定してゲートレベルでシミュレーションしたところ、Eswは1.13pJとなった。
Elink=dV2Cwire/2 (9)
ただし、dを1−hop当たりの平均距離(mm)、Vを動作電圧、Cwireを配線容量とする。ここではVを1.8Vとし、Cwireは0.18μmプロセスを仮定するとき414fF/mmとなった。チップサイズは12mm角とし、16コア、64コア、256コアの場合について、上記のパラメータをもとに転送エネルギーEflitを計算した。
bi Black Treeのランクiルータの座標
B(b0,b1,…,bi,…,bn) Black Treeのルータの座標
(p,q,c) Fat Treeのリンク構成
p ルータの上向きリンク数
q ルータの下向きリンク数
c コアの上向きリンク数
ri Red Treeのランクiルータの座標
R(r0,r1,…,ri,…,rn) Red Treeのルータの座標
x2D,y2D,z2D コアの2次元座標
x3D,y3D,z3D コアの3次元座標
Claims (14)
- 複数の電気回路モジュールと、前記電気回路モジュールを相互に交換接続する交換接続手段と、前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線とで構成される二次元集積電気回路モジュールを三次元的に積層して構成される三次元集積電気回路の配線構造であって;
前記二次元集積電気回路モジュール間の配線は複数の前記二次元集積電気回路モジュールをその二次元平面に垂直な方向に貫通する貫通ビアを通して布設され;
前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線はファットツリートポロジを用いて構成され;
前記電気回路モジュールは少なくとも3層のレイヤーモジュールを構成し、前記3層のレイヤーモジュールを下層から順に、第m−1レイヤーモジュール、第mレイヤーモジュール、第m+1レイヤーモジュールとすると、複数の第m−1レイヤモジュールを二次元平面に配置して前記第mレイヤモジュールを構成し、複数の前記第mレイヤモジュールを三次元空間に積層して前記第m+1レイヤモジュールを構成し;
複数の前記第m−1レイヤモジュール内に第mランク交換接続手段に繋がる2つ又は4つの第m−1ランク交換接続手段を備え、複数の前記第mレイヤモジュールの各層に4つの前記第m−1ランク交換接続手段と2つ又は4つの第m+1ランク交換接続手段に繋がる第mランク交換接続手段を備える;
三次元集積電気回路の配線構造。 - 複数の電気回路モジュールと、前記電気回路モジュールを相互に交換接続する交換接続手段と、前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線とで構成される二次元集積電気回路モジュールを三次元的に積層して構成される三次元集積電気回路の配線構造であって;
前記二次元集積電気回路モジュール間の配線は複数の前記二次元集積電気回路モジュールをその二次元平面に垂直な方向に貫通する貫通ビアを通して布設され;
前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線はファットエイチツリートポロジを用いて構成され;
前記電気回路モジュールは少なくとも3層のレイヤーモジュールを構成し、前記3層のレイヤーモジュールを下層から順に、第m−1レイヤーモジュール、第mレイヤーモジュール、第m+1レイヤーモジュールとすると、複数の前記第m−1レイヤモジュールを二次元平面に配置して前記第mレイヤモジュールを構成し、複数の前記第mレイヤモジュールを三次元空間に積層して前記第m+1レイヤモジュールを構成し;
前記第m−1レイヤモジュールに4つの第m−1ランク交換接続手段と1つの第m+1ランク交換接続手段に繋がる第mランク交換接続手段を備え、前記第mレイヤモジュールに4つの第mランク交換接続手段に繋がる前記第m+1ランク交換接続手段を備える;
三次元集積電気回路の配線構造。 - 前記交換接続手段を制御する制御手段と前記交換接続手段と前記制御手段とを接続する制御信号線を備え;
前記二次元集積電気回路モジュール間に布設される制御信号線は貫通ビアを通して配線される;
請求項1又は請求項2に記載の三次元集積電気回路の配線構造。 - 前記貫通ビアの少なくとも1つは前記二次元集積電気回路モジュールのほぼ中央を貫通する;
請求項1乃至請求項3のいずれか1項に記載の三次元集積電気回路の配線構造。 - 各電気回路領域は同一寸法の正方形又は長方形である;
請求項1乃至請求項4のいずれか1項に記載の三次元集積電気回路の配線構造。 - 下位の交換接続手段に繋がる上位の交換接続手段は2個または4個である;
請求項1に記載の三次元集積電気回路の配線構造。 - 電気回路モジュールを二次元平面に2行2列に配置して第1レイヤモジュールを構成し;
第1レイヤモジュールを二次元平面に2行2列に配置して第2レイヤモジュールを構成し;
第m−1レイヤモジュールを二次元平面に2行2列に配置して第mレイヤモジュールを構成し;
第mレイヤモジュールを三次元空間に4層積層して第m+1レイヤモジュールを構成し;
第m+1レイヤモジュールを三次元空間に4層積層して第m+2レイヤモジュールを構成し;
第n−1レイヤモジュールを三次元空間に4層積層して第nレイヤモジュールを構成し(1<m<nとする);
4個の第1レイヤモジュールの面心付近に4つの電気回路領域と2つ又は4つの第2ランク交換接続手段に繋がる第1ランク交換接続手段を備え;
4個の第2レイヤモジュールの面心付近に4つの第1ランク交換接続手段と2つ又は4つの第3ランク交換接続手段に繋がる第2ランク交換接続手段を備え;
4個の第m−1レイヤモジュールの面心付近に4つの第m−2ランク交換接続手段と2つ又は4つの第mランク交換接続手段に繋がる第m−1ランク交換接続手段を備え;
4層の第mレイヤモジュールの各層に4つの第m−1ランク交換接続手段と2つ又は4つの第m+1ランク交換接続手段に繋がる第mランク交換接続手段を備え;
4層の第mレイヤモジュールを貫き4つの第mランク交換接続手段と第m+1ランク交換接続手段を繋ぐ第mの垂直方向配線を備え;
4層の第m+1レイヤモジュールの各層に4つの第mランク交換接続手段と2つ又は4つの第m+2ランク交換接続手段に繋がる第m+1ランク交換接続手段を備え;
4層の第m+1レイヤモジュールを貫き4つの第m+1ランク交換接続手段と第m+2ランク交換接続手段を繋ぐ第m+1の垂直方向配線を備え;
4層の第n−1レイヤモジュールの各層に4つの第n−2ランク交換接続手段と2つ又は4つの第nランク交換接続手段に繋がる第n−1ランク交換接続手段を備え;
4層の第n−1レイヤモジュールを貫き4つの第n−1ランク交換接続手段と第nランク交換接続手段を繋ぐ第n−1の垂直方向配線を備える;
請求項1に記載の三次元集積電気回路の配線構造。 - 電気回路モジュールを二次元平面に2行2列に配置して第1レイヤモジュールを構成し;
第1レイヤモジュールを二次元平面に2行2列に配置して第2レイヤモジュールを構成し;
第m−1レイヤモジュールを二次元平面に2行2列に配置して第mレイヤモジュールを構成し;
4個の第1レイヤモジュールの面心付近に4つの電気回路領域と1つの第2ランク交換接続手段に繋がる第1ランク交換接続手段を備え;
4個の第2レイヤモジュールの面心付近に4つの第1ランク交換接続手段と1つの第3ランク交換接続手段に繋がる第2ランク交換接続手段を備え;
4個の第m−1レイヤモジュールの面心付近に4つの第m−2ランク交換接続手段と1つの第mランク交換接続手段に繋がる第m−1ランク交換接続手段を備え;
前記全ての第1ランク交換接続手段乃至第m−1ランク交換接続手段を右方向及び下方向に1モジュールずつ循環シフトした位置に第1ランク交換接続手段乃至第m−1ランク交換接続手段を備え;
第mレイヤモジュールを三次元空間に4層積層して第m+1レイヤモジュールを構成し;
第m+1レイヤモジュールを三次元空間に4層積層して第m+2レイヤモジュールを構成し;
第n−1レイヤモジュールを三次元空間に4層積層して第nレイヤモジュールを構成し(1<m<nとする);
4層の第mレイヤモジュールの重心付近の第m−1レイヤモジュールに4つの第m−1ランク交換接続手段と1つの第m+1ランク交換接続手段に繋がる第mランク交換接続手段を備え;
4層の第mレイヤモジュールを貫き4つの第mランク交換接続手段と第m+1ランク交換接続手段を繋ぐ第mの垂直方向配線を備え;
4層の第m+1レイヤモジュールの重心付近の第mレイヤモジュールに4つの第mランク交換接続手段と1つの第m+2ランク交換接続手段に繋がる第m+1ランク交換接続手段を備え;
4層の第m+1レイヤモジュールを貫き4つの第m+1ランク交換接続手段と第m+2ランク交換接続手段を繋ぐ第m+1の垂直方向配線を備え;
4層の第n−1レイヤモジュールの重心付近の第n−2レイヤモジュールに4つの第n−2ランク交換接続手段と1つの第nランク交換接続手段に繋がる第n−1ランク交換接続手段を備え;
4層の第n−1レイヤモジュールを貫き4つの第n−1ランク交換接続手段と第nランク交換接続手段を繋ぐ第n−1の垂直方向配線を備え;
前記第mレイヤモジュール乃至前記第nレイヤモジュール内の電気回路モジュールの配置は第nレイヤモジュールを二次元平面に展開配置したときの行列の並びを折畳んで積層した順序に再配置した構成とし;
前記全ての第1ランク交換接続手段乃至第m−1ランク交換接続手段を右方向及び下方向に1モジュールずつ循環シフトした位置に配置された第1ランク交換接続手段乃至第m−1ランク交換接続手段については、前記第mレイヤモジュール乃至前記第nレイヤモジュール内の電気回路モジュールの配置を第nレイヤモジュールを二次元平面に展開配置したときの行列の並びを折畳んで積層した順序に再配置した構成とし;
同一の第1レイヤモジュールに属する電気回路モジュールで第1ランク交換接続手段と異なる二次元平面に配置されたものと前記第1ランク交換接続手段を繋ぐ第1の垂直方向配線を備え;
前記再配置した第mレイヤモジュール乃至第nレイヤモジュールにおいても前記第mランク交換接続手段乃至前記第nランク交換接続手段と同様の接続関係を有する;
請求項2に記載の三次元集積電気回路の配線構造。 - 複数の電気回路モジュールと、前記電気回路モジュールを相互に交換接続する交換接続手段と、前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線とで構成される二次元集積電気回路モジュールを三次元的に積層して構成される三次元集積電気回路の配線構造であって;
前記二次元集積電気回路モジュール間の配線は複数の前記二次元集積電気回路モジュールをその二次元平面に垂直な方向にほぼ直線上に並べて配置された無線送受信手段を介して構成され;
前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線はファットツリートポロジを用いて構成され;
前記電気回路モジュールは少なくとも3層のレイヤーモジュールを構成し、前記3層のレイヤーモジュールを下層から順に、第m−1レイヤーモジュール、第mレイヤーモジュール、第m+1レイヤーモジュールとすると、複数の第m−1レイヤモジュールを二次元平面に配置して前記第mレイヤモジュールを構成し、複数の前記第mレイヤモジュールを三次元空間に積層して前記第m+1レイヤモジュールを構成し;
複数の前記第m−1レイヤモジュール内に第mランク交換接続手段に繋がる2つ又は4つの第m−1ランク交換接続手段を備え、複数の前記第mレイヤモジュールの各層に4つの前記第m−1ランク交換接続手段と2つ又は4つの第m+1ランク交換接続手段に繋がる第mランク交換接続手段を備える;
三次元集積電気回路の配線構造。 - 複数の電気回路モジュールと、前記電気回路モジュールを相互に交換接続する交換接続手段と、前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線とで構成される二次元集積電気回路モジュールを三次元的に積層して構成される三次元集積電気回路の配線構造であって;
前記二次元集積電気回路モジュール間の配線は複数の前記二次元集積電気回路モジュールをその二次元平面に垂直な方向にほぼ直線上に並べて配置された無線送受信手段を介して構成され;
前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線はファットエイチツリートポロジで構成され;
前記電気回路モジュールは少なくとも3層のレイヤーモジュールを構成し、前記3層のレイヤーモジュールを下層から順に、第m−1レイヤーモジュール、第mレイヤーモジュール、第m+1レイヤーモジュールとすると、複数の前記第m−1レイヤモジュールを二次元平面に配置して前記第mレイヤモジュールを構成し、複数の前記第mレイヤモジュールを三次元空間に積層して前記第m+1レイヤモジュールを構成し;
前記第m−1レイヤモジュールに4つの第m−1ランク交換接続手段と1つの第m+1ランク交換接続手段に繋がる第mランク交換接続手段を備え、前記第mレイヤモジュールに4つの第mランク交換接続手段に繋がる前記第m+1ランク交換接続手段を備える;
三次元集積電気回路の配線構造。 - 前記電気回路モジュールは空モジュールを含む;
請求項1乃至請求項10のいずれか1項に記載の三次元集積電気回路の配線構造。 - 複数の電気回路モジュールと、前記電気回路モジュールを相互に交換接続する交換接続手段と、前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線とで構成される二次元集積電気回路モジュールを三次元的に積層して構成される三次元集積電気回路の配線構造であって;
前記二次元集積電気回路モジュール間の配線は複数の前記二次元集積電気回路モジュールをその二次元平面に垂直な方向に貫通する貫通ビアを通して布設され;
前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線はファットツリートポロジを用いて構成され;
前記電気回路モジュールは少なくとも3層のレイヤーモジュールを構成し、前記3層のレイヤーモジュールを下層から順に、第m−1レイヤーモジュール、第mレイヤーモジュール、第m+1レイヤーモジュールとすると、複数の第m−1レイヤモジュールを二次元平面に配置して前記第mレイヤモジュールを構成し、複数の前記第mレイヤモジュールを三次元空間に積層して前記第m+1レイヤモジュールを構成し、
複数の前記第m−1レイヤモジュール内に第mランク交換接続手段に繋がる2つ又は4つの第m−1ランク交換接続手段を備え、複数の前記第mレイヤモジュールの各層に4つの前記第m−1ランク交換接続手段と2つ又は4つの第m+1ランク交換接続手段に繋がる第mランク交換接続手段を備える;
三次元集積電気回路の配線構造のレイアウト方法であって;
前記ファットツリートポロジを前記二次元集積電気回路モジュールに相当するチップ対応に分割するツリー分割工程と;
前記三次元集積電気回路を二次元平面に展開した状態で、前記電気回路モジュールと前記交換接続手段の配置を行なうノードマッピング工程と;
前記ノードマッピング工程で配置された前記三次元集積電気回路を前記ツリー分割工程で分割した前記二次元集積電気回路モジュールを積層するように折り畳む折り畳み工程と;
前記折り畳み工程で各チップに配置された前記交換接続手段のうちチップ間に分散された上位ランクの交換接続手段間を垂直方向配線でリンクするリンク工程とを備える;
三次元集積電気回路の配線構造のレイアウト方法。 - 複数の電気回路モジュールと、前記電気回路モジュールを相互に交換接続する交換接続手段と、前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線とで構成される二次元集積電気回路モジュールを三次元的に積層して構成される三次元集積電気回路の配線構造であって;
前記二次元集積電気回路モジュール間の配線は複数の前記二次元集積電気回路モジュールをその二次元平面に垂直な方向に貫通する貫通ビアを通して布設され;
前記電気回路モジュールと前記交換接続手段とを接続する配線及び前記交換接続手段間を接続する配線はファットエイチツリートポロジを用いて構成され;
前記電気回路モジュールは少なくとも3層のレイヤーモジュールを構成し、前記3層のレイヤーモジュールを下層から順に、第m−1レイヤーモジュール、第mレイヤーモジュール、第m+1レイヤーモジュールとすると、複数の前記第m−1レイヤモジュールを二次元平面に配置して前記第mレイヤモジュールを構成し、複数の前記第mレイヤモジュールを三次元空間に積層して前記第m+1レイヤモジュールを構成し、
前記第m−1レイヤモジュールに4つの第m−1ランク交換接続手段と1つの第m+1ランク交換接続手段に繋がる第mランク交換接続手段を備え、前記第mレイヤモジュールに4つの第mランク交換接続手段に繋がる前記第m+1ランク交換接続手段を備える;
三次元集積電気回路の配線構造のレイアウト方法であって;
前記ファットエイチツリートポロジを前記二次元集積電気回路モジュールに相当するチップ対応に分割するツリー分割工程と;
前記三次元集積電気回路を二次元平面に展開した状態で、前記電気回路モジュールと前記交換接続手段の配置を行なうノードマッピング工程と;
前記ノードマッピング工程で配置された前記三次元集積電気回路を前記ツリー分割工程で分割した前記二次元集積電気回路モジュールを積層するように折り畳む折り畳み工程と;
前記折り畳み工程で各チップに配置された前記交換接続手段のうちチップ間に分散された上位ランクの交換接続手段間を垂直方向配線でリンクするリンク工程とを備える;
三次元集積電気回路の配線構造のレイアウト方法。 - 請求項12又は請求項13に記載の三次元集積電気回路の配線構造のレイアウト方法をコンピュータに実行させるためのコンピュータ読み取り可能なプログラム。
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