JPS62169355A - 半導体集積回路素子 - Google Patents
半導体集積回路素子Info
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- JPS62169355A JPS62169355A JP1154286A JP1154286A JPS62169355A JP S62169355 A JPS62169355 A JP S62169355A JP 1154286 A JP1154286 A JP 1154286A JP 1154286 A JP1154286 A JP 1154286A JP S62169355 A JPS62169355 A JP S62169355A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は三次元能動層積層構造を有する半導体集積回路
素子に関するものであシ、冗長回路を付加することで素
子の機能試験の信頼性を向上させ得る素子構造を有する
半導体集積回路素子に関するものである。
素子に関するものであシ、冗長回路を付加することで素
子の機能試験の信頼性を向上させ得る素子構造を有する
半導体集積回路素子に関するものである。
〈従来の技術〉
我々は半導体集積回路素子を開発していく上で製造した
素子の機能テストを行なう。近年このテスト時間の短縮
を計るため簡単な機能テスト回路を付加した半導体集積
回路素子も検討されている。
素子の機能テストを行なう。近年このテスト時間の短縮
を計るため簡単な機能テスト回路を付加した半導体集積
回路素子も検討されている。
〈発明が解決しようとする問題点〉
機能テストで素子の本来の機能には全く問題点がない場
合でも、機能をテストするためのテスト回路に不良が生
じたと仮定すれば素子はテスト不可能か不良とみなされ
てしまうため、直接素子の機能テストを行う必要が生じ
る。上記の様な場合が頻繁に起れば、テスト時間を短縮
するために付加されたテスト回路が無意味になる。
合でも、機能をテストするためのテスト回路に不良が生
じたと仮定すれば素子はテスト不可能か不良とみなされ
てしまうため、直接素子の機能テストを行う必要が生じ
る。上記の様な場合が頻繁に起れば、テスト時間を短縮
するために付加されたテスト回路が無意味になる。
また、素子自体の面積の制約を受けるため、素子の機能
を全てテスト出来る様な規模のテヌト回路は付加するこ
とが不可能である。よって実質的なテスト時間の短縮は
あまシ期特出来ない。
を全てテスト出来る様な規模のテヌト回路は付加するこ
とが不可能である。よって実質的なテスト時間の短縮は
あまシ期特出来ない。
〈問題点を解決するための手段〉
本発明は上記諸点に鑑み、従来の単結晶シリコン基板上
に二次元的に作製された半導体集積回路上に複数能動層
をＳ ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）構造で実現した三次元構造による半導体集積回路
素子を提供し、半導体集積回路素子のテスト回路とテス
ト回路の冗長回路を単結晶シリコン基板上の能動層或い
はその上のＳＯＩ構造で形成した能動層に付加すること
で、素子の面積に制約を受けず素子本来の面積で素子の
テスト機能を持った半導体集積回路素子を提供する。そ
して、付加されたテスト回路は従来とは異なり適自な規
模で付加でき、また、テスト回路が冗長構成であるので
、実質的かつ高信頼のテストが可能な半導体集積回路を
提供する。
に二次元的に作製された半導体集積回路上に複数能動層
をＳ ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）構造で実現した三次元構造による半導体集積回路
素子を提供し、半導体集積回路素子のテスト回路とテス
ト回路の冗長回路を単結晶シリコン基板上の能動層或い
はその上のＳＯＩ構造で形成した能動層に付加すること
で、素子の面積に制約を受けず素子本来の面積で素子の
テスト機能を持った半導体集積回路素子を提供する。そ
して、付加されたテスト回路は従来とは異なり適自な規
模で付加でき、また、テスト回路が冗長構成であるので
、実質的かつ高信頼のテストが可能な半導体集積回路を
提供する。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例の概念図であり、冗長回路を
持つ素子のテスト回路全付加した半導体集積回路素子で
５０１ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）構造二層能動層で実現した構造の概念図である。
持つ素子のテスト回路全付加した半導体集積回路素子で
５０１ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）構造二層能動層で実現した構造の概念図である。
第１図において、各能動層（能動層１．２）には、ＭＯ
５Ｉ−ランジスタ即ちＰＭＯ５或いはＮＭＯ５乃至はＣ
ＭＯＳトランジヌタを形成する。能動層１は、単結晶シ
リコン基板上に形成した第１の能動層であり、能動層２
は、第１の能動層１を電気的に絶縁する絶縁層の上部に
ビーム照射によって多結晶シリコンを溶融成長させて得
た第２の能動層である。能ｗＪ層１と能動層２との信号
線の配線は、スルーホールによ多接続される。ここで能
動層１には、半導体集積回路素子が持つ本来の機能部３
とその入出力部４及び素子のテストをするためのテスト
回路からの入出力信号線のみ配置さｎている。また能動
層２には、素子本来の入出力信号線用端子５と素子のテ
スト回路６、テスト回路の入出力部７、テスト回路の冗
長回路８が配置されている。
５Ｉ−ランジスタ即ちＰＭＯ５或いはＮＭＯ５乃至はＣ
ＭＯＳトランジヌタを形成する。能動層１は、単結晶シ
リコン基板上に形成した第１の能動層であり、能動層２
は、第１の能動層１を電気的に絶縁する絶縁層の上部に
ビーム照射によって多結晶シリコンを溶融成長させて得
た第２の能動層である。能ｗＪ層１と能動層２との信号
線の配線は、スルーホールによ多接続される。ここで能
動層１には、半導体集積回路素子が持つ本来の機能部３
とその入出力部４及び素子のテストをするためのテスト
回路からの入出力信号線のみ配置さｎている。また能動
層２には、素子本来の入出力信号線用端子５と素子のテ
スト回路６、テスト回路の入出力部７、テスト回路の冗
長回路８が配置されている。
テスト回路は能動層２に配置されているので面積的にも
余裕があシ、素子の簡単なテストのみならず全ての機能
のテストが満足出来る様設計可能である。また冗長回路
を持っているため信頼度の高いテストが出来る。
余裕があシ、素子の簡単なテストのみならず全ての機能
のテストが満足出来る様設計可能である。また冗長回路
を持っているため信頼度の高いテストが出来る。
第２図は本発明によるテスト回路の他の実施例の回路図
である。冗長構成のテスト回路はＳＯＩ構造三層能動層
で実現されている。この回路は、ダイナミック型の半導
体記憶素子のメモリ七ルのセル容量を測定するための容
量分割を行うテスト回路の一部であり、図示していない
が、各能動層（能動層１１，１２．１３）にダイナミッ
ク型半導体記憶素子の機能回路を形成している。
である。冗長構成のテスト回路はＳＯＩ構造三層能動層
で実現されている。この回路は、ダイナミック型の半導
体記憶素子のメモリ七ルのセル容量を測定するための容
量分割を行うテスト回路の一部であり、図示していない
が、各能動層（能動層１１，１２．１３）にダイナミッ
ク型半導体記憶素子の機能回路を形成している。
能動層１１は、単結晶シリコン基板上に形成した第１の
能動層であシ、能動層１２は、第１の能動Ｈ１１を電気
的に絶縁する絶縁層の上部にビーム照射によって多結晶
シリコンを溶融成長させて得た第２の能動層であシ、同
様に能動層１３は、能動層１２の上にＳＯＩ構造により
形成した第３の能動層である。能動層１１と能動層１２
或いは能動層１２と能動層１３の配線は、スルーホール
によ多接続される。
能動層であシ、能動層１２は、第１の能動Ｈ１１を電気
的に絶縁する絶縁層の上部にビーム照射によって多結晶
シリコンを溶融成長させて得た第２の能動層であシ、同
様に能動層１３は、能動層１２の上にＳＯＩ構造により
形成した第３の能動層である。能動層１１と能動層１２
或いは能動層１２と能動層１３の配線は、スルーホール
によ多接続される。
第２図の実施例の素子の構成は、第１図の実施例の概念
図とは異なっておシ、第２図の場合、能動ｍｌｌのみな
らず、能動層１２．能動層１３にも、テスト回路だけで
なく素子本来の機能を持たせているため、この容量分割
を行うテスト回路に関しては、各能動層に冗長回路を含
めて配置している。
図とは異なっておシ、第２図の場合、能動ｍｌｌのみな
らず、能動層１２．能動層１３にも、テスト回路だけで
なく素子本来の機能を持たせているため、この容量分割
を行うテスト回路に関しては、各能動層に冗長回路を含
めて配置している。
ここで、このテスト回路は、第２図破線で囲んである３
個のトランジスタから成るテスト回路１４が各能動層に
３列ずつ配置されている。第２図で示す３個のトランジ
スタから成るテスト回路は、能動層が３層で９組あり、
このうちどれでもテスト回路に成り得る。つまシ、９組
のテスト回路のうち１つが本来のテスト回路で、残り８
つは高信頼テスト実現のためのテスト回路の冗長回路で
ある。冗長回路は、各テスト回路のトランジスタネ良、
スルーホールによる配線の接続不良が生じた場合、能動
層３に配置されているヒユーズ１５を切断することによ
り不良テスト回路を切り離し救済する。また３個のトラ
ンジスタから成るテスト回路は、各能動層に３組ずつ配
置しているが、絶縁層の上部にビーム照射によシ多結晶
シリコンを溶融成長させて得たＳＯＩ構造による能動層
２、能動層３では単結晶領域を各々３組を別の領域つま
シ３能動領域に分けてテスト回路を分散して信頼性を確
保している。
個のトランジスタから成るテスト回路１４が各能動層に
３列ずつ配置されている。第２図で示す３個のトランジ
スタから成るテスト回路は、能動層が３層で９組あり、
このうちどれでもテスト回路に成り得る。つまシ、９組
のテスト回路のうち１つが本来のテスト回路で、残り８
つは高信頼テスト実現のためのテスト回路の冗長回路で
ある。冗長回路は、各テスト回路のトランジスタネ良、
スルーホールによる配線の接続不良が生じた場合、能動
層３に配置されているヒユーズ１５を切断することによ
り不良テスト回路を切り離し救済する。また３個のトラ
ンジスタから成るテスト回路は、各能動層に３組ずつ配
置しているが、絶縁層の上部にビーム照射によシ多結晶
シリコンを溶融成長させて得たＳＯＩ構造による能動層
２、能動層３では単結晶領域を各々３組を別の領域つま
シ３能動領域に分けてテスト回路を分散して信頼性を確
保している。
ここで第２図の冗長回路をもつテスト回路の不良救済不
可能な場合について簡単に述べる。
可能な場合について簡単に述べる。
■ 層間の配線に用いるスルーホールが全て断線（オー
プン）した場合。
プン）した場合。
■ ９組のテスト回路の全部が、３ケのトランジスタの
うち１つでも断線（オープン）した場合。
うち１つでも断線（オープン）した場合。
■ ９組のテスト回路の全部が、３ケのトランジスタの
うち１つでもゲート・ソース間、又はゲート・ドレイン
間、又はソース・ドレイン間で短絡（ショート）した場
合。
うち１つでもゲート・ソース間、又はゲート・ドレイン
間、又はソース・ドレイン間で短絡（ショート）した場
合。
上記■、■、■の場合不良救済は不可能であるが、■、
■は言い替えると、９組の冗長回路を持つテスト回路が
全て不良の場合ということである。
■は言い替えると、９組の冗長回路を持つテスト回路が
全て不良の場合ということである。
従って層間結合のスルーホールが層間にある何らかの配
線層と短絡（ショート）さえしなければ高い確率で救済
可能となる。
線層と短絡（ショート）さえしなければ高い確率で救済
可能となる。
〈発明の効果〉
以上のように本発明の半導体集積回路素子は、単結晶シ
リコン基板上に形成した第１の能動層と、この第１の能
動層を電気的に絶縁する絶縁層の上部にビーム照射によ
って多結晶シリコンを溶融成長させて得られた第２の能
動層の積層構造を有し、前記各能動層は各層内が任意の
幅を有する単結晶能動素子領域及びこの領域を任意の間
隔で絶縁する素子分離領域とから成る半導体集積回路素
子において、素子のテスト回路を素子の面積を増加させ
ることなしに付加することが出来、また、テスト回路も
従来とは異なシ簡単なものではなく妥当な規模で付加出
来、更には、テスト回路に冗長回路を持たせることによ
シ高信頼度の素子のテストが可能となシ、特に、複数能
動層積層構造を持つ大容量、多機能の半導体集積回路素
子では、高信頼で且つテスト時間の実質的な短縮が実現
出来る。
リコン基板上に形成した第１の能動層と、この第１の能
動層を電気的に絶縁する絶縁層の上部にビーム照射によ
って多結晶シリコンを溶融成長させて得られた第２の能
動層の積層構造を有し、前記各能動層は各層内が任意の
幅を有する単結晶能動素子領域及びこの領域を任意の間
隔で絶縁する素子分離領域とから成る半導体集積回路素
子において、素子のテスト回路を素子の面積を増加させ
ることなしに付加することが出来、また、テスト回路も
従来とは異なシ簡単なものではなく妥当な規模で付加出
来、更には、テスト回路に冗長回路を持たせることによ
シ高信頼度の素子のテストが可能となシ、特に、複数能
動層積層構造を持つ大容量、多機能の半導体集積回路素
子では、高信頼で且つテスト時間の実質的な短縮が実現
出来る。
第１図は、冗長回路を持った素子のテスト回路を含む半
導体集積回路素子をＳ ＯＩ （Ｓｉｌｉｃｏｎ ０ｎ
Ｉｎｓｕｌａｔｏｒ ）構造によシニ層能動層積層構造
で実現した三次元構造の半導体集積回路素子の概念図、
第２図は、本発明の一実施例に於けるテスト回路及びそ
の冗長回路の一部を示す回路図である。 符号の説明 １．２：能動層、 ３：機能部、 ４：入出力部、 ５
：入出力端子、 ６：テスト回路、７：テスト回路入出
力部、 ８：テスト回路用冗長回路、 １１．１２．１
３：能動層、１４：テスト回路、 １５：ヒユーズ。 代理人 弁理士 杉 山 毅 至（他１名）木ネ朗り
−餠騎長４嘘、困 第１図
導体集積回路素子をＳ ＯＩ （Ｓｉｌｉｃｏｎ ０ｎ
Ｉｎｓｕｌａｔｏｒ ）構造によシニ層能動層積層構造
で実現した三次元構造の半導体集積回路素子の概念図、
第２図は、本発明の一実施例に於けるテスト回路及びそ
の冗長回路の一部を示す回路図である。 符号の説明 １．２：能動層、 ３：機能部、 ４：入出力部、 ５
：入出力端子、 ６：テスト回路、７：テスト回路入出
力部、 ８：テスト回路用冗長回路、 １１．１２．１
３：能動層、１４：テスト回路、 １５：ヒユーズ。 代理人 弁理士 杉 山 毅 至（他１名）木ネ朗り
−餠騎長４嘘、困 第１図
Claims (1)
- １、単結晶シリコン基板上に形成した第１の能動層と、
該第１の能動層を電気的に絶縁する絶縁層の上部にビー
ム照射によって多結晶シリコンを溶融成長させて得られ
た第２の能動層の積層構造を有し、前記各能動層は各層
内が任意の幅を有する単結晶能動素子領域及び該領域を
任意の間隔で絶縁する素子分離領域とから成り、上記単
結晶能動素子領域はＰＭＯＳ若しくはＮＭＯＳ又はＣＭ
ＯＳＦＥＴで構成され、前記能動層間を垂直方向に接続
するスルーホールを有する三次元能動層積層構造半導体
集積回路素子であって、前記第１若しくは第２又は第１
、第２の各能動層に、テスト回路を冗長に内蔵したこと
を特徴とする半導体集積回路素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154286A JPS62169355A (ja) | 1986-01-21 | 1986-01-21 | 半導体集積回路素子 |
| US07/267,679 US4888631A (en) | 1986-01-17 | 1988-11-03 | Semiconductor dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154286A JPS62169355A (ja) | 1986-01-21 | 1986-01-21 | 半導体集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169355A true JPS62169355A (ja) | 1987-07-25 |
| JPH0410744B2 JPH0410744B2 (ja) | 1992-02-26 |
Family
ID=11780849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154286A Granted JPS62169355A (ja) | 1986-01-17 | 1986-01-21 | 半導体集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169355A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125951A (ja) * | 1987-11-11 | 1989-05-18 | Hitachi Ltd | トランジスタ回路装置 |
| JPH05274899A (ja) * | 1991-10-14 | 1993-10-22 | Samsung Electron Co Ltd | 試験回路を内蔵したメモリー用半導体集積回路 |
| EP3029684A1 (en) | 2014-12-02 | 2016-06-08 | Fujitsu Limited | Test circuit and method for controlling test circuit |
| EP3037833A2 (en) | 2014-12-26 | 2016-06-29 | Fujitsu Limited | Test circuit and method of controlling test circuit |
| JP2018511928A (ja) * | 2015-02-09 | 2018-04-26 | クアルコム，インコーポレイテッド | ３ｄ集積回路のための重畳ブロックおよび複製されたピンを用いた知的財産ブロック設計 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109841535B (zh) | 2019-01-31 | 2022-04-15 | 合肥鑫晟光电科技有限公司 | 阵列基板及其制备方法、显示面板、显示装置 |
-
1986
- 1986-01-21 JP JP1154286A patent/JPS62169355A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125951A (ja) * | 1987-11-11 | 1989-05-18 | Hitachi Ltd | トランジスタ回路装置 |
| JPH05274899A (ja) * | 1991-10-14 | 1993-10-22 | Samsung Electron Co Ltd | 試験回路を内蔵したメモリー用半導体集積回路 |
| EP3029684A1 (en) | 2014-12-02 | 2016-06-08 | Fujitsu Limited | Test circuit and method for controlling test circuit |
| US9835685B2 (en) | 2014-12-02 | 2017-12-05 | Fujitsu Limited | Test circuit and method for controlling test circuit |
| EP3037833A2 (en) | 2014-12-26 | 2016-06-29 | Fujitsu Limited | Test circuit and method of controlling test circuit |
| US9797949B2 (en) | 2014-12-26 | 2017-10-24 | Fujitsu Limited | Test circuit and method of controlling test circuit |
| JP2018511928A (ja) * | 2015-02-09 | 2018-04-26 | クアルコム，インコーポレイテッド | ３ｄ集積回路のための重畳ブロックおよび複製されたピンを用いた知的財産ブロック設計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410744B2 (ja) | 1992-02-26 |
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