JPH1084083A - 静電気保護回路を備えた半導体装置 - Google Patents

静電気保護回路を備えた半導体装置

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JPH1084083A
JPH1084083A JP9167398A JP16739897A JPH1084083A JP H1084083 A JPH1084083 A JP H1084083A JP 9167398 A JP9167398 A JP 9167398A JP 16739897 A JP16739897 A JP 16739897A JP H1084083 A JPH1084083 A JP H1084083A
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Abstract

(57)【要約】 【課題】従来より面積の小さい静電気保護回路を備えた
半導体装置を提供する。 【解決手段】半導体基板と、半導体基板に三地域に隔離
形成されたアクティブ領域と、三地域に隔離形成された
アクティブ領域のそれぞれと隣り合うように設けられた
複数の素子分離領域と、アクティブ領域に形成されたソ
ース／ドレイン用拡散領域と、アクティブ領域と素子分
離領域上に形成され前記拡散領域を露出させる第１コン
タクトホールを有する第１層間絶縁膜と、第１層間絶縁
膜上に形成され前記第１コンタクトホールを介して前記
拡散領域と電気的に接続する第１配線と、前記の全体構
造の露出した表面上部に形成され前記の三地域に隔離形
成されたアクティブ領域のうちの中央部に位置するアク
ティブ領域上側に位置する前記第１配線を露出させる第
２コンタクトホールを有する第２層間絶縁膜と、第２層
間絶縁膜上に形成され前記第２コンタクトホールを介し
て前記第１配線に電気的に接続する第２配線とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は静電気保護回路を備
えた半導体装置に関し、特に高集積半導体素子に適した
静電気保護回路を備えた半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体素子のパッドは入出力と
アドレス及びコントロール（control）ができる機能
と、パッケージ（package）の時、ボンディングするこ
とができるよう一定面積を有して形成される。さらに、
半導体チップのパッドは外部に露出するリード（lead）
と電気的にコンタクトされるため外部からの静電気が印
加され易いので、半導体素子を保護するためにはパッド
と内部回路の間に静電気保護回路が必要である。それに
より、別途の静電気保護回路を構成するための面積とパ
ッドを形成する面積が常に一定に必要となる。また、半
導体素子が一層高集積化するに従い半導体機能がさらに
複雑化するためパッドの数も増大することになる。それ
により、パッド数の多さとこれに対応する静電気保護回
路の面積が、チップの大きさに相当し、半導体素子の高
集積化への阻害要素になっている。
【０００３】これと関連し、一般的な半導体素子の静電
気保護回路を説明すれば次の通りである。図３は、一般
的な半導体素子のコントロール用及びアドレス用のパッ
ドの静電気保護回路を示す回路図である。一般的な半導
体素子のコントロール及びアドレス用のパッド１００の
静電気保護回路２００は、図３に示すように、パッド１
００と接続するフィールドトランジスタＱ１、Ｑ２を介
しそれぞれＶｃｃ（電源）、Ｖｓｓ（アース）に接続さ
れている。さらに、前記パッド１００から抵抗（Ｒｓ）
を経て入力トランジスタＱ３のゲートに接続されてい
る。そして、前記抵抗（Ｒｓ）の出力とＶｓｓの間にア
クティブＮＭＯＳトランジスタＱ４が接続されている。
この際、前記パッド１００に高電圧が印加されると前記
フィールドトランジスタＱ１、Ｑ２がターンオン（turn
on）動作してＶｃｃ、又はＶｓｓにバイパスされるた
め入力トランジスタＱ３に直接影響を及ぼさないように
なる。
【０００４】一方、一般的な半導体装置の入出力用のパ
ッドの静電気保護回路を説明すれば次の通りである。図
４は、半導体装置の入出力用のパッドの静電気保護回路
を示す回路図である。半導体装置の入出力用のパッド３
００の静電気保護回路４００は、図４に示すように、パ
ッド３００と接続されるアクティブＮＭＯＳ、ＰＭＯＳ
トランジスタＱ１１、Ｑ１２を介しそれぞれＶｃｃ、Ｖ
ｓｓに接続されている。さらに、前記パッド３００に入
力トランジスタＱ１３が接続されている。この際、前記
パッド３００に高電圧が印加されると前記ＮＭＯＳ、Ｐ
ＭＯＳトランジスタＱ１１、Ｑ１２がターンオン動作し
てＶｃｃ、又はＶｓｓにバイパスされるため入力トラン
ジスタＱ１３に直接影響を及ぼさないようになる。
【０００５】これに関し、従来技術に基づく静電気保護
回路を備えた半導体装置を説明すれば次の通りである。
図５は、図３の静電気保護回路を従来の方法で形成する
時、それぞれの領域を配置したレイアウト（layout）図
である。従来技術に基づく静電気保護回路を備えた半導
体装置は、図５に示すように、アクティブ領域１５がパ
ッドに用いられる第２金属層２３の左右に二つずつそれ
ぞれ隔離され配設されている。さらに、前記アクティブ
領域１５に不純物を注入してソース／ドレイン領域を形
成するためのマスク１４が配設されている。そして、外
側に位置する前記アクティブ領域１５内に第１金属層１
９をコンタクトさせるためのコンタクトホール１７ａが
形成されている。さらに、前記第１金属層１９に第２金
属層２３をコンタクトさせるためコンタクトホール２１
ａが形成されている。即ち、パッドに用いられる第２金
属層２３の下部は素子分離領域に用いられ、その横にフ
ィールドトランジスタを備えることにより半導体素子の
面積が増大することになる。
【０００６】図６は、図５のIV−IV線に従い示す断面図
である。図６に示すように、半導体基板１１にアクティ
ブ領域を設けるためフィールド領域に素子分離膜１３、
１３ａを形成する。次いで、前記半導体基板１１のアク
ティブ領域１５に不純物を注入してソース／ドレイン用
拡散領域１５ａを形成する。その次に、前記全体構造の
表面上に第１層間絶縁膜１７を形成し、前記第１層間絶
縁膜１７を選択的に除去して前記ソース／ドレイン拡散
領域１５ａを露出させるコンタクトホール１７ａを形成
する。次いで、前記コンタクトホール１７ａを含む全体
構造の露出した表面上に第１金属層（図示せず）を蒸着
する。その次に、エッチング工程で前記第１金属層をエ
ッチングして第１金属層１９を形成する。次いで、前記
第１金属層１９を含む全体構造の露出した表面上部に第
２層間絶縁膜２１を形成する。その次に、前記第２層間
絶縁膜２１を選択的に除去して第２コンタクトホール２
１ａを形成する。次いで、前記コンタクトホール２１ａ
を含む前記全体構造の露出した表面上部に第２金属層
（図示せず）を蒸着し、前記第２金属層を選択的にエッ
チングしてパッドに用いる第２金属層２３を形成する。
【０００７】
【発明が解決しようとする課題】前記に述べたように、
従来技術に基づく静電気保護回路を備えた半導体装置に
おいては次のような問題点がある。従来技術に基づく静
電気保護回路を備えた半導体装置においては、パッドに
用いる金属層下部に配設された素子分離膜が半導体装置
で特別な機能を果さないにも拘らず多い面積を占めるた
め、半導体装置においての静電気保護回路全体の面積を
低減させることは困難である。従って、従来技術に基づ
く静電気保護回路を備えた半導体装置は高集積半導体装
置の使用には適しない。
【０００８】ここに本発明は、前記従来技術の諸般問題
点を解消するため案出したものであり、半導体装置で静
電気保護回路が占める面積を最大限減少させることがで
きるようにした静電気保護回路を備えた半導体装置を提
供することにその目的がある。さらに、本発明の他の目
的はパワーラインの線幅を極大化してノイズ問題及び素
子の信頼性、例えば静電気／ラッチアップ（Latch−u
p）特性を改善させることができるようにした静電気保
護回路を備えた半導体装置を提供することにある。な
お、本発明のさらに他の目的は高集積半導体装置に適し
た静電気保護回路を備えた半導体装置を提供することに
ある。
【０００９】
【課題を解決するための手段】以上の課題を解決すべ
く、請求項１に記載の発明は、半導体基板と、前記半導
体基板に三地域に隔離形成されたアクティブ領域と、前
記の三地域に隔離形成されたアクティブ領域のそれぞれ
と隣り合うように設けられた複数の素子分離領域と、前
記アクティブ領域に形成されたソース／ドレイン用拡散
領域と、前記アクティブ領域と素子分離領域上に形成さ
れ、前記拡散領域を露出させる第１コンタクトホールを
有する第１層間絶縁膜と、前記第１層間絶縁膜上に形成
され、前記第１コンタクトホールを介して前記拡散領域
と電気的に接続する第１配線と、前記の全体構造の露出
した表面上部に形成され、前記の三地域に隔離形成され
たアクティブ領域のうちの中央部に位置するアクティブ
領域上側に位置する前記第１配線を露出させる第２コン
タクトホールを有する第２層間絶縁膜と、前記第２層間
絶縁膜上に形成され、前記第２コンタクトホールを介し
て前記第１配線に電気的に接続する第２配線とを含んで
なることを特徴とする静電気保護回路を備えた半導体装
置である。
【００１０】請求項２に記載の発明は、請求項１に記載
の発明において、前記第１配線は、パワーライン（Ｖｃ
ｃ／Ｖｓｓ）に用いることを特徴とする。請求項３に記
載の発明は、請求項１または２に記載の発明において、
前記第２配線は、下部の前記アクティブ領域に完全にオ
ーバラップされることを特徴とする。請求項４に記載の
発明は、請求項１〜３のいずれかに記載の発明におい
て、前記第２配線は、二つの第２コンタクトホールを介
してその下部の第１配線と接続することを特徴とする。
請求項５に記載の発明は、請求項１〜４のいずれかに記
載の発明において、前記第２コンタクトホールは、前記
第１コンタクトホール上部の両側部分上に位置すること
を特徴とする。請求項６に記載の発明は、請求項１〜５
のいずれかに記載の発明において、前記第２配線は、そ
の下部の第１配線とオーバラップすることを特徴とす
る。請求項７に記載の発明は、請求項１〜６のいずれか
に記載の発明において、前記第２配線は、その下部の多
数個の第１配線とオーバラップすることを特徴とする。
請求項８に記載の発明は、請求項１〜７のいずれかに記
載の発明において、前記第２配線は、その下部の第１配
線とオーバラップすることを特徴とする。
【００１１】請求項９に記載の発明は、請求項１〜８の
いずれかに記載の発明において、前記第２配線は、入・
出力用のパッドとして用いることを特徴とする。請求項
１０に記載の発明は、請求項１〜９のいずれかに記載の
発明において、前記第２配線は、アドレス用のパッドと
して用いることを特徴とする。請求項１１に記載の発明
は、請求項１〜１０のいずれかに記載の発明において、
前記第２配線は、コントロール用のパッドとして用い
ることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明に基づく静電気保護
回路を備えた半導体装置を添付の図面を参照して詳細に
説明する。図１は、図３の静電気回路において、本発明
に基づいて、それぞれの領域を配置したレイアウト図で
ある。図１に示すように、アクティブ領域３５がパッド
に用いられる第２金属層４３の下部にオーバラップする
ように三個所に隔離され配置されている。さらに、前記
アクティブ領域３５にソース／ドレイン領域を形成する
ためのマスク３４が配設されている。そして、前記アク
ティブ領域３５のそれぞれに第１の配線となる第１金属
層３９をコンタクトするための第１コンタクトホール３
７ａが形成されている。さらに、前記第１金属層３９上
に第２の配線となる第２金属層４３をコンタクトするた
めの第２コンタクトホール４１ａが配設されている。こ
の際、パッドに用いられる第２金属層４３の下部にアク
ティブ領域１５がオーバラップされるため半導体素子の
面積が減少することが分かる。
【００１３】図２は、本発明に基づく図１のVI−VIに沿
って示す断面図である。本発明に基づく静電気保護回路
を備えた半導体装置は、図２に示すように、半導体基板
３１にアクティブ領域を設けるためフィールド領域に素
子分離膜３３を形成する。その次に、前記半導体基板３
１のアクティブ領域３５に不純物を注入してソース／ド
レイン用拡散領域３５ａを形成する。その次に、前記全
体構造の露出した表面上に第１層間絶縁膜３７を形成す
る。次いで、前記第１層間絶縁膜３７を選択的に除去し
て前記ソース／ドレイン拡散領域３５ａを露出させる第
１コンタクトホール３７ａを形成する。その次に、前記
コンタクトホール３７ａを含む前記全体構造の露出した
表面上に第１金属層（図示せず）を蒸着する。次いで、
静電気保護回路を構成するためエッチング工程で前記第
１金属層を選択的にエッチングして第１金属層３９を形
成する。その次に、前記第１金属層３９を含む前記全体
構造の露出した表面上に第２層間絶縁膜４１を蒸着す
る。次いで、第２金属層を前記第１金属層３９にコンタ
クトさせるため前記第２層間絶縁膜４１を選択的に除去
して第２コンタクトホール４１ａを形成する。その次
に、前記コンタクトホール４１ａを含む前記第２層間絶
縁膜４１の露出した表面上部に第２金属層を蒸着する。
次いで、前記第２金属層の一定部分を選択的にエッチン
グして第２金属層４３を形成する。
【００１４】この際、前記第２金属層４３はパッドに用
いられ、その下部にはアクティブ領域が配設されること
になる。さらに、前記アクティブ領域に図３におけるフ
ィールドトランジスタＱ１、Ｑ２を形成することによ
り、半導体装置の面積を最少化させることができる。
尚、前記第２金属層４３はその下部において、Ｖｃｃ、
Ｖｓｓの導電配線に用いられる第１金属層３９とのコン
タクト部分に完全にオーバラップされる。さらに、前記
パッドに用いられる第２金属層４３は入出力、アドレ
ス、又はコントロール用のパッドとして用いられる。そ
して、前記ソ−ス／ドレイン拡散領域３５ａをｎ型、又
はｐ型に形成することができ、前記ソ−ス／ドレイン拡
散領域３５ａ等の間に位置する素子分離膜３３の大きさ
は最少パターンの大きさに形成することができる。
【００１５】
【発明の効果】前記で説明したように、本発明に基づく
静電気保護回路を備えた半導体装置においては次のよう
な効果がある。本発明に基づく静電気保護回路を備えた
半導体装置においては、静電気保護回路に利用されるフ
ィールドトランジスタをパッドに用いられる第２金属層
の下部に位置するよう形成することにより、チップ面積
を効果的に低減することができる。従って、これにより
パワーラインの線幅を極大化してノイズ問題及び信頼
性、例えば静電気／ラッチアップ（Latch−up）特性を
改善させることができる。そのため、本発明に基づく静
電気保護回路を備えた半導体装置は高集積半導体素子に
好適に用いることができる。
【図面の簡単な説明】
【図１】本発明に基づくパッドと静電気保護回路を構成
したレイアウトを示す図である。
【図２】図１のVI−VI線に沿って示す断面図である。
【図３】一般的な半導体装置のコントロール及びアドレ
ス用のパッドの静電気保護回路を示す回路図である。
【図４】一般的な半導体装置の入出力用のパッドの静電
気保護回路を示した回路図である。
【図５】従来技術に基づくパッドと静電気保護回路を構
成したレイアウトを示す図である。
【図６】図５のVI−VI線に沿って示す断面図である。
【符号の説明】
３１ 半導体基板 ３３ 素子分離膜 ３４ マスク ３５ アクティブ領域 ３７ 第１層間絶縁膜 ３７ａ 第１コンタクトホール ３９ 第１金属層 ４１ 第２層間絶縁膜 ４１ａ 第２コンタクトホール ４３ 第２金属層

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、前記半導体基板に三地域に
    隔離形成されたアクティブ領域と、 前記の三地域に隔離形成されたアクティブ領域のそれぞ
    れと隣り合うように設けられた複数の素子分離領域と、 前記アクティブ領域に形成されたソース／ドレイン用拡
    散領域と、 前記アクティブ領域と素子分離領域上に形成され、前記
    拡散領域を露出させる第１コンタクトホールを有する第
    １層間絶縁膜と、 前記第１層間絶縁膜上に形成され、前記第１コンタクト
    ホールを介して前記拡散領域と電気的に接続する第１配
    線と、 前記の全体構造の露出した表面上部に形成され、前記の
    三地域に隔離形成されたアクティブ領域のうちの中央部
    に位置するアクティブ領域上側に位置する前記第１配線
    を露出させる第２コンタクトホールを有する第２層間絶
    縁膜と、 前記第２層間絶縁膜上に形成され、前記第２コンタクト
    ホールを介して前記第１配線に電気的に接続する第２配
    線とを含んでなることを特徴とする静電気保護回路を備
    えた半導体装置。
  2. 【請求項２】前記第１配線は、パワーライン（Ｖｃｃ／
    Ｖｓｓ）に用いることを特徴とする請求項１記載の静電
    気保護回路を備えた半導体装置。
  3. 【請求項３】前記第２配線は、下部の前記アクティブ領
    域に完全にオーバラップされることを特徴とする請求項
    １または２に記載の静電気保護回路を備えた半導体装
    置。
  4. 【請求項４】前記第２配線は、二つの第２コンタクトホ
    ールを介してその下部の第１配線と接続することを特徴
    とする請求項１〜３のいずれかに記載の静電気保護回路
    を備えた半導体装置。
  5. 【請求項５】前記第２コンタクトホールは、前記第１コ
    ンタクトホール上部の両側部分上に位置することを特徴
    とする請求項１〜４のいずれかに記載の静電気保護回路
    を備えた半導体装置。
  6. 【請求項６】前記第２配線は、その下部の第１配線とオ
    ーバラップすることを特徴とする請求項１〜５のいずれ
    かに記載の静電気保護回路を備えた半導体装置。
  7. 【請求項７】前記第２配線は、その下部の多数個の第１
    配線とオーバラップすることを特徴とする請求項１〜６
    のいずれかに記載の静電気保護回路を備えた半導体装
    置。
  8. 【請求項８】前記第２配線は、その下部の第１配線とオ
    ーバラップすることを特徴とする請求項１〜７のいずれ
    かに記載の静電気保護回路を備えた半導体装置。
  9. 【請求項９】前記第２配線は、入・出力用のパッドとし
    て用いることを特徴とする請求項１〜８のいずれかに記
    載の静電気保護回路を備えた半導体装置。
  10. 【請求項１０】前記第２配線は、アドレス用のパッドと
    して用いることを特徴とする請求項１〜９のいずれかに
    記載の静電気保護回路を備えた半導体装置。
  11. 【請求項１１】前記第２配線は、コントロール用のパッ
    ドとして用いることを特徴とする請求項１〜１０のいず
    れかに記載の静電気保護回路を備えた半導体装置。
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