JPH0685249A - Ｍｏｓ型半導体装置の入力保護回路 - Google Patents
Ｍｏｓ型半導体装置の入力保護回路Info
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- JPH0685249A JPH0685249A JP4234426A JP23442692A JPH0685249A JP H0685249 A JPH0685249 A JP H0685249A JP 4234426 A JP4234426 A JP 4234426A JP 23442692 A JP23442692 A JP 23442692A JP H0685249 A JPH0685249 A JP H0685249A
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Abstract
(57)【要約】
【目的】静電気放電ストレスなどの外部からのストレス
によるＭＯＳ型半導体装置の入力ゲートや内部回路の破
壊を防止し、より信頼性の高いＭＯＳ型半導体装置の入
力保護回路を提供する。 【構成】入力端子にコレクタが接続されたダーリントン
接続の第１と第２のトランジスタと、一端が入力パッド
に、他端がＭＯＳ型半導体装置の入力ゲートに接続され
る抵抗素子とを設け必要に応じて、ゲート接地トランジ
スタをこの抵抗素子の他端に接続したＭＯＳ型半導体装
置の入力保護回路。
によるＭＯＳ型半導体装置の入力ゲートや内部回路の破
壊を防止し、より信頼性の高いＭＯＳ型半導体装置の入
力保護回路を提供する。 【構成】入力端子にコレクタが接続されたダーリントン
接続の第１と第２のトランジスタと、一端が入力パッド
に、他端がＭＯＳ型半導体装置の入力ゲートに接続され
る抵抗素子とを設け必要に応じて、ゲート接地トランジ
スタをこの抵抗素子の他端に接続したＭＯＳ型半導体装
置の入力保護回路。
Description
【０００１】
【産業上の利用分野】本発明は、過大な電荷から内部回
路を保護することのできる分流能力の高いＭＯＳ型半導
体装置の入力保護回路に関する。
路を保護することのできる分流能力の高いＭＯＳ型半導
体装置の入力保護回路に関する。
【０００２】
【従来の技術】半導体集積回路が使用される環境条件に
は、温度、湿度、機械的な衝撃などと並んで、運搬や組
立時に特に問題となる静電気ショックがある。ところで
高集積化に伴って、加工技術が向上し、素子寸法の微細
化が進むにつれて、静電気に対する耐性は悪化してい
る。すなわち、静電気放電（ＥＳＤ：Electro Static D
ischarge）のストレスにより、半導体集積回路には劣化
あるいは破壊が生じていた。このような静電気放電は、
帯電した人間や物体が半導体集積回路の端子、特に入力
端子を介して放電したり、半導体集積回路のパッケージ
自体が帯電して、他の物体に放電することで生じてい
た。
は、温度、湿度、機械的な衝撃などと並んで、運搬や組
立時に特に問題となる静電気ショックがある。ところで
高集積化に伴って、加工技術が向上し、素子寸法の微細
化が進むにつれて、静電気に対する耐性は悪化してい
る。すなわち、静電気放電（ＥＳＤ：Electro Static D
ischarge）のストレスにより、半導体集積回路には劣化
あるいは破壊が生じていた。このような静電気放電は、
帯電した人間や物体が半導体集積回路の端子、特に入力
端子を介して放電したり、半導体集積回路のパッケージ
自体が帯電して、他の物体に放電することで生じてい
た。
【０００３】特に、ＭＯＳ型半導体集積回路において
は、薄いゲート酸化膜を有しているため、このゲート酸
化膜が静電気放電ストレスによって最も破壊されやすい
ということから、入力端子には入力保護回路が用いられ
ている。このような入力保護回路は、ＭＯＳ型半導体集
積回路のゲートに加わる電圧をダイオードのブレークダ
ウンやフィールドトランジスタによりクランプし、入力
端子パッドとクランプ素子間でＲＩ（抵抗×電流）によ
って電圧降下させている（特開昭６１−２９６７７３号
公報参照）。
は、薄いゲート酸化膜を有しているため、このゲート酸
化膜が静電気放電ストレスによって最も破壊されやすい
ということから、入力端子には入力保護回路が用いられ
ている。このような入力保護回路は、ＭＯＳ型半導体集
積回路のゲートに加わる電圧をダイオードのブレークダ
ウンやフィールドトランジスタによりクランプし、入力
端子パッドとクランプ素子間でＲＩ（抵抗×電流）によ
って電圧降下させている（特開昭６１−２９６７７３号
公報参照）。
【０００４】このような従来のＭＯＳ型半導体装置の入
力保護回路の一例の模式断面図を図４に示す。図中１は
ｐ型基板、２はｎ型拡散層、３は金属配線、４は厚い酸
化膜、５は層間絶縁膜である。従来のＭＯＳ型半導体装
置の入力保護回路は、図４に示すパターンでｐ型基板１
上に形成されている。この等価回路を図５に示す。
力保護回路の一例の模式断面図を図４に示す。図中１は
ｐ型基板、２はｎ型拡散層、３は金属配線、４は厚い酸
化膜、５は層間絶縁膜である。従来のＭＯＳ型半導体装
置の入力保護回路は、図４に示すパターンでｐ型基板１
上に形成されている。この等価回路を図５に示す。
【０００５】図５に示す入力保護回路３０においては、
入口パッド１１には厚い酸化膜のトランジスタ（シック
オキサイドトランジスタ）３１のゲートとドレインおよ
び保護抵抗３２の一端がつながれている。ここでトラン
ジスタ３１のソースは接地されている。抵抗３２の他端
はゲートが接地された薄い酸化膜のトランジスタ（ＭＯ
ＳＦＥＴ）３４のドレインと、入力が保護されたＭＯＳ
型半導体装置の入力ゲートにつながれている。ここでゲ
ート接地ＭＯＳＦＥＴ３４はフィールドプレートダイオ
ードとしてよく知られており、そのソースは接地されて
いる。また、抵抗３２はダイオード３３につながれてい
る。
入口パッド１１には厚い酸化膜のトランジスタ（シック
オキサイドトランジスタ）３１のゲートとドレインおよ
び保護抵抗３２の一端がつながれている。ここでトラン
ジスタ３１のソースは接地されている。抵抗３２の他端
はゲートが接地された薄い酸化膜のトランジスタ（ＭＯ
ＳＦＥＴ）３４のドレインと、入力が保護されたＭＯＳ
型半導体装置の入力ゲートにつながれている。ここでゲ
ート接地ＭＯＳＦＥＴ３４はフィールドプレートダイオ
ードとしてよく知られており、そのソースは接地されて
いる。また、抵抗３２はダイオード３３につながれてい
る。
【０００６】ここで、図５の抵抗３２は、図４に示す様
にｎ型拡散層２を用いた抵抗であり、ｎ型拡散層２とｐ
型基板１との間でｐｎ接合からなるダイオード３３が形
成されることになる。ここで、このダイオード３３は、
正の高電圧パルスが印加された時、このダイオード３３
のブレークダウンによって弱干の分流能力を持ち、負の
高電圧パルスは順方向であるのでそのまま流下させる能
力を持つことになる。
にｎ型拡散層２を用いた抵抗であり、ｎ型拡散層２とｐ
型基板１との間でｐｎ接合からなるダイオード３３が形
成されることになる。ここで、このダイオード３３は、
正の高電圧パルスが印加された時、このダイオード３３
のブレークダウンによって弱干の分流能力を持ち、負の
高電圧パルスは順方向であるのでそのまま流下させる能
力を持つことになる。
【０００７】パッド１１に上述した様々の理由で、静電
気放電に基づく高い電圧（高い静電圧）がかかった場
合、ＭＯＳトランジスタ３１はそのドレイン−ソース間
に高電圧が印加されるのでパンチスルー現象を起こし、
その静電気に基づく電荷はトランジスタ３１を介して分
流する。抵抗３２があるので、パッド１１に印加された
高電圧ストレスは電圧降下するが、これでも不十分であ
る時、さらにトランジスタ（フィールドプレートダイオ
ード）３４がＭＯＳ型半導体装置の入力ゲートＳの破壊
電圧より低い電圧でブレークダウンし分流する。従っ
て、ＭＯＳ型半導体装置の入力ゲートＳには十分に電圧
降下した残りが流れ込むので、ＭＯＳ型半導体装置の内
部回路には破壊電圧より高い過大電圧の電荷が流れなく
なる。このようにしてＭＯＳ型半導体装置の内部回路が
保護されていた。
気放電に基づく高い電圧（高い静電圧）がかかった場
合、ＭＯＳトランジスタ３１はそのドレイン−ソース間
に高電圧が印加されるのでパンチスルー現象を起こし、
その静電気に基づく電荷はトランジスタ３１を介して分
流する。抵抗３２があるので、パッド１１に印加された
高電圧ストレスは電圧降下するが、これでも不十分であ
る時、さらにトランジスタ（フィールドプレートダイオ
ード）３４がＭＯＳ型半導体装置の入力ゲートＳの破壊
電圧より低い電圧でブレークダウンし分流する。従っ
て、ＭＯＳ型半導体装置の入力ゲートＳには十分に電圧
降下した残りが流れ込むので、ＭＯＳ型半導体装置の内
部回路には破壊電圧より高い過大電圧の電荷が流れなく
なる。このようにしてＭＯＳ型半導体装置の内部回路が
保護されていた。
【０００８】
【発明が解決しようとする課題】近年、ＬＳＩの微細化
が進んでおり、必然的に絶縁膜厚やゲート酸化膜厚が薄
くなってきている。このため、入力段のＭＯＳトランジ
スタのゲート破壊耐圧が低下してきている。その上、微
細化によって高集積化されたＬＳＩなどのＭＯＳ型半導
体装置には高速の動作速度が要求される。ところで、Ｍ
ＯＳ型半導体装置を高い耐圧まで保護するために、上述
した入力保護回路に用いられるダイオードやフィールド
トランジスタの面積を大きくすることや抵抗を大きくす
ることも考えられるが、それに伴って入力容量が増加し
たり、保護回路自身の時定数が大きくなったりするた
め、高速動作を妨げることになる。また、拡散層やポリ
シリコン層による抵抗では抵抗値を大きくすることは困
難である。さらに、仮に大きな抵抗を使うことができて
も、大きな抵抗では入力保護回路自体が破壊されること
になる。このため、より性能のよい入力保護回路が望ま
れていた。
が進んでおり、必然的に絶縁膜厚やゲート酸化膜厚が薄
くなってきている。このため、入力段のＭＯＳトランジ
スタのゲート破壊耐圧が低下してきている。その上、微
細化によって高集積化されたＬＳＩなどのＭＯＳ型半導
体装置には高速の動作速度が要求される。ところで、Ｍ
ＯＳ型半導体装置を高い耐圧まで保護するために、上述
した入力保護回路に用いられるダイオードやフィールド
トランジスタの面積を大きくすることや抵抗を大きくす
ることも考えられるが、それに伴って入力容量が増加し
たり、保護回路自身の時定数が大きくなったりするた
め、高速動作を妨げることになる。また、拡散層やポリ
シリコン層による抵抗では抵抗値を大きくすることは困
難である。さらに、仮に大きな抵抗を使うことができて
も、大きな抵抗では入力保護回路自体が破壊されること
になる。このため、より性能のよい入力保護回路が望ま
れていた。
【０００９】本発明の目的は、上記従来技術の問題を解
消し、高集積ＭＯＳ型ＬＳＩなどのの微細化されたＭＯ
Ｓ型半導体装置の内部回路を入力される過大な電荷から
保護することのできる分流能力の高いより性能のよいＭ
ＯＳ型半導体装置の入力保護回路を提供することにあ
る。
消し、高集積ＭＯＳ型ＬＳＩなどのの微細化されたＭＯ
Ｓ型半導体装置の内部回路を入力される過大な電荷から
保護することのできる分流能力の高いより性能のよいＭ
ＯＳ型半導体装置の入力保護回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力端子にそのコレクタが接続される第
１のトランジスタと、ベースが上記第１のトランジスタ
のエミッタに、コレクタが上記入力端子に、およびエミ
ッタが基準電位にそれぞれ接続される第２のトランジス
タと、一端が上記入力端子に、他端がＭＯＳ型トランジ
スタのゲートに接続される抵抗素子とを備えたことを特
徴とするＭＯＳ型半導体装置の入力保護回路を提供する
ものである。
に、本発明は、入力端子にそのコレクタが接続される第
１のトランジスタと、ベースが上記第１のトランジスタ
のエミッタに、コレクタが上記入力端子に、およびエミ
ッタが基準電位にそれぞれ接続される第２のトランジス
タと、一端が上記入力端子に、他端がＭＯＳ型トランジ
スタのゲートに接続される抵抗素子とを備えたことを特
徴とするＭＯＳ型半導体装置の入力保護回路を提供する
ものである。
【００１１】また、上記ＭＯＳ型半導体装置の入力保護
回路であって、さらに、前記ＭＯＳ型半導体装置のゲー
ト側の前記抵抗素子の他端に、ドレインが接続され、ゲ
ートおよびソースが前記基準電位に接続された第３のト
ランジスタを備えたことを特徴とするＭＯＳ型半導体装
置の入力保護回路を提供するものである。
回路であって、さらに、前記ＭＯＳ型半導体装置のゲー
ト側の前記抵抗素子の他端に、ドレインが接続され、ゲ
ートおよびソースが前記基準電位に接続された第３のト
ランジスタを備えたことを特徴とするＭＯＳ型半導体装
置の入力保護回路を提供するものである。
【００１２】
【発明の作用】本発明のＭＯＳ型半導体装置の入力保護
回路は、上記構成により、高い静電圧が入力端子にかか
ったとき、その電荷の大部分が抵抗素子の前段に設けら
れた、非常に高い電流増幅率を持つダーリントン接続の
第１および第２のバイポーラトランジスタ側に分流す
る。すなわち、非常に低い抵抗でシャントされたことに
なり、抵抗素子で電圧降下し、ＭＯＳ型半導体装置のＭ
ＯＳ型トランジスタの入力ゲートや内部回路には、低電
圧のわずかな電荷のみが流入することになる。従って、
たとえ、静電気に基づく高い電圧が印加されても、本発
明の入力保護回路はその高い分流能力によって過大な電
荷の流入を防止し、それによってＭＯＳ型半導体装置の
入力ゲートや内部回路の破壊を防止し、これらを保護す
ることができる。抵抗素子が接続される入力ゲートにフ
ィールドプレートダイオードが接続された本発明の入力
保護回路は、分流能力がさらに高く、より高い保護能力
を備えた高い信頼性を持つものとなる。
回路は、上記構成により、高い静電圧が入力端子にかか
ったとき、その電荷の大部分が抵抗素子の前段に設けら
れた、非常に高い電流増幅率を持つダーリントン接続の
第１および第２のバイポーラトランジスタ側に分流す
る。すなわち、非常に低い抵抗でシャントされたことに
なり、抵抗素子で電圧降下し、ＭＯＳ型半導体装置のＭ
ＯＳ型トランジスタの入力ゲートや内部回路には、低電
圧のわずかな電荷のみが流入することになる。従って、
たとえ、静電気に基づく高い電圧が印加されても、本発
明の入力保護回路はその高い分流能力によって過大な電
荷の流入を防止し、それによってＭＯＳ型半導体装置の
入力ゲートや内部回路の破壊を防止し、これらを保護す
ることができる。抵抗素子が接続される入力ゲートにフ
ィールドプレートダイオードが接続された本発明の入力
保護回路は、分流能力がさらに高く、より高い保護能力
を備えた高い信頼性を持つものとなる。
【００１３】
【実施例】本発明に係るＭＯＳ型半導体装置の入力保護
回路の好適実施例を添付の図面を参照して詳細に説明す
る。図１は本発明に係るＭＯＳ型半導体装置の入力保護
回路の断面模式図、図２は図１の等価回路である。
回路の好適実施例を添付の図面を参照して詳細に説明す
る。図１は本発明に係るＭＯＳ型半導体装置の入力保護
回路の断面模式図、図２は図１の等価回路である。
【００１４】図１において、１はｐ型基板、２はｎ型拡
散層、３は金属配線、４は厚い酸化膜、５は層間絶縁
層、６はｐ型拡散層、７はｎウエルである。
散層、３は金属配線、４は厚い酸化膜、５は層間絶縁
層、６はｐ型拡散層、７はｎウエルである。
【００１５】本発明のＭＯＳ型半導体装置の入力保護回
路１０は、図１に示すパターンでｐ型基板１上に形成さ
れる。この等価回路は図２に示すように、入力パッド１
１に第１および第２のｎｐｎ型バイポーラトランジスタ
１２，１３のコレクタ１２Ｃ，１３Ｃがつながれてい
る。第１のトランジスタ１２のエミッタ１２Ｅは第２の
トランジスタ１３のベース１３Ｂにつながれている。す
なわち、第１および第２のバイポーラトランジスタ１２
および１３は、ダーリントン接続される。また、第２の
トランジスタ１３のエミッタ１３Ｅが基準電圧に、コレ
クタ１３Ｃが抵抗素子１４を介してＭＯＳ型半導体装置
の入力ゲートＳにつながれてる。ここで、抵抗素子１４
は、別に設けているが、本発明はこれに限定されず、基
板１に予め作り込んでもよい。
路１０は、図１に示すパターンでｐ型基板１上に形成さ
れる。この等価回路は図２に示すように、入力パッド１
１に第１および第２のｎｐｎ型バイポーラトランジスタ
１２，１３のコレクタ１２Ｃ，１３Ｃがつながれてい
る。第１のトランジスタ１２のエミッタ１２Ｅは第２の
トランジスタ１３のベース１３Ｂにつながれている。す
なわち、第１および第２のバイポーラトランジスタ１２
および１３は、ダーリントン接続される。また、第２の
トランジスタ１３のエミッタ１３Ｅが基準電圧に、コレ
クタ１３Ｃが抵抗素子１４を介してＭＯＳ型半導体装置
の入力ゲートＳにつながれてる。ここで、抵抗素子１４
は、別に設けているが、本発明はこれに限定されず、基
板１に予め作り込んでもよい。
【００１６】以上のように構成される本発明の入力保護
回路１０において、入力端子パッド１１に高い静電圧
（静電気放電ストレス）がかかると、オープンとなって
いるベース１２Ｂを構成する部分であるｐ型基板１−ｎ
型拡散層２のｐｎ接合にブレークダウンが生じ、ベース
電流が流れ、第１トランジスタ１２がオンし、コレクタ
１２Ｃからエミッタ１２Ｅにコレクタ電流が流れ、この
コレクタ電流がベース電流として第１トランジスタ１２
とダーリントン接続された第２トランジスタ１３のベー
ス１３Ｂに流入する。このベース１３Ｂからエミッタ１
３Ｅに流れるベース電流によって、第２トランジスタ１
３はオンし、大きなコレクタ電流をコレクタ１３Ｃから
接地されたエミッタ１３Ｅに流すことができる。このよ
うに、第１トランジスタ１２と第２トランジスタ１３は
ダーリントン接続されているため、これらのダーリント
ン接続されたトランジスタ１２および１３全体としての
みかけの直流電流増幅率ｈFEを極めて大きくすることが
できる。すなわち、このダーリントン接続トランジスタ
１２および１３は、分流能力が極めて高い分流素子とし
て機能することができる。
回路１０において、入力端子パッド１１に高い静電圧
（静電気放電ストレス）がかかると、オープンとなって
いるベース１２Ｂを構成する部分であるｐ型基板１−ｎ
型拡散層２のｐｎ接合にブレークダウンが生じ、ベース
電流が流れ、第１トランジスタ１２がオンし、コレクタ
１２Ｃからエミッタ１２Ｅにコレクタ電流が流れ、この
コレクタ電流がベース電流として第１トランジスタ１２
とダーリントン接続された第２トランジスタ１３のベー
ス１３Ｂに流入する。このベース１３Ｂからエミッタ１
３Ｅに流れるベース電流によって、第２トランジスタ１
３はオンし、大きなコレクタ電流をコレクタ１３Ｃから
接地されたエミッタ１３Ｅに流すことができる。このよ
うに、第１トランジスタ１２と第２トランジスタ１３は
ダーリントン接続されているため、これらのダーリント
ン接続されたトランジスタ１２および１３全体としての
みかけの直流電流増幅率ｈFEを極めて大きくすることが
できる。すなわち、このダーリントン接続トランジスタ
１２および１３は、分流能力が極めて高い分流素子とし
て機能することができる。
【００１７】すなわち、パッド１１に高い静電圧が印加
されたとき、第１と第２のトランジスタ１２，１３を介
して基準電位、すなわち接地側に大部分の電荷が分流す
ることになる。これは、低抵抗が抵抗素子１４の前段に
並列につながれたことになり、抵抗素子１４の入力端に
は、分流後に残った電荷が抵抗素子１４に流入し、抵抗
素子１４で電圧降下して、ＭＯＳ型半導体装置の内部回
路の破壊電圧、特に入力ゲートの破壊電圧より十分に低
い低電圧のわずかな電荷がＭＯＳ型半導体の入力ゲート
Ｓへ流入することになる。このようにして、たとえ、入
力端子パッド１１に高い電圧の静電気放電ストレスがか
かっても、この過大な電荷は、本発明の入力保護回路１
０では大きな分流能力を持つダーリントン接続トランジ
スタ１２および１３からなる分流素子によって、流下さ
れ、残った電荷も抵抗素子１４によってエネルギーを放
出して、大きく電圧降下した後にＭＯＳ型半導体装置の
入力ゲートＳに流入するので、入力ゲートＳへは過大な
電荷の流入がなく、低電圧、小電流が流れる。これによ
り、ＭＯＳ型半導体回路は静電気放電に対し十分な信頼
性をもって保護されたものとなる。
されたとき、第１と第２のトランジスタ１２，１３を介
して基準電位、すなわち接地側に大部分の電荷が分流す
ることになる。これは、低抵抗が抵抗素子１４の前段に
並列につながれたことになり、抵抗素子１４の入力端に
は、分流後に残った電荷が抵抗素子１４に流入し、抵抗
素子１４で電圧降下して、ＭＯＳ型半導体装置の内部回
路の破壊電圧、特に入力ゲートの破壊電圧より十分に低
い低電圧のわずかな電荷がＭＯＳ型半導体の入力ゲート
Ｓへ流入することになる。このようにして、たとえ、入
力端子パッド１１に高い電圧の静電気放電ストレスがか
かっても、この過大な電荷は、本発明の入力保護回路１
０では大きな分流能力を持つダーリントン接続トランジ
スタ１２および１３からなる分流素子によって、流下さ
れ、残った電荷も抵抗素子１４によってエネルギーを放
出して、大きく電圧降下した後にＭＯＳ型半導体装置の
入力ゲートＳに流入するので、入力ゲートＳへは過大な
電荷の流入がなく、低電圧、小電流が流れる。これによ
り、ＭＯＳ型半導体回路は静電気放電に対し十分な信頼
性をもって保護されたものとなる。
【００１８】なお、本発明の入力保護回路１０におい
て、上記で第１と第２のトランジスタ１２，１３に大部
分の電荷が分流される理由は、次の作用による。第１と
第２のバイポーラトランジスタ１２，１３はダーリント
ン接続されているため、第１と第２のトランジスタ１
２，１３の電流増幅率ｈFEをβ1 ，β2 とすると、全増
幅率はおよそβ1 β2 となり、上述したように、大きな
値となる。図２では第１のトランジスタ１２のベース１
２Ｂはオープンになっているが、瞬時に高い静電圧がか
かると、ベース１２Ｂにブレークダウン電流が流れ込
み、この電流がトリガーとなり第１のトランジスタ１２
をオンし、次いで第２のトランジスタ１３をオンする。
従って、次々に増幅されトランジスタ１２，１３側に電
荷の大部分が分流することになる。
て、上記で第１と第２のトランジスタ１２，１３に大部
分の電荷が分流される理由は、次の作用による。第１と
第２のバイポーラトランジスタ１２，１３はダーリント
ン接続されているため、第１と第２のトランジスタ１
２，１３の電流増幅率ｈFEをβ1 ，β2 とすると、全増
幅率はおよそβ1 β2 となり、上述したように、大きな
値となる。図２では第１のトランジスタ１２のベース１
２Ｂはオープンになっているが、瞬時に高い静電圧がか
かると、ベース１２Ｂにブレークダウン電流が流れ込
み、この電流がトリガーとなり第１のトランジスタ１２
をオンし、次いで第２のトランジスタ１３をオンする。
従って、次々に増幅されトランジスタ１２，１３側に電
荷の大部分が分流することになる。
【００１９】このようにして、本発明の入力保護回路
は、従来の入力保護回路、特に図４および図５に示す入
力保護回路３０より大きい分流能力を有し、より大きい
分流を生じさせることができるので、ＭＯＳ型半導体装
置の入力ゲートＳへその内部回路の破壊を生じるような
高い電圧の過大な電荷が流入することがなく、より安全
で信頼性のある入力保護回路となる。
は、従来の入力保護回路、特に図４および図５に示す入
力保護回路３０より大きい分流能力を有し、より大きい
分流を生じさせることができるので、ＭＯＳ型半導体装
置の入力ゲートＳへその内部回路の破壊を生じるような
高い電圧の過大な電荷が流入することがなく、より安全
で信頼性のある入力保護回路となる。
【００２０】また、図３に示すように、抵抗１４の後に
フィールドプレートダイオード１５を設け、さらに安全
を図ってもよい。フィールドプレートダイオード１５
は、図５に示す従来の入力保護回路３０のフィールドプ
レートダイオード３４と同様なものを用いればよく、抵
抗素子３２で電圧降下した静電荷をさらに分流すること
ができれば、どのようなものでもよい。
フィールドプレートダイオード１５を設け、さらに安全
を図ってもよい。フィールドプレートダイオード１５
は、図５に示す従来の入力保護回路３０のフィールドプ
レートダイオード３４と同様なものを用いればよく、抵
抗素子３２で電圧降下した静電荷をさらに分流すること
ができれば、どのようなものでもよい。
【００２１】
【発明の効果】以上詳述したように、本発明によれば入
力保護抵抗の前にダーリントン接続のバイポーラトラン
ジスタを並列に設けたので、分流性能を大幅に向上させ
ることができ、高電圧の静電気放電による過大な電荷の
ＭＯＳ型半導体装置の入力ゲートへの流入を防止し、内
部回路の静電気放電ストレスによる破壊や劣化を防止す
ることができるので、より信頼性の高いＭＯＳ型半導体
装置の入力保護回路を得ることができる。
力保護抵抗の前にダーリントン接続のバイポーラトラン
ジスタを並列に設けたので、分流性能を大幅に向上させ
ることができ、高電圧の静電気放電による過大な電荷の
ＭＯＳ型半導体装置の入力ゲートへの流入を防止し、内
部回路の静電気放電ストレスによる破壊や劣化を防止す
ることができるので、より信頼性の高いＭＯＳ型半導体
装置の入力保護回路を得ることができる。
【図１】 本発明に係るＭＯＳ型半導体装置の入力保護
回路の一実施例の断面模式図である。
回路の一実施例の断面模式図である。
【図２】 図１に示すＭＯＳ型半導体装置の入力保護回
路の等価回路図である。
路の等価回路図である。
【図３】 本発明に係るＭＯＳ型半導体装置の入力保護
回路の他の実施例の回路図である。
回路の他の実施例の回路図である。
【図４】 従来のＭＯＳ型半導体装置の入力保護回路の
断面模式図である。
断面模式図である。
【図５】 図４に示すＭＯＳ型半導体装置の入力保護回
路の等価回路図である。
路の等価回路図である。
１０ ＭＯＳ型半導体装置の入力保護回路 １１ 入力パッド １２ 第１のバイポーラトランジスタ １３ 第２のバイポーラトランジスタ １４ 抵抗素子 １５ フィールドプレートダイオード
Claims (2)
- 【請求項１】入力端子にそのコレクタが接続される第１
のトランジスタと、ベースが上記第１のトランジスタの
エミッタに、コレクタが上記入力端子に、およびエミッ
タが基準電位にそれぞれ接続される第２のトランジスタ
と、一端が上記入力端子に、他端がＭＯＳ型半導体装置
のゲートに接続される抵抗素子とを備えたことを特徴と
するＭＯＳ型半導体装置の入力保護回路。 - 【請求項２】請求項１に記載のＭＯＳ型半導体装置の入
力保護回路であって、さらに、前記ＭＯＳ型半導体装置
のゲート側の前記抵抗素子の他端に、ドレインが接続さ
れ、ゲートおよびソースが前記基準電位に接続された第
３のトランジスタを備えたことを特徴とするＭＯＳ型半
導体装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234426A JPH0685249A (ja) | 1992-09-02 | 1992-09-02 | Ｍｏｓ型半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234426A JPH0685249A (ja) | 1992-09-02 | 1992-09-02 | Ｍｏｓ型半導体装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685249A true JPH0685249A (ja) | 1994-03-25 |
Family
ID=16970837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4234426A Withdrawn JPH0685249A (ja) | 1992-09-02 | 1992-09-02 | Ｍｏｓ型半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685249A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821587A (en) * | 1996-06-24 | 1998-10-13 | Hyundai Electronics Industries Co., Ltd | Field effect transistors provided with ESD circuit |
| US6292500B1 (en) | 1998-04-23 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser device |
| JP2009513040A (ja) * | 2005-09-19 | 2009-03-26 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | Ｅｓｄ保護回路 |
-
1992
- 1992-09-02 JP JP4234426A patent/JPH0685249A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821587A (en) * | 1996-06-24 | 1998-10-13 | Hyundai Electronics Industries Co., Ltd | Field effect transistors provided with ESD circuit |
| US6292500B1 (en) | 1998-04-23 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser device |
| JP2009513040A (ja) * | 2005-09-19 | 2009-03-26 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | Ｅｓｄ保護回路 |
| JP4896137B2 (ja) * | 2005-09-19 | 2012-03-14 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | Ｅｓｄ保護回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |