JP2626229B2 - 半導体入力保護装置 - Google Patents

半導体入力保護装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力端子に加えられる静電気などの外部サー
ジから装置を保護するための入力保護回路を備えた半導
体装置の半導体入力保護装置に関する。
〔従来の技術〕
半導体装置、特にMOS ICおよびBi−CMOS ICでは、ゲ
ート絶縁膜として膜厚20〜30nm程度の非常に薄いシリコ
ン酸化膜が使用されている。このため、外部より印加さ
れる静電気やノイズなどにより、ゲート絶縁膜は容易に
絶縁破壊する。それ故、半導体入力保護装置は不可欠で
ある。
古典的な半導体入力保護装置としては、入力保護抵抗
が用いられた。入力保護抵抗は、入力端子と内部回路と
の間に挿入されていた。入力保護抵抗の抵抗値，および
入力保護抵抗等による浮遊容量により構成される時定数
により外部サージが緩和されていた。
次世代の半導体入力保護装置としては、入力保護抵抗
と保護用のMOSトランジスタとが併用されるようになっ
た。保護用のMOSトランジスタの有する容量は、浮遊容
量の代りの保護容量として機能した。更に保護用のMOS
トランジスタは、例えば20V以上のサージを接地側に逃
す機能を有していた。保護用のMOSトランジスタには、
２つの型があった。第１の型は、ドレインとゲート電極
とが入力端子側に接続され、ソースが接地側に接続さ
れ、ゲート絶縁膜の代りにフィールド酸化膜が用いられ
ていた。（以後、第１の型の保護用のMOSトランジスタ
をVT2型トランジスタと記す。）第２の型は、内部回路
を構成するMOSトランジスタと同じ構造であり、ドレイ
ンが入力端子側に接続され、ソースとゲート電極とが接
地側に接続されていた。（以後、第２の型の保護用のMO
SトランジスタをBVDS型トランジスタと記す。）これら
の保護素子を用いた代表的な半導体入力保護装置は、以
下のように構成されていた。入力端子は、第１の入力保
護抵抗であるところの第１の不純物拡散層抵抗の第１の
端子，およびVT2型トランジスタのゲート電極に接続さ
れていた。第１の不純物拡散層抵抗の第２の端子は、第
２の入力保護抵抗であるところの第２の不純物拡散抵抗
の第１の端子，およびVT2型トランジスタのドレインに
接続される。第２の不純物拡散層抵抗の第２の端子は、
BVDS型トランジスタのドレイン，および内部回路に接続
されていた。VT2型トランジスタ並びにBVDS型トランジ
スタのソース，およびBVDS型トランジスタのゲート電極
は、接地配線に接続されていた。しかしこの場合、電流
容量の小さいMOSトランジスタにより外部サージを接地
側に流しているため、外部サージが大きい場合にはその
一部が内部回路に達することがあった。
このため最近の半導体入力保護装置では、電流容量の
大きなパンチスルートランジスタが保護素子として用い
られるようになった。この入力保護装置は、大きな外部
サージに対してはパンチスルートランジスタで対処し、
小さな外部サージに対しては従来の保護素子で対処して
いる。
このような半導体入力保護装置の第１の例として、特
開昭62−274664（USP4819046）では、第１の入力保護抵
抗であるところの第１の不純物拡散層抵抗の第１の端子
と入力端子との間に１対の不純物拡散層から構成された
パンチスルートランジスタが挿入されている。このパン
チスルートランジスタは以下のように構成されている。
第１の不純物拡散層は入力端子に接続され、第２の不純
物拡散層は接地電位もしくは電源電位に印加された配線
に接続され、第1,および第２の不純物拡散層の半導体基
板上にはフィールド酸化膜が形成されおり、第1,および
第２の不純物拡散層はチャネルストッパーと接してい
る。第1,および第２の不純物拡散層は、第１の入力保護
抵抗および内部回路のMOSトランジスタのソース，ドレ
インと同時に形成される。
このようなパンチスルートランジスタにおいては、第
1,および第２の不純物拡散層とチャネルストッパーとが
接しているため、第１の不純物拡散層に外部サージが入
力した場合、第1,および第２の不純物拡散層に挟まれた
領域の半導体基板（パンチスルーのチャネル領域）で
は、第１の不純物拡散層の空乏層の伸びは半導体基板と
フィールド酸化膜との界面より半導体基板中の方が大き
くなる。このため、パンチスルー電流密度は界面より基
板中の方が高くなり、大電流による界面の結晶性の不完
全性の促進は避けられる。すなわちこの構造では、パン
チスルー電流は界面リークの原因とはならない。しかる
に、第1,および第２の不純物拡散層とチャネルストッパ
ーとが接してｐ−ｎ接合が形成されているため、特に第
１の不純物拡散層の周囲では外部サージによるジャンク
ションブレークダウンが局所的に起りやすくなる。局所
的にジャンクションブレークダウンが起きた場合、第１
の不純物拡散層の周囲のフィールド酸化膜中にホットキ
ャリアが注入され、その部分に接する半導体基板の界面
では局所的に第１の不純物拡散層の空乏層が縮小するこ
とになり、外部サージが半導体基板中に流れ終った後も
その部分は局所的にリークしやすくなる。このようにな
ると、外部サージに対しては半導体入力保護装置として
は機能するが、入力端子から内部回路への通常の入力が
リークのために妨げられることになる。
パンチスルートランジスタ用いた半導体入力保護装置
の第２の例として、特開平１−194474では、１対のウェ
ルからなるウェル型パンチスルートランジスタが入力端
子に接続されている。これは、パンチスルートランジス
タ用いた半導体入力保護装置の第１の例における第１の
不純物拡散層のっ周囲のフィールド酸化膜中へのジャン
クションブレークダウンによるホットキャリアの注入と
いう問題点に対処するものである。
第９図および第10図を用いて、ウェル型パンチスルー
トランジスタを保護素子として有する半導体入力保護装
置（特開平１−194474）の説明を行なう。
ウェル型パンチスルートランジスタの構成は、以下の
ようになっている。等間隔で平行に相対する１対のｎ型
のウェル層330,331がｐ型シリコン基板301表面に形成さ
れる。ｐ型のチャネルストッパー340は、ウェル層330,3
31と間隔を持ってフィールド酸化膜305直下に形成され
る。この間隔は概略一定である。ｎ型のウェル層330,33
1内に、n+型の不純物拡散層322,323が形成される。n+型
の不純物拡散層322,323は、フィールド酸化膜305に対し
て自己整合的に形成される。n+型の不純物拡散層322,32
3とｐ型のチャネルストッパー340との交差する部分は無
い。導電性バリア膜350,351は、シリコン酸化膜に設け
られたコンタクトホール362,363を介してn+型の不純物
拡散層322,323に接続される。導電性バリア膜350,351
は、例えば多結晶シリコン膜からなる。入力端子である
ところのボンディングパッド310は、層間絶縁膜308に設
けられたコンタクトホール360を介して導電性バリア膜3
50に接続される。ボンディングパッド310は、例えばア
ルミニウム膜により形成される。層間絶縁膜308は、例
えばBPSG膜からなる。配線313は、層間絶縁膜308に設け
られたコンタクトホール361を介して導電性バリア膜351
に接続される。配線313は、例えばアルミニウム膜によ
り形成され，接地電位もしくは電源電位に印加される。
カバー絶縁膜309は、層間絶縁膜308,ボンディングパッ
ド310の周辺部，および配線313上を覆っている。カバー
絶縁膜309は、例えばシリコン酸化窒化膜である。ボン
ディングパッド310には、パッドスルーホール311が設け
られている。これはボンディングパッド310上に形成さ
れたカバー絶縁膜309をエッチング除去することにより
形成される。
〔発明が解決しようとする課題〕
このウェル型パンチスルートランジスタを有する半導
体入力保護装置の問題点は、内部回路に接続する第１の
不純物拡散層抵抗と入力端子との接続がウェル型パンチ
スルートランジスタと入力端子との接続点と異なる場所
で行なわれるため、入力端子用の面積が上述の入力保護
装置の第１の例の入力端子用の面積より大きくなること
である。
この入力保護装置の別の問題点は、第１のウェル層と
第２のウェル層との間にチャネルストッパーが存在しな
いため、この間の半導体基板では、パンチスルー電流密
度は縦方向で一様となり、基板界面にも大電流が流れ、
基板界面における結晶の不完全性が促進されることにな
り、界面リークが起りやすくなることである。
〔課題を解決するための手段〕
本発明の半導体入力保護装置の第１の態様は、第１の
ウェル層および第２のウェル層の１対の等間隔で平行に
相対するウェル層からなるウェル型パンチスルートラン
ジスタを有し、入力端子に接続される第１の端子が第１
のウェル層内に形成され内部回路に至る第２の端子が第
１のウェル層外に形成された第１の不純物拡散層抵抗を
有し、基準電位に印加された配線に接続され，かつ第２
のウェル層内に形成された第１の不純物拡散層を有し、
第１のウェル層および第２のウェル層と間隔を持って形
成されたチャネルストッパーを有している。ウェル層と
チャネルストッパーとの間隔は、第１のウェル層と第１
の不純物拡散層抵抗とが交差する部分の近傍では第１の
ウェル層のパンチスルー電圧での空乏層の広がりよく広
く設定される。外部サージ電圧がパンチスルー電圧より
低い場合、これによるジャンクションブレークダウンは
ウェル型パンチスルートランジスタから離れた部分で生
じることになり、ウェル型パンチスルートランジスタの
機能を損なうことが避けられる。また、第１のウェル層
および第２のウェル層が相対する部分には、チャネルス
トッパーが存在する。この部分におけるウェル層とチャ
ネルストッパーとの間隔は、ウェル層とチャネルストッ
パーとのジャンクション耐圧がパンチスルー電圧より低
くならぬ限り狭めるのが好ましい。
本発明の第１の態様にVT2型トランジスタおよびBVDS
型トランジスタを付加することにより、入力保護の性能
が高くなる。VT2型トランジスタのゲート電極は入力端
子に接続され、VT2型トランジスタのドレインは第１の
不純物拡散層抵抗の第２の端子に接続され、VT2型トラ
ンジスタのソースは接地電位に印加された配線に接続さ
れる。第２の不純物拡散層抵抗の第１の端子はVT2型ト
ランジスタのドレインに接続される。BVDS型トランジス
タのドレインは第２の不純物拡散層抵抗の第２の端子，
および内部回路のMOSトランジスタに接続され、BVDS型
トランジスタのゲート電極，およびソースは接地電位に
印加された配線に接続される。この半導体入力保護装置
においては、大きな値の外部サージはウェル型パンチス
ルートランジスタによりクランプされ、小さな値の外部
サージはVT2型トランジスタおよびBVDS型トランジスタ
によりクランプされる。
基準電位は、好ましくは半導体基板電位，あるいは接
地電位，あるいは電源電位である。
入力端子と第１の不純物拡散層抵抗の第１の端子との
間，および基準電位に印加された配線と第１の不純物拡
散層との間に導電性バリア膜を介在させると、入力端子
および基準電位に印加された配線のパンチスルー電流耐
性が増大する。導電性バリア膜は、好ましくは多結晶シ
リコン膜，シリコンサイド膜，および窒化チタン膜の少
なくとも１つから形成されている。
本発明の半導体入力保護装置の第２の態様は、第１の
ウェル層および第２のウェル層の間のフィールド酸化膜
上に基準電位に印加された配線を有している。これはガ
ードリングの働きを有し、ウェル型パンチスルートラン
ジスタの表面リークを防止するのに有効である。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図および第２図は、本発明の第１の実施例を説明
するための図である。内部回路はMOS ICあるいはBi−CM
OS ICである。
等間隔で平行に相対する１対のｎ型の第１のウェル層
130,n型の第２のウェル層131がｐ型シリコン基板101表
面に形成される。相対する部分での両者の間隔はマスク
設計上約20μｍである。第１の不純物拡散層抵抗120の
第１の端子を含む部分はｎ型のウェル層130内に形成さ
れ、第１の不純物拡散層抵抗120の第２の端子を含む部
分はｎ型のウェル層130外に形成される。ｎ型のウェル
層131内には、n+型の第１の不純物拡散層123が形成され
る。第１の不純物拡散層抵抗120,第１の不純物拡散層12
3は、フィールド酸化膜105に対して自己整合的に形成さ
れる。ｐ型のチャネルストッパー140は、ｎ型のウェル
層130,131と間隔を持ってフィールド酸化膜105直下に形
成される。ｎ型のウェル層130と第１の不純物拡散層抵
抗120との交差する部分の近傍におけるｎ型のウェル層1
30とｐ型のチャネルストッパー140との間隔は約20μｍ
であり、この値の下限はｎ型のウェル層130にパンチス
ルー電圧が印加した場合の空乏層の広がりにより定ま
る。本実施例においては、約15μｍが下限である。ま
た、本実施例におけるパンチスルー電圧は、約50Vであ
る。ｎ型のウェル層130,131が相対する部分には、ｐ型
のチャネルストッパー140が存在する。この部分におけ
るｐ型のチャネルストッパー140とｎ型のウェル層130,1
31との間隔は約４μｍであり、この値の下限はウェル層
130とチャネルストッパー140とのジャンクソン耐圧（本
実施例においては、約50V）がパンチスルー電圧より低
くならぬ間隔により定まる。本実施例においては、約3.
5μｍが下限である。第１の不純物拡散層123とｐ型のチ
ャネルストッパー140との交差する部分は無い。
導電性バリア膜150,151は、シリコン酸化膜に設けら
れたコンタクトホール162,163を介してn+型の不純物拡
散層抵抗120,不純物拡散層123に接続される。これらの
導電性バリア膜150,151は、パンチスルー電流に起因す
るジャンクションの破壊を防止するのに役立つ。導電性
バリア膜150,151が存在しない場合、電流密度の高いパ
ンチスルー電流により配線が発熱し、配線の金属材料が
溶融し、これに伴ない溶融金属と不純物拡散層抵抗120,
不純物拡散層123のシリコンとが反応し、やがてはジャ
ンクション破壊に至ることになる。導電性バリア膜150,
151は、多結晶シリコン膜，シリサイド膜，および窒化
チタン膜の少なくとも１つを含む膜から形成される。
入力端子であるところのボンディングパッド110は、
層間絶縁膜108に設けられたコンタクトホール160を介し
て導電性バリア膜150に接続される。ボンディングパッ
ド110は、例えばアルミニウム膜により形成される。層
間絶縁膜108は、例えばBPSG膜からなる。配線113は、層
間絶縁膜108に設けられたコンタクトホール161を介して
導電性バリア膜151に接続される。配線113は、例えばア
ルミニウム膜により形成され、半導体基板電位，接地電
位，もしくは電源電位に印加される。カバー絶縁膜109
は、層間絶縁膜108,ボンディングパッド110,および配線
113上を覆っている。カバー絶縁膜109は、例えばシリコ
ン酸化窒化膜である。
第３図（ａ）〜（ｆ）を用いて、ｎ型の第１のウェル
層130の近辺を例にとり、本実施例の半導体入力保護装
置の製造方法を説明する。
まず、1.5Ω・cm程度のｐ型シリコン基板101の表面
に、シリコン酸化膜102が形成される。これの形成は熱
酸化による。これの膜厚は50nm程度である。次に、フォ
トレジスト膜（図示せず）をマスクにした燐のイオン注
入により、ｎ型の第１のウェル層130が形成される。イ
オン注入条件は、エネルギー150keV,ドーズ２×1013cm
-2である。フォトレジスト膜を除去した後、1200℃のも
とで、ウェル層130の押込みが行なわれる。これによ
り、ウェル層130のジャンクションの深さは、約７μｍ
となる〔第３図（ａ）〕。
次に、n+型の不純物拡散層，およびn+型の不純物拡散
層の形成予定領域上のシリコン酸化膜102上に、シリコ
ン窒化膜103が形成される。続いて、フォトレジスト膜1
04をマスクにしたボロンのイオン注入により、ｐ型のチ
ャネルストッパー140が形成される〔第３図（ｂ）〕。
イオン注入条件は、エネルギー100keV,ドーズ１×1013c
m-2である。本実施例においては、ウェル層130とチャネ
ルストッパー140との間隔の狭い部分（第３図（ｂ）に
おける右側）の値は４μｍであり、間隔の広い部分（第
３図（ｂ）における左側）の値は20μｍである。但し、
これらの値はマスクパターン上での値である。ウェル層
130とチャネルストッパー140との間隔の狭い部分は第２
のウェル層と相対する部分であり、間隔の広い部分は第
１の不純物拡散層抵抗と平行な部分である。
なお本実施例では、ウェル層とチャネルストッパーと
の間隔の狭い部分の値の下限は3.5μｍである。このと
き、ウェル層のジャンクション耐圧はパンチスルー電圧
と同じ値の約50Vであった。一方、この間隔の値を大き
くすると、パンチスルートランジスタの界面リークが増
大することになる。
次に、フォトレジスト膜104を除去し、シリコン窒化
膜103をマスクにした選択酸化（LOCOS法）により、フィ
ールド酸化膜105が形成される。選択酸化は、980℃のH2
−O2雰囲気中で行なわれる。フィールド酸化膜105の膜
厚は、650nm程度である。続いて、シリコン窒化膜103が
除去される〔第３図（ｃ）〕。
次に、シリコン酸化膜102がエッチング除去される。
このとき同時にフィールド酸化膜105の表面もエッチン
グされ、これの膜厚は600nm程度になる。その後、ゲー
ト酸化膜106が熱酸化により形成される。ゲート酸化膜1
06の膜厚は、約20nmである。例えばn+型の多結晶シリコ
ン膜からなるゲート電極（図示せず）が形成された後、
フィールド酸化膜105をマスクにした燐と砒素のイオン
注入により、MOSトランジスタのソース，ドレイン（図
示せず）等と同時に、n+型の第１の不純物拡散層抵抗12
0が形成される〔第３図（ｄ）〕。燐のイオン注入条件
はエネルギー30keV,ドーズ５×1013cm-2であり、砒素の
イオン注入条件はエネルギー30keV,ドーズ５×1015cm-2
である。
次に、ゲート酸化膜106を残したまま熱酸化を行な
い、不純物拡散層抵抗120上に、シリコン酸化膜107が形
成される。この熱酸化は900℃,O2雰囲気中で行なわれ
る。シリコン酸化膜107の膜厚は、約100nmである。コン
タクトホール162がシリコン酸化膜107に設けられる。例
えばn+型の多結晶シリコン膜からなる導電性バリア膜15
0が堆積，加工形成され、コンタクトホール162を介して
第１の不純物拡散層抵抗120に接続される。〔第３図
（ｅ）〕。導電性バリア膜150の膜厚は、約300nmであ
る。
例えばBPSG膜からなる層間絶縁膜108が堆積される。
これの膜厚は、約600nmである。導電性バリア膜150上の
層間絶縁膜108に、コンタクトホール160が設けられる。
続いて、例えばシリコンを１％程度含む膜厚約1.1μｍ
のアルミニウム膜が堆積され、加工され、ボンディング
パッド110が形成される。ボンディングパッド110は、コ
ンタクトホール160を介して導電性バリア膜150に接続さ
れる〔第３図（ｆ）〕。その後、例えば膜厚約１μｍの
ｓシリコン酸化窒化膜からなるカバー絶縁膜が堆積さ
れ、ボンディングパッド110上のカバー絶縁膜にパッド
スルーホールが設けられ、本実施例の半導体入力保護装
置が完成する。
第４図および第５図を用いて、本発明の第１の実施例
に他の保護素子を付け加えた場合の第１の実施例の適用
例を説明する。本適用例の保護素子は、ウェル型パンチ
スルートランジスタQ01,VT2型トランジスタQ11,BVDS型
トランジスタQ21,第１の入力保護抵抗R11,および第２の
入力保護抵抗R21である。トランジスタQ31は、内部回路
のMOSトランジスタである。P1は入力端子である。
Q01のパンチスルー電圧は、約50Vである。Q11のＷ
（ゲート幅）/L（ゲート長）は64/4.5（単位はμｍ）で
あり、Q11は約15Vで導通する。Q21のW/Lは80/3.0であ
り、Q21も約15Vで導通する。R11,およびR21の抵抗値
は、560Ω，および870Ωである。
P1はボンディングパッド110Aからなり、ボンディング
パッド110A上に設けられたパッドスルーホール111Aを介
してボンディングワイヤ（図示せず）に接続される。R
11はn+型の第１の不純物拡散層抵抗120Aからなる。R21
はn+型の第２の不純物拡散層抵抗121Aからなる。R11,お
よびR21のジャンクション耐圧は約20Vである。
R11の第１の端子は、コンタクトホール162A,導電性バ
リア膜150A,およびコンタクトホール160Aを介して入力
端子P1,（ボンディングパッド110A）に接続される。Q01
のｎ型の第１のウェル層130AはR11の第１の端子を含む
領域に形成され、R11の第１の端子を介して入力端子P1
に接続される。Q01のｎ型の第２のウェル層131A内にはn
+型の第１の不純物拡散層123Aが形成される。第２のウ
ェル層131Aは、第１の不純物拡散層123A,コンタクトホ
ール163A,導電性バリア膜151A,およびコンタクトホール
161Aを介して配線113Aに接続される。配線113Aは基板電
位（VSUB）に印加されている。第１のウェル層130A,お
よび第２のウェル層131Aの間隔は20μｍである。第２の
ウェル層131Aと相対する部分での第１のウェル層130A,
並びに第２のウェル層131Aとｐ型のチャネルストッパー
140Aとの間隔は４μｍである。第２のウェル層131Aと相
対する部分を除いた部分での第１のウェル層130Aとチャ
ネルストッパー140Aとの間隔は約20μｍである。
Q11のドレインであるところのn+型の第２の不純物拡
散層124Aは、R11の第２の端子，およびR21の第１の端子
に接続される。Q11のゲート電極はアルミゲート電極112
Aからなり、これは層間絶縁膜上に設けられ、入力端子P
1（ボンディングパッド110A）に接続される。Q11および
Q21のソースとなるn+型の第４の不純物拡散層126Aはコ
ンタクトホール164Aを介して配線113Aに接続される。配
線113Aは接地電位（GND）に印加される。Q21のドレイン
であるところのn+型の第３の不純物拡散層125Aは、R21
の第２の端子に接続され、コンタクトホール166Aを介し
て配線114Aに接続される。配線114AはQ31のゲート電極
に接続される。配線113A並びに配線114Aは、ボンディン
グパッド110Aや配線111Aと同時に形成される。例えばn+
型の多結晶シリコン膜からなるQ21のゲート電極152A
は、コンタクトホール165Aを介して配線113Aに接続され
る。
本適用例においては、外部サージの電圧が15V以上に
なるとQ11,Q21が寄与する。外部サージの電圧が20V以上
になると、これらに加えてR11,R21も寄与するが、この
場合でもQ11,Q21の寄与が主となる。更に、外部サージ
の電圧が50V以上になると、Q01の寄与が主となる。
なお、Q11,Q21の導通の開始する電圧がR11,R21のジャ
ンクション耐圧以上の値に設定されていると、外部サー
ジに対する寄与はR11,R21の方が主となり、Q11,Q21の存
在理由が失なわれる。
第６図および第７図は、本発明の第１の実施例の比較
例を説明するための図である。本比較例では、本発明の
第１の適用例を変形してある。変形の個所は、第１のウ
ェル層とチャネルストッパーとの間隔である。本比較例
と本発明の第１の適用例との比較により、本発明の第１
の実施例の効果が明確になる。
まず、本比較例の構成を説明する。
本比較例の保護素子は、ウェル型パンチスルートラン
ジスタQ02,VT2型トランジスタQ12,BVDS型トランジスタQ
22,第１の入力保護抵抗R12,および第２の入力保護抵抗R
22である。トランジスタQ32は、内部回路のMOSトランジ
スタである。P2は入力端子である。
Q02のパンチスルー電圧は、約50Vである。Q12のW/Lは
64/4.5（単位はμｍ）であり、Q12は約15Vで導通する。
Q22のW/Lは80/3.0であり、Q22も約15Vで導通する。R12,
およびR22の抵抗値は、460Ω，および870Ωである。
P2はボンディングパッド110Bからなり、ボンディング
パッド210B上に設けられたパッドスルーホール111Bを介
してボンディングワイヤ（図示せず）に接続される。R
12はn+型の第１の不純物拡散層抵抗120Bからなる。R22
はn+型の第２の不純物拡散層抵抗121Bからなる。R12,お
よびR22のジャンクション耐圧は約20Vである。
R12の第１の端子は、コンタクトホール162B,導電性バ
リア膜150B,およびコンタクトホール160Bを介して入力
端子P2（ボンディングパッド110B）に接続される。Q02
のｎ型の第１のウェル層130BはR12の第１の端子を含む
領域に形成され、R12の第１の端子を介して入力端子P2
に接続される。Q02のｎ型の第２のウェル層131B内にはn
+型の第１の不純物拡散層123Bが形成される。第２のウ
ェル層131Bは、第１の不純物拡散層123B,コンタクトホ
ール163B,導電性バリア膜151B,およびコンタクトホール
161Bを介して配線113Bに接続される。配線113Bは基板電
位（VSUB）に印加されている。第１のウェル層130B,お
よび第２のウェル層131Bの間隔は20μｍである。第１の
ウェル層130B並びに第２のウェル層131Bとｐ型のチャネ
ルストッパー140Bとの間隔は４μｍである。
Q12のドレインであるところのn+型の第２の不純物拡
散層124Bは、R12の第２の端子，およびR22の第１の端子
に接続される。Q12のゲート電極はアルミゲート電極112
Bからなり、これは層間絶縁膜上に設けられ、入力端子P
2（ボンディングパッド110B）に接続される。Q12および
Q22のソースとなるn+型の第４の不純物拡散層126Bはコ
ンタクトホール164Bを介して配線113Bに接続される。配
線113Bは接地電位（GND）に印加される。Q22のドレイン
であるところのn+型の第３の不純物拡散層125Bは、R22
の第２の端子に接続され、コンタクトホール166Bを介し
て配線114Bに接続される。配線114BはQ32のゲート電極
に接続される。配線113B並びに配線114Bは、ボンディン
グパッド110Bや配線111Bと同時に形成される。例えばn+
型の多結晶シリコン膜からなるQ22のゲート電極152B
は、コンタクトホール165Bを介して配線113Bに接続され
る。
本比較例においては、n+型の第１の不純物拡散層123B
のみとｐ型のチャネルストッパー140Bとのジャンクショ
ン耐圧は20Vであるが、FIG.9に示した点Ｉでのジャンク
ション耐圧は17±3V程度となる。そのため外部サージに
対して、点Ｉでのジャンクションブレークダウンが最初
に起る場合が生じる。点Ｉの個所でジャンクション耐圧
が低下するのは、以下の理由による。第１のウェル層13
0Bのジャンクションの深さは約７μｍである。従って、
第１のウェル層130Bの横方向の広がりは５μｍ程度とな
る。このため、点Ｉにおいては、ｎ型不純物の濃度が第
１の不純物拡散層123Bの不純物のみによる場合より多少
高くなる。このため、この部分での耐圧が低下する。点
Ｉでのジャンクション耐圧が15V以下となる場合、外部
サージに対しては点Ｉでのジャンクションブレークダウ
ンが最初に起こることになる。点Ｉでジャンクションブ
レークダウンが生じると、それにより生じるホットキャ
リアが絶縁膜中に注入され、リークパスを形成すること
になり、Q02,Q12,Q22,R12,R22等の保護素子が機能しな
くなる。
上述の内容を言い換えると、以下のように言える。n+
型の第１の不純物拡散層123Bのジャンクション耐圧より
低い外部サージ電圧に対して寄与する保護素子（Q12,Q
22）を有する場合、第１のウェル層130Bの横方向の広が
りがｐ型のチャネルストッパー140Bと離れているならば
（例えば、点Ｉと第１のウェル層130Bとの距離が５μｍ
より大きければ）、外部サージに対してジャンクション
ブレークダウンが生じる前にこれらの保護素子が機能す
る。
しかし、ジャンクション耐圧より低い外部サージ電圧
に対して寄与する保護素子を有していない場合には、ジ
ャンクションブレークダウンにより生じるホットキャリ
アが直接ウェル型パンチスルートランジスタに注入する
のを避けなければならない。このためには、ウェル型パ
ンチスルートランジスタのパンチスルー電圧でのウェル
層の空乏層が点Ｉにまで達しないようにしておけばよ
い。（本発明の第１の実施例では、15μｍ以上あればよ
い。） 次に、本発明の第１の実施例の適用例と本比較例との
信頼性試験の結果を示す。この試験は、ミル規格883C,
方法3015.2静電破壊強度区分（MIL−STD−883C 3015.2
ELECTROSTATIC DISC HARGE SENSITIVITY CLASSIFICATIO
N）に基ずいている。
本発明の第１の実施例の適用例では、入力端子P1対V
CC,および入力端子P1対GNDが±2000Vの印加に対して１
μＡ以上の直流リークの発生は0/400であった。一方、
本比較例では、入力端子P2対VCC,および入力端子P2対GN
Dが＋1500Vの印加に対して１μＡ以上の直流リークの発
生は160/200であり、入力端子P2対VCC,および入力端子P
2対GNDが−2000Vの印加に対して１μＡ以上の直流リー
クの発生は100/200であった。
第８図を用いて、本発明の第２の実施例の説明を行な
う。本実施例は、本発明の第１の実施例にガードリング
電極253が付け加えられている。
等間隔で平行に相対する１対のｎ型の第１のウェル層
230,n型の第２のウェル層231がｐ型シリコン基板（図示
せず）表面に形成される。相対する部分での両者の間隔
はマスク設計上約20μｍである。第１の不純物拡散層抵
抗220の第１の端子を含む部分はｎ型のウェル層230内に
形成され、第１の不純物拡散層抵抗220の第２の端子を
含む部分はｎ型のウェル層230外に形成される。ｎ型の
ウェル層231内には、n+型の第１の不純物拡散層223が形
成される。第１の不純物拡散層抵抗220,第１の不純物拡
散層223は、フィールド酸化膜（図示せず）に対して自
己整合的に形成される。ｐ型のチャネルストッパー240
は、ｎ型のウェル層230,231と間隔を持ってフィールド
酸化膜直下に形成される。ｎ型のウェル層230と第１の
不純物拡散層抵抗220との交差する部分の近傍における
ｎ型のウェル層230とｐ型のチャネルストッパー240との
間隔は約20μｍであり、この値の下限はｎ型のウェル層
230にパンチスルー電圧が印加した場合の空乏層の広が
りにより定まる。本実施例においては、約15μｍが下限
である。また、本実施例におけるパンチスルー電圧は、
約50Vである。ｎ型のウェル層230,231が相対する部分に
は、ｐ型のチャネルストッパー240が存在する。この部
分におけるｐ型のチャネルストッパー240とｎ型のウェ
ル層230,231との間隔は約４μｍであり、この値の下限
はウェル層230とチャネルストッパー240とのジャンクソ
ン耐圧（本実施例においては、約50V）がパンチスルー
電圧より低くならぬ間隔により定まる。本実施例におい
ては、約3.5μｍが下限である。第１の不純物拡散層223
とｐ型のチャネルストッパー240との交差する部分は無
い。
導電性バリア膜250,251は、シリコン酸化膜に設けら
れたコンタクトホール262,263を介してn+型の不純物拡
散層抵抗220,不純物拡散層223に接続される。これらの
導電性バリア膜250,251は、パンチスルー電流に起因す
るジャンクションの破壊を防止するのに役立つ。導電性
バリア膜250,251が存在しない場合、電流密度の高いパ
ンチスルー電流により配線が発熱し、配線の金属材料が
溶融し、これに伴ない溶融金属と不純物拡散層抵抗220,
不純物拡散層223のシリコンとが反応し、やがてはジャ
ンクション破壊に至ることになる。導電性バリア膜250,
251は、多結晶シリコン膜，シリサイド膜，および窒化
チタン膜の少なくとも１つを含む膜から形成される。
入力端子であるところのボンディングパッド210は、
層間絶縁膜（図示せず）に設けられたコンタクトホール
260を介して導電性バリア膜250に接続される。ボンディ
ングパッド210は、例えばアルミニウム膜により形成さ
れる。層間絶縁膜は、例えばBPSG膜からなる。配線213
は、層間絶縁膜に設けられたコンタクトホール261を介
して導電性バリア膜251に接続される。配線213は、例え
ばアルミニウム膜により形成され、半導体基板電位，接
地電位，もしくは電源電位に印加される。カバー絶縁膜
（図示せず）は、層間絶縁膜（図示せず），ボンディン
グパッド（図示せず），および配線213上を覆ってい
る。カバー絶縁膜は、例えばシリコン酸化窒化膜であ
る。
例えばn+型の多結晶シリコン膜からなるガードリング
電極253はｎ型のウェル層230,231が相対する部分のｐ型
のチャネルストッパー240上にフィールド酸化膜を介し
て形成され、層間絶縁膜に設けられたコンタクトホール
267を介して配線213に接続される。
本実施例は、本発明の第１の実施例に比べてウェル型
パンチスルートランジスタにおける界面リークをより確
実に防止することに有効である。
なお、ガードリング電極253,コンタクトホール267を
設けずに、ガードリング電極は層間絶縁膜上に配線213
と同一材料により同一工程で形成してもよい。
〔発明の効果〕
以上説明したように本発明のウェル型パンチスルート
ランジスタと不純物拡散層抵抗とを保護素子として含む
半導体入力保護装置は、１対の等間隔で平行に相対向す
るウェル層の一方のウェル層が入力端子に接続され他方
のウェル層が基準電位に接続されているが、一方のウェ
ル層が入力端子に接続する不純物拡散層抵抗の１端を含
めた不純物拡散層の一部を包含して形成されるため、入
力端子用の面積を増加させることなく高性能の半導体入
力保護装置が実現できる。
また、ウェル層が相対向する部分では、チャネルスト
ッパーが形成されており、ウェル層とチャネルストッパ
ーとの間隔がパンチスルー電圧よりジャンクション耐圧
が高くなるように設定されているため、２つのウェル層
間の半導体基板界面では、パンチスルー電流密度が低く
なり、ウェル型パンチスルートランジスタの界面リーク
が低減される。
【図面の簡単な説明】
第１図は、本発明の第１の実施例を説明するための部分
平面図である。 第２図は、第１図におけるＸ−Ｙ線での縦断面図であ
る。 第３図（ａ）〜（ｆ）は、本発明の第１の実施例の半導
体入力保護装置の製造方法を説明するための工程順の部
分縦断面図である。 第４図は、本発明の第１の実施例の適用例を説明するた
めの回路図である。 第５図は、本発明の第１の実施例の適用例を説明するた
めの平面図である。 第６図は、本発明の第１の実施例の適用例の効果を説明
するための比較例の回路図である。 第７図は、本発明の第１の実施例の適用例の効果を説明
するための比較例の平面図である。 第８図は、本発明の第２の実施例を説明するための部分
平面図である。 第９図は、ウェル型パンチスルートランジスタを保護素
子として有する従来の半導体入力保護装置の部分平面図
である。 第10図は、第９図におけるＸ−Ｙ線での縦断面図であ
る。 101,301……ｐ型シリコン基板、102,107……シリコン酸
化膜、103……シリコン窒化膜、104……フォトレジスト
膜、105,305……フィールド酸化膜、106……ゲート酸化
膜、108,308……層間絶縁膜、109,309……カバー絶縁
膜、 110,110A,110B,210,310……ボンディングパッド、111A,
111B,311……パッドスルーホール、112A,112B……（ア
ルミ）ゲート電極、113,113A,113B,213,313……配線、1
14A,114B……配線、 120,120A,120B,220……第１の不純物拡散層抵抗、121A,
121B……第２の不純物拡散層抵抗、123,123A,123B,223,
323……第１の不純物拡散層、124A,124B……第２の不純
物拡散層、125A,125B……第３の不純物拡散層、126A,12
6B……第４の不純物拡散層、322……不純物拡散層、 130,130A,130B,230,330……第１のウェル層、131,131A,
131B,231,331……第２のウェル層、 140,140A,140B,240,340……チャネルストッパー、 150,150A,150B,250,350……導電性バリア膜、151,151A,
151B,251,351……導電性バリア膜、152A,152B……ゲー
ト電極、253……ガードリング電極、 160,160A,160B,260,360……コンタクトホール、161,161
A,161B,261,361……コンタクトホール、162,162A,162B,
262,362……コンタクトホール、163,163A,163B,263,363
……コンタクトホール、164A,164B……コンタクトホー
ル、165A,165B……コンタクトホール、166A,166B……コ
ンタクトホール、267……コンタクトホール。 P1,P2……入力端子、Q01,Q02……ウェル型パンチスルー
トランジスタ、Q11,Q12……VT2型トランジスタ、Q21,Q
22……BVDS型トランジスタ、Q31,Q32……（内部回路
の）MOSトランジスタ、R11,R12……第１の入力保護抵
抗、R21,R22……第２の入力保護抵抗。

Claims (48)

    (57)【特許請求の範囲】
  1. 【請求項１】一導電型の半導体基板の表面に形成された
    半導体装置に設けられた半導体入力保護装置において、 入力端子に１端が接続された逆導電型の第１の不純物拡
    散層抵抗を有し、 基準電位に印加された配線に接続される逆導電型の第１
    の不純物拡散層を有し、 前記第１の不純物拡散層抵抗と前記第１の不純物拡散層
    との間の前記半導体基板表面上には素子分離用のフィー
    ルド酸化膜を有し、 前記第１の不純物拡散層抵抗の前記１端を含む領域の前
    記第１の不純物拡散層抵抗を包含する逆導電型の第１の
    ウェル層を有し、 前記第１の不純物拡散層を包含し、前記フィールド酸化
    膜下において前記第１のウェル層と等間隔で平行に相対
    向する逆導電型の第２のウェル層を有し、 前記第１のウェル層と前記第２のウェル層とから構成さ
    れるウェル型パンチスルートランジスタを有し、 前記第１のウェル層，並びに前記第２のウェル層の周囲
    の前記半導体基板表面には、前記第１のウェル層，並び
    に前記第２のウェル層と間隔を持って形成された一導電
    型のチャネルストッパーを有し、 前記第２のウェル層と相対向する部分での前記第１のウ
    ェル層，並びに第２のウェル層における前記チャネルス
    トッパーとの間の前記間隔が、前記間隔の最小値となる
    第１の下限値を有し、 少なくとも前記第１のウェル層と前記第１の不純物拡散
    層抵抗との交差する部分における前記チャネルストッパ
    ーとの間の前記間隔は、前記第１の下限値より大きな値
    の第２の下限値を有することを特徴とする半導体入力保
    護装置。
  2. 【請求項２】前記第１の不純物拡散層抵抗の前記１端と
    前記入力端子との接続，および前記第１の不純物拡散層
    と前記基準電位に印加された配線との接続が、導電性バ
    リア膜を介して行なわれることを特徴とする請求項１記
    載の半導体入力保護装置。
  3. 【請求項３】前記導電性バリア膜が、導電性不純物が添
    加された多結晶シリコン膜，シリサイド膜，および窒化
    チタン膜の少なくとも１つからなることを特徴とする請
    求項２記載の半導体入力保護装置。
  4. 【請求項４】前記第１の下限値で規定される前記第1,第
    ２のウェル層のジャンクション耐圧が、前記ウェル型パ
    ンチスルートランジスタのパンチスルー電圧より大きい
    ことを特徴とする請求項１記載の半導体入力保護装置。
  5. 【請求項５】前記第１の下限値で規定される前記第1,第
    ２のウェル層のジャンクション耐圧が、前記ウェル型パ
    ンチスルートランジスタのパンチスルー電圧より大きい
    ことを特徴とする請求項２記載の半導体入力保護装置。
  6. 【請求項６】前記第１の下限値で規定される前記第1,第
    ２のウェル層のジャンクション耐圧が、前記ウェル型パ
    ンチスルートランジスタのパンチスルー電圧より大きい
    ことを特徴とする請求項３記載の半導体入力保護装置。
  7. 【請求項７】前記第２の下限値が、前記第１のウェル層
    における前記ウェル型パンチスルートランジスタのパン
    チスルー電圧の値での空乏層の幅より大きいことを特徴
    とする請求項１記載の半導体入力保護装置。
  8. 【請求項８】前記第２の下限値が、前記第１のウェル層
    における前記ウェル型パンチスルートランジスタのパン
    チスルー電圧の値での空乏層の幅より大きいことを特徴
    とする請求項２記載の半導体入力保護装置。
  9. 【請求項９】前記第２の下限値が、前記第１のウェル層
    における前記ウェル型パンチスルートランジスタのパン
    チスルー電圧の値での空乏層の幅より大きいことを特徴
    とする請求項３記載の半導体入力保護装置。
  10. 【請求項１０】前記第２の下限値が、前記第１のウェル
    層における前記ウェル型パンチスルートランジスタのパ
    ンチスルー電圧の値での空乏層の幅より大きいことを特
    徴とする請求項４記載の半導体入力保護装置。
  11. 【請求項１１】前記第２の下限値が、前記第１のウェル
    層における前記ウェル型パンチスルートランジスタのパ
    ンチスルー電圧の値での空乏層の幅より大きいことを特
    徴とする請求項５記載の半導体入力保護装置。
  12. 【請求項１２】前記第２の下限値が、前記第１のウェル
    層における前記ウェル型パンチスルートランジスタのパ
    ンチスルー電圧の値での空乏層の幅より大きいことを特
    徴とする請求項６記載の半導体入力保護装置。
  13. 【請求項１３】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項１記載の半導体
    入力保護装置。
  14. 【請求項１４】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項２記載の半導体
    入力保護装置。
  15. 【請求項１５】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項３記載の半導体
    入力保護装置。
  16. 【請求項１６】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項４記載の半導体
    入力保護装置。
  17. 【請求項１７】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項５記載の半導体
    入力保護装置。
  18. 【請求項１８】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項６記載の半導体
    入力保護装置。
  19. 【請求項１９】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項７記載の半導体
    入力保護装置。
  20. 【請求項２０】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項８記載の半導体
    入力保護装置。
  21. 【請求項２１】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項９記載の半導体
    入力保護装置。
  22. 【請求項２２】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項10記載の半導体
    入力保護装置。
  23. 【請求項２３】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項11記載の半導体
    入力保護装置。
  24. 【請求項２４】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項12記載の半導体
    入力保護装置。
  25. 【請求項２５】一導電型の半導体基板の表面に形成され
    た半導体装置に設けられた半導体入力保護装置におい
    て、 入力端子に第１の端子が接続された逆導電型の第１の不
    純物拡散層抵抗を有し、 基準電位に印加された配線に接続される逆導電型の第１
    の不純物拡散層を有し、 前記第１の不純物拡散層抵抗と前記第１の不純物拡散層
    との間の前記半導体基板表面上には素子分離用のフィー
    ルド酸化膜を有し、 接地電位に接続されたゲート電極を有し、 前記第１の不純物拡散層抵抗の第２の端子と接続された
    逆導電型の第２の不純物拡散層を有し、 前記第２の不純物拡散層と接続された第１の端子を有す
    る逆導電型の第２の不純物拡散層抵抗を有し、 前記第２の不純物拡散層抵抗の第２端子と接続され、内
    部回路に至る配線と接続された逆導電型の第３の不純物
    拡散層を有し、 前記接地電位に接続され、前記第３の不純物拡散層とゲ
    ート絶縁膜，および前記接地電位に接続されたゲート電
    極を介して相対向し、前記第１の不純物拡散層と前記フ
    ィールド酸化膜を介して相対向する逆導電型の第４の不
    純物拡散層を有し、 前記入力端子に接続され、前記第１の不純物拡散層と前
    記第４の不純物拡散層との間の前記フィールド酸化膜の
    少なくとも一部を覆うゲート電極を有し、 前記第１の端子を含む前記第１の不純物拡散層抵抗の一
    部を包含する逆導電型の第１のウェル層を有し、 前記第１の不純物拡散層を包含し、前記フィールド酸化
    膜下において前記第１のウェル層と等間隔で平行に相対
    向する逆導電型の第２のウェル層を有し、 前記第１のウェル層と前記第２のウェル層とから構成さ
    れるウェル型パンチスルートランジスタを有し、 前記第１のウェル層，並びに前記第２のウェル層の周囲
    の前記半導体基板表面に形成された一導電型のチャネル
    ストッパーを有し、 前記第１のウェル層，並びに前記第２のウェル層と前記
    チャネルストッパーとの間には、間隔を有し、 前記第２のウェル層と相対向する部分での前記第１のウ
    ェル層，並びに第２のウェル層における前記間隔が、前
    記間隔の最小値となる第１の下限値を有し、 少なくとも前記第１のウェル層と前記第１の不純物拡散
    層抵抗との交差する部分における前記間隔は、前記第１
    の下限値より大きな値の第２の下限値を有することを特
    徴とする半導体入力保護装置。
  26. 【請求項２６】前記第１の不純物拡散層抵抗の前記第１
    の端子と前記入力端子との接続，および前記第１の不純
    物拡散層と前記基準電位に印加された配線との接続が、
    導電性バリア膜を介して行なわれることを特徴とする請
    求項25記載の半導体入力保護装置。
  27. 【請求項２７】前記導電性バリア膜が、導電性不純物が
    添加された多結晶シリコン膜，シリサイド膜，および窒
    化チタン膜の少なくとも１つからなることを特徴とする
    請求項26記載の半導体入力保護装置。
  28. 【請求項２８】前記第１の下限値で規定される前記第1,
    第２のウェル層のジャンクション耐圧が、前記ウェル型
    パンチスルートランジスタのパンチスルー電圧より大き
    いことを特徴とする請求項25記載の半導体入力保護装
    置。
  29. 【請求項２９】前記第１の下限値で規定される前記第1,
    第２のウェル層のジャンクション耐圧が、前記ウェル型
    パンチスルートランジスタのパンチスルー電圧より大き
    いことを特徴とする請求項26記載の半導体入力保護装
    置。
  30. 【請求項３０】前記第１の下限値で規定される前記第1,
    第２のウェル層のジャンクション耐圧が、前記ウェル型
    パンチスルートランジスタのパンチスルー電圧より大き
    いことを特徴とする請求項27記載の半導体入力保護装
    置。
  31. 【請求項３１】前記第２の下限値が、前記第１のウェル
    層におけるウェル層の横方向の広がりの値より大きいこ
    とを特徴とする請求項25記載の半導体入力保護装置。
  32. 【請求項３２】前記第２の下限値が、前記第１のウェル
    層におけるウェル層の横方向の広がりの値より大きいこ
    とを特徴とする請求項26記載の半導体入力保護装置。
  33. 【請求項３３】前記第２の下限値が、前記第１のウェル
    層におけるウェル層の横方向の広がりの値より大きいこ
    とを特徴とする請求項27記載の半導体入力保護装置。
  34. 【請求項３４】前記第２の下限値が、前記第１のウェル
    層におけるウェル層の横方向の広がりの値より大きいこ
    とを特徴とする請求項28記載の半導体入力保護装置。
  35. 【請求項３５】前記第２の下限値が、前記第１のウェル
    層におけるウェル層の横方向の広がりの値より大きいこ
    とを特徴とする請求項29記載の半導体入力保護装置。
  36. 【請求項３６】前記第２の下限値が、前記第１のウェル
    層におけるウェル層の横方向の広がりの値より大きいこ
    とを特徴とする請求項30記載の半導体入力保護装置。
  37. 【請求項３７】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項25記載の半導体
    入力保護装置。
  38. 【請求項３８】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項26記載の半導体
    入力保護装置。
  39. 【請求項３９】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項27記載の半導体
    入力保護装置。
  40. 【請求項４０】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項28記載の半導体
    入力保護装置。
  41. 【請求項４１】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項29記載の半導体
    入力保護装置。
  42. 【請求項４２】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項30記載の半導体
    入力保護装置。
  43. 【請求項４３】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項31記載の半導体
    入力保護装置。
  44. 【請求項４４】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項32記載の半導体
    入力保護装置。
  45. 【請求項４５】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項33記載の半導体
    入力保護装置。
  46. 【請求項４６】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項34記載の半導体
    入力保護装置。
  47. 【請求項４７】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項35記載の半導体
    入力保護装置。
  48. 【請求項４８】前記基準電位に印加された配線と接続
    し、前記第１のウェル層と前記第２のウェル層が等間隔
    で平行に相対向する部分での前記チャネルストッパー上
    に前記フィールド酸化膜を介して設けられたガードリン
    グ電極を有することを特徴とする請求項36記載の半導体
    入力保護装置。
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