JPH06232354A - 静電気保護デバイス - Google Patents
静電気保護デバイスInfo
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- JPH06232354A JPH06232354A JP31743893A JP31743893A JPH06232354A JP H06232354 A JPH06232354 A JP H06232354A JP 31743893 A JP31743893 A JP 31743893A JP 31743893 A JP31743893 A JP 31743893A JP H06232354 A JPH06232354 A JP H06232354A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 集積回路の中に形成した静電気保護デバイ
ス、即ち、バイCMOS集積回路プロセス中に製造される静
電気保護デバイスを提供する。 【構成】 バイCMOS集積回路のための厚酸化物静電気放
電(ESD)保護トランジスタで、バイCMOSベースまたはエ
ミッタ・ポリシリコンで形成されるソース／ドレーン接
点を持ち、ソース／ドレーンはポリシリコン接点の外拡
散によって形成される。１つの具体化ではバイCMOS抵抗
器ドーピングが静電気保護ソース／ドレーンを深くし、
もう１つの具体化では、バイCMOSコレクターのリーチス
ルーのドーピングが上記ソース／ドレーンを深くする。
上記静電気保護トランジスタは標準的なバイCMOS製造プ
ロセスに何らの追加ステップを要さずに製造できるもの
で、面積は100平方ミクロン以下、6000ボルトの放電を
分路し、ターン・オン・タイムは約10ピコセカンドであ
る。
ス、即ち、バイCMOS集積回路プロセス中に製造される静
電気保護デバイスを提供する。 【構成】 バイCMOS集積回路のための厚酸化物静電気放
電(ESD)保護トランジスタで、バイCMOSベースまたはエ
ミッタ・ポリシリコンで形成されるソース／ドレーン接
点を持ち、ソース／ドレーンはポリシリコン接点の外拡
散によって形成される。１つの具体化ではバイCMOS抵抗
器ドーピングが静電気保護ソース／ドレーンを深くし、
もう１つの具体化では、バイCMOSコレクターのリーチス
ルーのドーピングが上記ソース／ドレーンを深くする。
上記静電気保護トランジスタは標準的なバイCMOS製造プ
ロセスに何らの追加ステップを要さずに製造できるもの
で、面積は100平方ミクロン以下、6000ボルトの放電を
分路し、ターン・オン・タイムは約10ピコセカンドであ
る。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の中に形成した
静電気放電(electrostatic discharge:ESD)保護デバイ
ス（以下ESDデバイス）、具体的には、バイCMOS集積回
路プロセス中に製造されるESDデバイスに関するもので
ある。
静電気放電(electrostatic discharge:ESD)保護デバイ
ス（以下ESDデバイス）、具体的には、バイCMOS集積回
路プロセス中に製造されるESDデバイスに関するもので
ある。
【０００２】
【従来の技術】集積回路が、通常不注意な取り扱いで起
こる、よくESDとよばれている静電気放電による損傷を
受けやすいことはよく知られている。従って殆どの集積
回路はESDによって起こされる過分な電圧に対しての保
護デバイスを持っている。第２のブレークダウン・モー
ドで寄生ラテラルNPNバイポーラ・トランジスタとして
機能する厚酸化物MOSFETがESD保護として役立つことは
よく知られている。
こる、よくESDとよばれている静電気放電による損傷を
受けやすいことはよく知られている。従って殆どの集積
回路はESDによって起こされる過分な電圧に対しての保
護デバイスを持っている。第２のブレークダウン・モー
ドで寄生ラテラルNPNバイポーラ・トランジスタとして
機能する厚酸化物MOSFETがESD保護として役立つことは
よく知られている。
【０００３】これについては、「MOSFETメモリーの最も
効果的なESD保護回路とその誤動作例の要約」 （C.Duvv
ury, R.N.Rountree,L.S.White "Summary of the Most E
ffective Electrostatic Discharge Protection Circui
ts for MOS Memories and Their Observed Failure Mo
des", EOS/ESD Symposium Proceedings, 1983, pp.181ー
184）、「シリコン・ゲート・ロジック・テクノロジー
からESD誤動作をなくす方法」（R.B.Wilcox, R.E.Douch
ette,"The Elimination of Electrostatic Discharge F
ailures from Silicon Gate Logic Technologies", EOS
/ESD Symposium Proceedings, 1985, pp1ー4）、およ
び、「プロセス変動下における厚酸化物デバイスのESD
性能」（R.A.McPhee, C.Duvvury, R.N.Rountree, H.Dom
ingos, "Thick Oxide Device ESD Performance under P
rocess Variations", EOS/ESD Symposium Proceeding
s, 1986, pp.173ー181)を参照されたい。
効果的なESD保護回路とその誤動作例の要約」 （C.Duvv
ury, R.N.Rountree,L.S.White "Summary of the Most E
ffective Electrostatic Discharge Protection Circui
ts for MOS Memories and Their Observed Failure Mo
des", EOS/ESD Symposium Proceedings, 1983, pp.181ー
184）、「シリコン・ゲート・ロジック・テクノロジー
からESD誤動作をなくす方法」（R.B.Wilcox, R.E.Douch
ette,"The Elimination of Electrostatic Discharge F
ailures from Silicon Gate Logic Technologies", EOS
/ESD Symposium Proceedings, 1985, pp1ー4）、およ
び、「プロセス変動下における厚酸化物デバイスのESD
性能」（R.A.McPhee, C.Duvvury, R.N.Rountree, H.Dom
ingos, "Thick Oxide Device ESD Performance under P
rocess Variations", EOS/ESD Symposium Proceeding
s, 1986, pp.173ー181)を参照されたい。
【０００４】さらに、MOSFET製造プロセスにおいてメタ
ライゼーション層を使って厚酸化物MOSFETのゲートを形
成し、フィールド酸化物を使ってゲート酸化物を形成す
ることは周知のことである。これについては、米国特許
4,692,781、4,745,450、4,952,994 を参照されたい。
上記の特許は全て、保護された回路を作成する製造工程
のステップを使って、ESD保護を提供するデバイスも作
成することの能率の良さを認めており、この例として、
厚酸化物ESD MOSFETを作成するのに使われる金属化
（メタライゼーション）とフィールド酸化物のステップ
がある。また、保護装置即ち保護デバイスのゲートを作
る為に、保護されたデバイスのポリシリコンゲートの使
用を開示している米国特許5,021,853を参照されたい。
また、上記米国特許4,745,450は保護回路に抵抗器を形
成するのに使う同じ拡散を使ってESDMOSFETのソース／
ドレーンを形成する方法を開示している。
ライゼーション層を使って厚酸化物MOSFETのゲートを形
成し、フィールド酸化物を使ってゲート酸化物を形成す
ることは周知のことである。これについては、米国特許
4,692,781、4,745,450、4,952,994 を参照されたい。
上記の特許は全て、保護された回路を作成する製造工程
のステップを使って、ESD保護を提供するデバイスも作
成することの能率の良さを認めており、この例として、
厚酸化物ESD MOSFETを作成するのに使われる金属化
（メタライゼーション）とフィールド酸化物のステップ
がある。また、保護装置即ち保護デバイスのゲートを作
る為に、保護されたデバイスのポリシリコンゲートの使
用を開示している米国特許5,021,853を参照されたい。
また、上記米国特許4,745,450は保護回路に抵抗器を形
成するのに使う同じ拡散を使ってESDMOSFETのソース／
ドレーンを形成する方法を開示している。
【０００５】ESD MOSFETを製造するに当たって問題とな
るのは、保護された回路の中のデバイスよりも、ESDデ
バイスがずっと高い電圧と電流を扱う能力がなければな
らないということである。
るのは、保護された回路の中のデバイスよりも、ESDデ
バイスがずっと高い電圧と電流を扱う能力がなければな
らないということである。
【０００６】ESD MOSFETの誤動作モードの主たるもの
は、ドレーン接点での物質の電気／熱マイグレーション
(electrothermomigration)や、高い電流によって発生す
る熱によるドレーン接点の物質の融解である。保護トラ
ンジスタを製造する上で上記のような問題を避ける為
に、米国特許4,692,781を除いて上記の特許は全て、保
護された回路を製造するのに使われている今までのステ
ップを超えてさらに１つかそれ以上のプロセス・ステッ
プを追加している。例えば上記の米国特許4,952,994
は、保護トランジスタがより大きな電流を扱えるように
通常のソース／ドレーンの周りに深いウェルを形成する
こと、即ち通常のソース／ドレーンとは別のステップで
深いウェルを形成することを開示している。
は、ドレーン接点での物質の電気／熱マイグレーション
(electrothermomigration)や、高い電流によって発生す
る熱によるドレーン接点の物質の融解である。保護トラ
ンジスタを製造する上で上記のような問題を避ける為
に、米国特許4,692,781を除いて上記の特許は全て、保
護された回路を製造するのに使われている今までのステ
ップを超えてさらに１つかそれ以上のプロセス・ステッ
プを追加している。例えば上記の米国特許4,952,994
は、保護トランジスタがより大きな電流を扱えるように
通常のソース／ドレーンの周りに深いウェルを形成する
こと、即ち通常のソース／ドレーンとは別のステップで
深いウェルを形成することを開示している。
【０００７】集積回路テクノロジーの１つの意義は、個
々のコンポーネントをより小さくし、体積を小さくし、
信頼性を上げ、応答時間を速めることにある。集積回路
が小さくなれば、導電体の間の距離が短くなり、トラン
ジスタやコンデンサや、個々の集積回路デバイスの中の
他の電子的コンポーネントの絶縁層の厚さが薄くなり、
ますますESD保護の必要が高くなる。しかし、上記の参
照例でもESD保護デバイスが出来るだけ小さいことが重
要であるという認識はされていても、開示されている保
護デバイスの全ては、保護されている回路の中の対応す
るデバイスよりもより大きな面積を占めている。例えば
上記の米国特許4,692,781および 5,021,853の両方と
も、上述のドレーン接点の融解を防ぐために、トランジ
スタ・チャネルとドレーン接点との間を、保護されてい
るトランジスタよりESDトランジスタでは３倍以上離す
ことを開示している。米国特許4,692,781のデバイスの
ように6,000ボルトの範囲の高い電圧を扱う構造物は数
百平方ミクロンの面積を占めてしまう。そのような大き
なサイズは集積回路をより小さくしようという目的と相
いれない。しかも、これらの大きなESDデバイスは比較
的遅いターン・オン・タイムを持っている。ESD保護デ
バイスのターン・オン・タイムが速くなればなる程、デ
バイスがターン・オンする前に、ESD電圧が有意に高く
なるチャンスがより少なくなる。集積回路が過剰電圧に
よる損傷を受けやすくなるに従い、ESDデバイスのター
ン・オン・タイムを改善することはますます重要にな
る。
々のコンポーネントをより小さくし、体積を小さくし、
信頼性を上げ、応答時間を速めることにある。集積回路
が小さくなれば、導電体の間の距離が短くなり、トラン
ジスタやコンデンサや、個々の集積回路デバイスの中の
他の電子的コンポーネントの絶縁層の厚さが薄くなり、
ますますESD保護の必要が高くなる。しかし、上記の参
照例でもESD保護デバイスが出来るだけ小さいことが重
要であるという認識はされていても、開示されている保
護デバイスの全ては、保護されている回路の中の対応す
るデバイスよりもより大きな面積を占めている。例えば
上記の米国特許4,692,781および 5,021,853の両方と
も、上述のドレーン接点の融解を防ぐために、トランジ
スタ・チャネルとドレーン接点との間を、保護されてい
るトランジスタよりESDトランジスタでは３倍以上離す
ことを開示している。米国特許4,692,781のデバイスの
ように6,000ボルトの範囲の高い電圧を扱う構造物は数
百平方ミクロンの面積を占めてしまう。そのような大き
なサイズは集積回路をより小さくしようという目的と相
いれない。しかも、これらの大きなESDデバイスは比較
的遅いターン・オン・タイムを持っている。ESD保護デ
バイスのターン・オン・タイムが速くなればなる程、デ
バイスがターン・オンする前に、ESD電圧が有意に高く
なるチャンスがより少なくなる。集積回路が過剰電圧に
よる損傷を受けやすくなるに従い、ESDデバイスのター
ン・オン・タイムを改善することはますます重要にな
る。
【０００８】従って、10平方ミクロンのオーダーの大き
さで、ターン・オン・タイムが速く、保護された回路を
製造するのに既に使った製造ステップ以上の製造ステッ
プを要しない、ESDトランジスタ構造が求められる。
さで、ターン・オン・タイムが速く、保護された回路を
製造するのに既に使った製造ステップ以上の製造ステッ
プを要しない、ESDトランジスタ構造が求められる。
【０００９】上に述べた参照は全てCMOSまたは MOSテク
ノロジーを使って製造されたMOSFETESDデバイスの開示
をしている。一般的に、バイポーラ・テクノロジーで
は、従来の技術でのESDデバイスはダイオードである。
最近先端技術の要求が高まり、バイポーラとCMOSを１つ
のチップの上に結合したバイCMOSのような新しい製造プ
ロセスが出現した。バイCMOSテクノロジーを使って厚酸
化物のESD保護トランジスタを製造でき、上記のいくつ
かの問題を解決できる構造物とプロセスは強く求められ
るものである。
ノロジーを使って製造されたMOSFETESDデバイスの開示
をしている。一般的に、バイポーラ・テクノロジーで
は、従来の技術でのESDデバイスはダイオードである。
最近先端技術の要求が高まり、バイポーラとCMOSを１つ
のチップの上に結合したバイCMOSのような新しい製造プ
ロセスが出現した。バイCMOSテクノロジーを使って厚酸
化物のESD保護トランジスタを製造でき、上記のいくつ
かの問題を解決できる構造物とプロセスは強く求められ
るものである。
【００１０】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するために、最先端のバイCMOSテクノロジーで既
に使われているプロセス・ステップを使って製造される
厚酸化物FETを提供するものである。このFETは集積回路
上に10平方ミクロンのオーダーの面積しか占めず、高い
電圧を扱う従来の技術のESDデバイスよりも有意に速い
ターン・オン・タイムを持つ。
を解決するために、最先端のバイCMOSテクノロジーで既
に使われているプロセス・ステップを使って製造される
厚酸化物FETを提供するものである。このFETは集積回路
上に10平方ミクロンのオーダーの面積しか占めず、高い
電圧を扱う従来の技術のESDデバイスよりも有意に速い
ターン・オン・タイムを持つ。
【００１１】本発明は、ソース／ドレーン接点にポリシ
リコンを使うのでドレーン接点での融解が起こりにく
い。本発明の１つの具体化では、ESDトランジスタのソ
ース／ドレーン接点を作るのに標準的な二重ポリシリコ
ンのバイCMOSプロセスのベース接点のポリシリコンを使
う。もう１つの具体化は、ESDトランジスタのソース／
ドレーン接点を作るのに、標準バイCMOSプロセスのエミ
ッタ接点のポリシリコンを使う。
リコンを使うのでドレーン接点での融解が起こりにく
い。本発明の１つの具体化では、ESDトランジスタのソ
ース／ドレーン接点を作るのに標準的な二重ポリシリコ
ンのバイCMOSプロセスのベース接点のポリシリコンを使
う。もう１つの具体化は、ESDトランジスタのソース／
ドレーン接点を作るのに、標準バイCMOSプロセスのエミ
ッタ接点のポリシリコンを使う。
【００１２】ソース／ドレーン接点にポリシリコンを使
うことは、ソース／ドレーンへの外拡散の形成を可能に
し、接点でのオーミック接触性(ohmicity)を改良し、そ
れによりさらにESD FETがより大きな電流を扱えるよう
になり、それが熱の問題を軽減する。
うことは、ソース／ドレーンへの外拡散の形成を可能に
し、接点でのオーミック接触性(ohmicity)を改良し、そ
れによりさらにESD FETがより大きな電流を扱えるよう
になり、それが熱の問題を軽減する。
【００１３】本発明はまた、従来の技術のESDソース／
ドレーンよりもずっと深いソース／ドレーン領域を形成
する標準的なバイCMOSプロセスを使うことによって、ES
Dデバイスによって占められるエリアを必要以上に大き
くせずに高容量の電流を扱う問題を解決する。１つの具
体化では、ソース／ドレーンの外拡散の周囲に拡大され
たウェルを形成するために抵抗器拡散を使う。もう１つ
の具体化は、バイCMOSプロセスのドーピングによるコレ
クターリーチ(collector reach)を使って、深いソース
／ドレーン・ウェルを作り、従来技術に較べてはるかに
大きい電流を扱えるようにする。
ドレーンよりもずっと深いソース／ドレーン領域を形成
する標準的なバイCMOSプロセスを使うことによって、ES
Dデバイスによって占められるエリアを必要以上に大き
くせずに高容量の電流を扱う問題を解決する。１つの具
体化では、ソース／ドレーンの外拡散の周囲に拡大され
たウェルを形成するために抵抗器拡散を使う。もう１つ
の具体化は、バイCMOSプロセスのドーピングによるコレ
クターリーチ(collector reach)を使って、深いソース
／ドレーン・ウェルを作り、従来技術に較べてはるかに
大きい電流を扱えるようにする。
【００１４】さらに本発明は、上に述べた深いソース／
ドレーンと一緒になって寄生トランジスタの電流処理能
力を高める寄生バイポーラ・トランジスタ用の深いベー
スを形成するために、CMOSトランジスタが形成されるバ
イCMOSのプロセスの部分の深いウェルの特性を使って、
高電流の問題を解決する。
ドレーンと一緒になって寄生トランジスタの電流処理能
力を高める寄生バイポーラ・トランジスタ用の深いベー
スを形成するために、CMOSトランジスタが形成されるバ
イCMOSのプロセスの部分の深いウェルの特性を使って、
高電流の問題を解決する。
【００１５】１つの具体化では、PーチャネルCMOSトラン
ジスタのNーウェルが使われて寄生PNPバイポーラ・トラ
ンジスタのベースが形成される。もう１つの具体化はNー
チャネルCMOSトランジスタのPーウェルを使って寄生NPN
バイポーラ・トランジスタのベースが形成される。
ジスタのNーウェルが使われて寄生PNPバイポーラ・トラ
ンジスタのベースが形成される。もう１つの具体化はNー
チャネルCMOSトランジスタのPーウェルを使って寄生NPN
バイポーラ・トランジスタのベースが形成される。
【００１６】本発明の上記の特徴の結果、約10から100
平方ミクロンの小さい面積を持つ、ターン・オン・タイ
ムが10ピコセカンドのオーダーの速さで、6000ボルトの
電荷に耐えるESDデバイスができる。
平方ミクロンの小さい面積を持つ、ターン・オン・タイ
ムが10ピコセカンドのオーダーの速さで、6000ボルトの
電荷に耐えるESDデバイスができる。
【００１７】
【課題を解決するための手段】本発明は保護回路のため
のESDデバイスをバイCMOS集積回路の中に提供するもの
である。保護される回路はバイCMOS集積回路製造プロセ
スを使って製造されるが、このプロセスを使って100平
方ミクロン以下のESDデバイスが形成される。バイCMOS
集積回路の保護された回路は複数のバイCMOS集積回路層
と複数の集積回路ドーピングを含み、その中において、
ESDデバイスは１つか複数のバイCMOS集積回路層と、保
護された回路で使用された１つか複数のバイCMOS集積回
路ドーピングだけで形成されるものが望ましい。
のESDデバイスをバイCMOS集積回路の中に提供するもの
である。保護される回路はバイCMOS集積回路製造プロセ
スを使って製造されるが、このプロセスを使って100平
方ミクロン以下のESDデバイスが形成される。バイCMOS
集積回路の保護された回路は複数のバイCMOS集積回路層
と複数の集積回路ドーピングを含み、その中において、
ESDデバイスは１つか複数のバイCMOS集積回路層と、保
護された回路で使用された１つか複数のバイCMOS集積回
路ドーピングだけで形成されるものが望ましい。
【００１８】バイCMOS集積回路の保護された回路はベー
ス接点ポリシリコン層を含むこと、ESDデバイスはソー
ス接点とドレーン接点を含むこと、そして、ソース接点
とドレーン接点の１つがベース接点ポリシリコン層の１
部を有することが望ましい。
ス接点ポリシリコン層を含むこと、ESDデバイスはソー
ス接点とドレーン接点を含むこと、そして、ソース接点
とドレーン接点の１つがベース接点ポリシリコン層の１
部を有することが望ましい。
【００１９】代わりに、バイCMOS集積回路の保護された
回路はエミッター接点ポリシリコン層を含み、ESDデバ
イスはソース接点とドレーン接点を含み、ソース接点と
ドレーン接点の１つがエミッター接点ポリシリコン層の
１部を有することが望ましい。ESDデバイスがソースと
ドレーンを含み、ソースとドレーンの１つがその接点か
らの外拡散ドーピングを有することが望ましい。バイCM
OS集積回路の保護された回路がコレクター・ドーピング
を通してのリーチを含み、ESDデバイスがソース接点と
ドレーン接点を含み、ソース接点とドレーン接点の１つ
がコレクター・ドーピングを通してのリーチからなるも
のが望ましい。
回路はエミッター接点ポリシリコン層を含み、ESDデバ
イスはソース接点とドレーン接点を含み、ソース接点と
ドレーン接点の１つがエミッター接点ポリシリコン層の
１部を有することが望ましい。ESDデバイスがソースと
ドレーンを含み、ソースとドレーンの１つがその接点か
らの外拡散ドーピングを有することが望ましい。バイCM
OS集積回路の保護された回路がコレクター・ドーピング
を通してのリーチを含み、ESDデバイスがソース接点と
ドレーン接点を含み、ソース接点とドレーン接点の１つ
がコレクター・ドーピングを通してのリーチからなるも
のが望ましい。
【００２０】本発明はもう１つの側面としてバイCMOS集
積回路用のESDデバイスを提供する。このESDデバイスと
は、シリコン層を持ち、そのシリコン層に形成された第
１の極性の第１のドーピングを持つウェル領域を有する
CMOS FETと、そのシリコン層に第２の極性の第２のドー
ピングを有するFETソースとFETドレーンと、ベース、エ
ミッター、コレクターを持つバイポーラ・トランジスタ
とを持ち、ベース接点はベース接点層の１部をなし、エ
ミッター接点はエミッター接点層の１部をなし、１組の
相互接続層が集積回路の要素を接続し、層間誘電体によ
ってシリコン層および要素相互から分離され、FETとバ
イポーラ・トランジスタは最大デバイス閾値Vtmとデバ
イス電圧限界Vlを持ち、ESDデバイスはターン・オン閾
値電圧Vtoと、Vtより大きく Vlより小さい突き抜け（以
下パンチ・スルー）閾値電圧Vptを持つものであり、ESD
デバイスは １）第１の極性を持つ第１のドーピングを
なすESDウェル領域と、２）ベースとエミッタ接点層の
１つの部分をなすESDソース接点とESDドレーン接点と、
３）ESDソース接点の外拡散を有するESDソースとESDド
レーン接点の外拡散を有するESDドレーンと、４）１つ
か複数の層間誘電体の１部を有するESDゲート絶縁体
と、５）相互接続層の１つの１部分を有するESDゲート
を有し、ESDデバイスは集積回路のCMOSおよびバイポー
ラ構造両方のデバイス要素から形成されるものである。
積回路用のESDデバイスを提供する。このESDデバイスと
は、シリコン層を持ち、そのシリコン層に形成された第
１の極性の第１のドーピングを持つウェル領域を有する
CMOS FETと、そのシリコン層に第２の極性の第２のドー
ピングを有するFETソースとFETドレーンと、ベース、エ
ミッター、コレクターを持つバイポーラ・トランジスタ
とを持ち、ベース接点はベース接点層の１部をなし、エ
ミッター接点はエミッター接点層の１部をなし、１組の
相互接続層が集積回路の要素を接続し、層間誘電体によ
ってシリコン層および要素相互から分離され、FETとバ
イポーラ・トランジスタは最大デバイス閾値Vtmとデバ
イス電圧限界Vlを持ち、ESDデバイスはターン・オン閾
値電圧Vtoと、Vtより大きく Vlより小さい突き抜け（以
下パンチ・スルー）閾値電圧Vptを持つものであり、ESD
デバイスは １）第１の極性を持つ第１のドーピングを
なすESDウェル領域と、２）ベースとエミッタ接点層の
１つの部分をなすESDソース接点とESDドレーン接点と、
３）ESDソース接点の外拡散を有するESDソースとESDド
レーン接点の外拡散を有するESDドレーンと、４）１つ
か複数の層間誘電体の１部を有するESDゲート絶縁体
と、５）相互接続層の１つの１部分を有するESDゲート
を有し、ESDデバイスは集積回路のCMOSおよびバイポー
ラ構造両方のデバイス要素から形成されるものである。
【００２１】ESDソース接点とESDドレーン接点はベース
接点層の１部を有していることが望ましい。代わりにES
Dソース接点とESDドレーン接点はエミッタ接点層の１部
を有するものでもよい。望ましいのは、CMOS FETはPFET
で第１の極性ドーピングはNタイプがよい。代わりにCMO
S FETはNFETで第１の極性ドーピングはPタイプでもよ
い。望ましいのは、バイCMOSプロセスはさらにシリコン
層中でのレジスタ・ドーピングを含み、ESDソースとESD
ドレーンはさらに接点での外拡散の周囲でウェルを形成
するレジスタ・ドーピングの１部を有するもの。望まし
いのは、バイポーラ・トランジスタのコレクターがシリ
コン層のドーピングを通しての深いリーチを有し、ESD
ソースとESDドレーンがさらに、接点の外拡散の周囲に
ウェルを形成するドーピングを通しての深いリーチの１
部を有するものである。
接点層の１部を有していることが望ましい。代わりにES
Dソース接点とESDドレーン接点はエミッタ接点層の１部
を有するものでもよい。望ましいのは、CMOS FETはPFET
で第１の極性ドーピングはNタイプがよい。代わりにCMO
S FETはNFETで第１の極性ドーピングはPタイプでもよ
い。望ましいのは、バイCMOSプロセスはさらにシリコン
層中でのレジスタ・ドーピングを含み、ESDソースとESD
ドレーンはさらに接点での外拡散の周囲でウェルを形成
するレジスタ・ドーピングの１部を有するもの。望まし
いのは、バイポーラ・トランジスタのコレクターがシリ
コン層のドーピングを通しての深いリーチを有し、ESD
ソースとESDドレーンがさらに、接点の外拡散の周囲に
ウェルを形成するドーピングを通しての深いリーチの１
部を有するものである。
【００２２】さらに別の面で、本発明は集積回路のため
の厚酸化物ESDデバイスを提供する。このESDデバイスは
シリコン層が有り、集積回路の要素が相互接続層によっ
て接続され、また、層間誘電体によってシリコン層と要
素相互から分離され、相互接続層の１つの１部を有する
ゲートを持つタイプのESDデバイスで、層間誘電体の１
つまたは複数の１部を有するゲート酸化物、シリコン層
のESDソースとESDドレーン、ESDソース接点はESDソース
と接触し、ESDドレーン接点はESDドレーンと接触し、こ
こで少なくともESDソース接点とESDドレーン接点の少な
くとも１つはポリシリコンを有するものである。望まし
いのは集積回路はベースの接点のポリシリコン層を含
み、そして少なくとも１つのESD接点はベースの接点の
ポリシリコン層の１部を有するもの。代わりに、集積回
路はエミッタ接点ポリシリコン層を有し、少なくとも１
つのESD接点がエミッタ接点ポリシリコン層の１部を有
するものでも望ましい。
の厚酸化物ESDデバイスを提供する。このESDデバイスは
シリコン層が有り、集積回路の要素が相互接続層によっ
て接続され、また、層間誘電体によってシリコン層と要
素相互から分離され、相互接続層の１つの１部を有する
ゲートを持つタイプのESDデバイスで、層間誘電体の１
つまたは複数の１部を有するゲート酸化物、シリコン層
のESDソースとESDドレーン、ESDソース接点はESDソース
と接触し、ESDドレーン接点はESDドレーンと接触し、こ
こで少なくともESDソース接点とESDドレーン接点の少な
くとも１つはポリシリコンを有するものである。望まし
いのは集積回路はベースの接点のポリシリコン層を含
み、そして少なくとも１つのESD接点はベースの接点の
ポリシリコン層の１部を有するもの。代わりに、集積回
路はエミッタ接点ポリシリコン層を有し、少なくとも１
つのESD接点がエミッタ接点ポリシリコン層の１部を有
するものでも望ましい。
【００２３】さらに別の面で、本発明は集積回路のため
の厚酸化物ESDデバイスを提供する。このESDデバイスは
シリコン層を有し、シリコン層にはコレクター・ドーピ
ングを通してのリーチを有するコレクターがあり、集積
回路の要素が相互接続層によって接続され、層間誘電体
によってシリコン層および要素相互から分離され、相互
接続層の１つの１部を有するゲートを持つタイプのESD
デバイスで、層間誘電体の１つか複数の１部を有するゲ
ート酸化物、シリコン層のESDソースとESDドレーン、ES
DソースとESDドレーンの少なくとも１つがシリコン層の
コレクタードーピングを通してのリーチの１部を有する
ものである。望ましいのは、集積回路はさらにシリコン
層のサブコレクター・ドーピングを含み、ESDソースとE
SDドレーンの１つはさらにシリコン層のサブコレクター
・ドーピングの１部を有するもの。望ましいのは、集積
回路はさらにシリコン層にウェル領域を持つFETを有す
ること、ウェル領域が第１の極性を持つ第１のドーピン
グを有すること、ESDデバイスがさらに寄生バイポーラ
・トランジスタのベースを有し、ベースが第１のドーピ
ングの１部を有するものである。
の厚酸化物ESDデバイスを提供する。このESDデバイスは
シリコン層を有し、シリコン層にはコレクター・ドーピ
ングを通してのリーチを有するコレクターがあり、集積
回路の要素が相互接続層によって接続され、層間誘電体
によってシリコン層および要素相互から分離され、相互
接続層の１つの１部を有するゲートを持つタイプのESD
デバイスで、層間誘電体の１つか複数の１部を有するゲ
ート酸化物、シリコン層のESDソースとESDドレーン、ES
DソースとESDドレーンの少なくとも１つがシリコン層の
コレクタードーピングを通してのリーチの１部を有する
ものである。望ましいのは、集積回路はさらにシリコン
層のサブコレクター・ドーピングを含み、ESDソースとE
SDドレーンの１つはさらにシリコン層のサブコレクター
・ドーピングの１部を有するもの。望ましいのは、集積
回路はさらにシリコン層にウェル領域を持つFETを有す
ること、ウェル領域が第１の極性を持つ第１のドーピン
グを有すること、ESDデバイスがさらに寄生バイポーラ
・トランジスタのベースを有し、ベースが第１のドーピ
ングの１部を有するものである。
【００２４】本発明は従来の技術のデバイスの高電流の
問題を解決し、追加のステップを要さずに最新のバイCM
OSプロセスを使用して製造できるESDデバイスを提供す
るのみでなく、デバイスをNFETまたは PFETとしても製
造でき、デバイスの１部は標準の製造プロセスの中で調
整を施して、閾値電圧、パンチ・スルー電圧、あるいは
より一般的に電圧電流の扱う能力の面に関し設計上の融
通性を持つようなデバイスを作ることもできる。
問題を解決し、追加のステップを要さずに最新のバイCM
OSプロセスを使用して製造できるESDデバイスを提供す
るのみでなく、デバイスをNFETまたは PFETとしても製
造でき、デバイスの１部は標準の製造プロセスの中で調
整を施して、閾値電圧、パンチ・スルー電圧、あるいは
より一般的に電圧電流の扱う能力の面に関し設計上の融
通性を持つようなデバイスを作ることもできる。
【００２５】
【実施例】図１に集積回路１０のブロックダイアグラム
を示す。本発明のESD保護デバイス１２が集積回路１０
の中に接続されている。集積回路１０は保護された回路
１４、ESD保護デバイス１６、入出力パッド１８を含
む。保護回路１６はライン２０に接続され、ライン２０
は入出力パッド１８を保護された回路１４に接続してい
る。保護された回路１４は、DRAM、SRAMのようなメモリ
ー、カウンタ、バッファ、また、集積回路として製造さ
れたものであり、多様の個々の電子コンポーネントを含
む。NーチャネルFET １５Ａ、 Pーチャネル FET １５Ｂ、
NPNバイポーラ・トランジスタ１５Ｃを示したのは、ラ
イン２０が、一般的には、設計された電圧よりも高い電
圧がかけられた場合破壊されてしまうようなトランジス
タ１５Ａのゲートのようなエレメントに接続しているこ
とを説明するためである。一般的には、保護された回路
は他のデバイスを含む。図１に示した１５Ａ、１５Ｂ，
１５Ｃのようなタイプのトランジスタ全てを含んでいな
くてもよい。１５Ａのようなトランジスタまたは保護さ
れた回路１４の他のコンポーネントの各々は、それぞれ
のトランジスタがターン・オンする閾値電圧Vtを持ち、
これらの電圧の最大値は回路１４の最大閾値電圧Vtmで
ある。また回路１４の中の１つまたはそれ以上が止まる
Vlという電圧がある。
を示す。本発明のESD保護デバイス１２が集積回路１０
の中に接続されている。集積回路１０は保護された回路
１４、ESD保護デバイス１６、入出力パッド１８を含
む。保護回路１６はライン２０に接続され、ライン２０
は入出力パッド１８を保護された回路１４に接続してい
る。保護された回路１４は、DRAM、SRAMのようなメモリ
ー、カウンタ、バッファ、また、集積回路として製造さ
れたものであり、多様の個々の電子コンポーネントを含
む。NーチャネルFET １５Ａ、 Pーチャネル FET １５Ｂ、
NPNバイポーラ・トランジスタ１５Ｃを示したのは、ラ
イン２０が、一般的には、設計された電圧よりも高い電
圧がかけられた場合破壊されてしまうようなトランジス
タ１５Ａのゲートのようなエレメントに接続しているこ
とを説明するためである。一般的には、保護された回路
は他のデバイスを含む。図１に示した１５Ａ、１５Ｂ，
１５Ｃのようなタイプのトランジスタ全てを含んでいな
くてもよい。１５Ａのようなトランジスタまたは保護さ
れた回路１４の他のコンポーネントの各々は、それぞれ
のトランジスタがターン・オンする閾値電圧Vtを持ち、
これらの電圧の最大値は回路１４の最大閾値電圧Vtmで
ある。また回路１４の中の１つまたはそれ以上が止まる
Vlという電圧がある。
【００２６】保護デバイス１６についてみると、一般的
には多様な保護デバイス１６があり、ライン２０に接続
され、１つまたは複数のデバイスがESDチャージをグラ
ウンド即ちロジック０（ゼロ）電圧Vssに分路したり、
別のデバイスがESDチャージを高圧即ちロジック１電圧V
ddに分路する。正及び負両方のチャージを含めてどんな
ESDチャージをも分路するように、公知の技術として多
様な保護デバイス１６の選択とその相互接続が設計され
る。本発明は１２のような個々のデバイスの構造と製造
に関するものであるから、保護回路１６のことは詳しく
は述べない。
には多様な保護デバイス１６があり、ライン２０に接続
され、１つまたは複数のデバイスがESDチャージをグラ
ウンド即ちロジック０（ゼロ）電圧Vssに分路したり、
別のデバイスがESDチャージを高圧即ちロジック１電圧V
ddに分路する。正及び負両方のチャージを含めてどんな
ESDチャージをも分路するように、公知の技術として多
様な保護デバイス１６の選択とその相互接続が設計され
る。本発明は１２のような個々のデバイスの構造と製造
に関するものであるから、保護回路１６のことは詳しく
は述べない。
【００２７】本発明の具体化として、保護デバイス１６
は、厚酸化物のパンチ・スルー MOSFETデバイス１２を
含む。図１の具体化では、トランジスタ１２はそのゲー
ト２２をドレーン２３に接続しソースをグラウンドして
あるPFETである。トランジスタ１２の閾値電圧Vtoより
も高い電圧のポジティブESDがライン２０に入った場
合、トランジスタ１２はターン・オンし、ESDチャージ
をグラウンドに伝える。トランジスタ１２はパンチ・ス
ルー・モードでも作動し、この場合、ESDチャージはド
レーン２３からソース２４に突き抜ける。これが起こる
のは一般的にESDチャージの立ち上がりが速く、ゲート
２２が充分にチャージしてトランジスタ１２をオンにす
る前にライン２０上の電圧がパンチスルー閾値電圧Vpt
に達する時である。後で詳述するように、厚酸化物デバ
イス１２は寄生バイポーラトランジスタ２６、７６（図
２）も持つので、このバイポーラモードが一般的には支
配する。トランジスタ１２のような保護デバイスの各々
は、ターン・オン閾値Vtoとパンチスルー閾値Vptが、最
大閾値Vtmより高く、保護されているデバイス１４のデ
バイス限界電圧Vlより低く設計されている。
は、厚酸化物のパンチ・スルー MOSFETデバイス１２を
含む。図１の具体化では、トランジスタ１２はそのゲー
ト２２をドレーン２３に接続しソースをグラウンドして
あるPFETである。トランジスタ１２の閾値電圧Vtoより
も高い電圧のポジティブESDがライン２０に入った場
合、トランジスタ１２はターン・オンし、ESDチャージ
をグラウンドに伝える。トランジスタ１２はパンチ・ス
ルー・モードでも作動し、この場合、ESDチャージはド
レーン２３からソース２４に突き抜ける。これが起こる
のは一般的にESDチャージの立ち上がりが速く、ゲート
２２が充分にチャージしてトランジスタ１２をオンにす
る前にライン２０上の電圧がパンチスルー閾値電圧Vpt
に達する時である。後で詳述するように、厚酸化物デバ
イス１２は寄生バイポーラトランジスタ２６、７６（図
２）も持つので、このバイポーラモードが一般的には支
配する。トランジスタ１２のような保護デバイスの各々
は、ターン・オン閾値Vtoとパンチスルー閾値Vptが、最
大閾値Vtmより高く、保護されているデバイス１４のデ
バイス限界電圧Vlより低く設計されている。
【００２８】図２に、本発明の具体化としての集積回路
ウェーハ１０の断面図を示す。図は集積回路の正しい実
際の寸法の断面図を意図したものでなく、むしろ本発明
のプロセスをわかり易くするために示したものと理解さ
れたい。図２の断面図は、一般的にはアイソレーション
酸化物２８Ｂと２８Ｃの間にある構造物で、バイCMOS構
造のバイポーラ部分とプロセスを示す典型的なNPNバイ
ポーラ・トランジスタ１５Ｃと、一般的にアイソレーシ
ョン酸化物２８Ａと２８Ｂとの間にある構造物で本発明
の具体化を示す厚酸化物パンチスルー・トランジスタPF
ET１２と、一般的にはアイソレーション酸化物２８Ｃと
２８Ｄとの間にある構造物で本発明のもう１つの具体化
を示す厚酸化物のパンチスルーNFETトランジスタ７０を
示す。
ウェーハ１０の断面図を示す。図は集積回路の正しい実
際の寸法の断面図を意図したものでなく、むしろ本発明
のプロセスをわかり易くするために示したものと理解さ
れたい。図２の断面図は、一般的にはアイソレーション
酸化物２８Ｂと２８Ｃの間にある構造物で、バイCMOS構
造のバイポーラ部分とプロセスを示す典型的なNPNバイ
ポーラ・トランジスタ１５Ｃと、一般的にアイソレーシ
ョン酸化物２８Ａと２８Ｂとの間にある構造物で本発明
の具体化を示す厚酸化物パンチスルー・トランジスタPF
ET１２と、一般的にはアイソレーション酸化物２８Ｃと
２８Ｄとの間にある構造物で本発明のもう１つの具体化
を示す厚酸化物のパンチスルーNFETトランジスタ７０を
示す。
【００２９】実際の集積回路では３つのトランジスタ１
２、１５Ｃ，および７０はこのようには配置されず、む
しろ図１に示したようにPFET１２と NFET７０はESD保護
デバイス１６に含まれ、バイポーラ・トランジスタ１２
が保護された回路１４の中に配置されるであろう。バイ
ポーラ・トランジスタ１５Ｃに加え、集積回路１０は他
のバイポーラ・デバイスも含んでよいし、図２の断面図
に示していないCMOSデバイスを（但しPFET１２と NFET
７０に使われているCMOS要素を除いて）含んでよい。
２、１５Ｃ，および７０はこのようには配置されず、む
しろ図１に示したようにPFET１２と NFET７０はESD保護
デバイス１６に含まれ、バイポーラ・トランジスタ１２
が保護された回路１４の中に配置されるであろう。バイ
ポーラ・トランジスタ１５Ｃに加え、集積回路１０は他
のバイポーラ・デバイスも含んでよいし、図２の断面図
に示していないCMOSデバイスを（但しPFET１２と NFET
７０に使われているCMOS要素を除いて）含んでよい。
【００３０】NPNバイポーラ・トランジスタは、望まし
くは、P+ドープされたシリコン基板３０と、P-ドープさ
れたシリコンエピタキシャル層３１と、N-ドープされた
シリコン・エピタキシャル層３２を含む。深いアイソレ
ーション・シリコン酸化物領域２８Ａから２８Ｄがウェ
ーハ１０の各デバイスを分離している。酸化物層４１が
シリコン層の表面３６の上に形成され、ベースのP+ドー
プされたポリシリコン接点層４４が酸化物層４１の上に
形成され、続いてその上にインタポリシリコン(interpo
ly)酸化物層４６、エミッタN+ドープされたポリシリコ
ン層４８、もう１枚の酸化物層４９が形成される。メタ
ライゼーション層５０がコレクター接点と相互接続ライ
ン５１、エミッタ相互接続ライン５２、ベースの相互接
続ライン５３を形成する。パシベーション用酸化物また
はガラス５５がウェーハ１０頂部を覆う。
くは、P+ドープされたシリコン基板３０と、P-ドープさ
れたシリコンエピタキシャル層３１と、N-ドープされた
シリコン・エピタキシャル層３２を含む。深いアイソレ
ーション・シリコン酸化物領域２８Ａから２８Ｄがウェ
ーハ１０の各デバイスを分離している。酸化物層４１が
シリコン層の表面３６の上に形成され、ベースのP+ドー
プされたポリシリコン接点層４４が酸化物層４１の上に
形成され、続いてその上にインタポリシリコン(interpo
ly)酸化物層４６、エミッタN+ドープされたポリシリコ
ン層４８、もう１枚の酸化物層４９が形成される。メタ
ライゼーション層５０がコレクター接点と相互接続ライ
ン５１、エミッタ相互接続ライン５２、ベースの相互接
続ライン５３を形成する。パシベーション用酸化物また
はガラス５５がウェーハ１０頂部を覆う。
【００３１】シリコン層３０、３１、３２の多様のドー
ピングについては、N+ドープされたサブコレクター領域
３３がP-およびN-のエピタキシャル領域３１および３２
の間の境目を越えて延びている。ドープされた領域３４
を通したN+コレクター・リーチがサブコレクター領域３
３からコレクター接点５１の下のシリコン表面３６まで
延びている。エピタキシャル層３２はNドープされたコ
レクター領域３７、P+ドープされた固有のベース領域３
８、エミッタ接点４８からのN+ドープされた外拡散３
９、ベース接点４４からのP+外拡散４０を含んでいる。
NPNトランジスタ１５Ｃはまた他の通常の層やドーピン
グを含み、これには、例えばメタルライン５１、５２、
５３とそれぞれに対応する接点３４、４８、４４の間の
薄い珪化物層がある。しかしこれら他の層やドーピング
は公知こととして図示していない。上に述べたバイポー
ラNPNトランジスタも、公知の最先端の技術であるから
ここではこれ以上述べない。
ピングについては、N+ドープされたサブコレクター領域
３３がP-およびN-のエピタキシャル領域３１および３２
の間の境目を越えて延びている。ドープされた領域３４
を通したN+コレクター・リーチがサブコレクター領域３
３からコレクター接点５１の下のシリコン表面３６まで
延びている。エピタキシャル層３２はNドープされたコ
レクター領域３７、P+ドープされた固有のベース領域３
８、エミッタ接点４８からのN+ドープされた外拡散３
９、ベース接点４４からのP+外拡散４０を含んでいる。
NPNトランジスタ１５Ｃはまた他の通常の層やドーピン
グを含み、これには、例えばメタルライン５１、５２、
５３とそれぞれに対応する接点３４、４８、４４の間の
薄い珪化物層がある。しかしこれら他の層やドーピング
は公知こととして図示していない。上に述べたバイポー
ラNPNトランジスタも、公知の最先端の技術であるから
ここではこれ以上述べない。
【００３２】厚酸化物パンチスルーPFET１２は同じP+シ
リコン基板３０、P-エピタキシャル層３１と、バイポー
ラ・トランジスタ１５Ｃと同じようなN-エピタキシャル
層３２を持つが、CMOS PチャネルFET１５ＡのためのNウ
ェルを形成するために使われたNドーピング５８はN-ド
ーピングを支配し、従って領域５８はNウェルとして示
されている。PFET１２のソース接点４４Ａとドレーン接
点４４ＢはP+ベースポリシリコン４４から形成される。
ベース接点４４ＡからのP+外拡散４０Ａと、バイCMOS抵
抗拡散と同じステップで形成されたP+ウェル６０がソー
ス２４を形成し、一方、ドレーン接点４４Ｂからの外拡
散４０Ｂと、対応するP+ウェル６１がドレーン２３を形
成する。ソース接点相互接続５３Ａは、NPNトランジス
タ１５Ｃのベース相互接続５３と同じ金属相互接続層か
ら形成される。ドレーン２３とPFET１２のゲート２２へ
の接続ライン２０は、NPNトランジスタ１５Ｃのベース
相互接続５３と同じメタライゼーション層のシングル・
セクション(single section)５３Ｂから形成される。ゲ
ート酸化物６５は層間誘電体４６と４９から形成され
る。PFET１２を形成するプロセスにおいて、寄生PNPバ
イポーラ・トランジスタ２６はソース２４から形成され
る。ソース２４は寄生PNP２６のエミッタであり、Nウェ
ル５８が寄生PNP２６のベースを形成し、ドレーン２４
が寄生PNPトランジスタ２６のコレクターを形成してい
る。
リコン基板３０、P-エピタキシャル層３１と、バイポー
ラ・トランジスタ１５Ｃと同じようなN-エピタキシャル
層３２を持つが、CMOS PチャネルFET１５ＡのためのNウ
ェルを形成するために使われたNドーピング５８はN-ド
ーピングを支配し、従って領域５８はNウェルとして示
されている。PFET１２のソース接点４４Ａとドレーン接
点４４ＢはP+ベースポリシリコン４４から形成される。
ベース接点４４ＡからのP+外拡散４０Ａと、バイCMOS抵
抗拡散と同じステップで形成されたP+ウェル６０がソー
ス２４を形成し、一方、ドレーン接点４４Ｂからの外拡
散４０Ｂと、対応するP+ウェル６１がドレーン２３を形
成する。ソース接点相互接続５３Ａは、NPNトランジス
タ１５Ｃのベース相互接続５３と同じ金属相互接続層か
ら形成される。ドレーン２３とPFET１２のゲート２２へ
の接続ライン２０は、NPNトランジスタ１５Ｃのベース
相互接続５３と同じメタライゼーション層のシングル・
セクション(single section)５３Ｂから形成される。ゲ
ート酸化物６５は層間誘電体４６と４９から形成され
る。PFET１２を形成するプロセスにおいて、寄生PNPバ
イポーラ・トランジスタ２６はソース２４から形成され
る。ソース２４は寄生PNP２６のエミッタであり、Nウェ
ル５８が寄生PNP２６のベースを形成し、ドレーン２４
が寄生PNPトランジスタ２６のコレクターを形成してい
る。
【００３３】厚酸化物パンチスルーMOSFETの保護トラン
ジスタのもう１つの具体化は図２の右に示すNFET７０で
ある。このNFET７０も同じP+シリコン基板３０、P-エピ
タキシャル層３１、N-エピタキシャル層３２の上に形成
される。Pウェル６４がバイCMOSの保護された回路１４
のNチャネルFET１５ＢのPウェルを形成するのに使われ
たのと同じCMOSプロセスで形成されている。ここではソ
ース接点４８Ａとドレーン接点４８ＢがN+エミッタポリ
シリコン層４８から形成される。ソース６２は、NPNト
ランジスタ１５Ｃのエミッタ外拡散３９と対応するソー
ス接点４８Ａからの拡散３９Ａと、外拡散３９の周囲の
深いN+ウェル６８とから形成される。ウェル６８の形成
はNPNサブコレクター・ドーピング３３とリーチスルー
・コレクター・ドーピング３４と同じプロセスで形成さ
れる。同様にドレーン６３はドレーン接点外拡散３９Ｂ
とウェル６９から形成される。この形成も先と同じNPN
サブコレクター・ドーピング３３とリーチスルー・コレ
クター・ドーピング３４と同じプロセスで形成される。
NFET７０のゲート６６とドレーンの相互接続部６７は、
NPN１５Ｃのエミッタ相互接続を形成する金属相互接続
層５２のシングル・セクション５２Ｂから形成される。
同様に、ソース相互接続部５２ＡはNPN１５Ｃのエミッ
タ相互接続を形成する同じメタライゼーション層５２の
１部から形成される。ゲート酸化物７２は層間誘電体４
１、４６、４９から形成される。
ジスタのもう１つの具体化は図２の右に示すNFET７０で
ある。このNFET７０も同じP+シリコン基板３０、P-エピ
タキシャル層３１、N-エピタキシャル層３２の上に形成
される。Pウェル６４がバイCMOSの保護された回路１４
のNチャネルFET１５ＢのPウェルを形成するのに使われ
たのと同じCMOSプロセスで形成されている。ここではソ
ース接点４８Ａとドレーン接点４８ＢがN+エミッタポリ
シリコン層４８から形成される。ソース６２は、NPNト
ランジスタ１５Ｃのエミッタ外拡散３９と対応するソー
ス接点４８Ａからの拡散３９Ａと、外拡散３９の周囲の
深いN+ウェル６８とから形成される。ウェル６８の形成
はNPNサブコレクター・ドーピング３３とリーチスルー
・コレクター・ドーピング３４と同じプロセスで形成さ
れる。同様にドレーン６３はドレーン接点外拡散３９Ｂ
とウェル６９から形成される。この形成も先と同じNPN
サブコレクター・ドーピング３３とリーチスルー・コレ
クター・ドーピング３４と同じプロセスで形成される。
NFET７０のゲート６６とドレーンの相互接続部６７は、
NPN１５Ｃのエミッタ相互接続を形成する金属相互接続
層５２のシングル・セクション５２Ｂから形成される。
同様に、ソース相互接続部５２ＡはNPN１５Ｃのエミッ
タ相互接続を形成する同じメタライゼーション層５２の
１部から形成される。ゲート酸化物７２は層間誘電体４
１、４６、４９から形成される。
【００３４】図３Ａから図５に本発明の具体化による厚
酸化物PFET１２と厚酸化物NFET７０の製造のプロセスを
示す。プロセスはバイCMOSトランジスタ１５Ａ、１５
Ｂ、１５Ｃを形成するのと同じなので図２も参照する。
図５Ａは、P+基板の上にP-エピタキシャル層３１が形成
され、その表面にN+サブコレクター注入(implant)が、
エピタキシャルの成長中に３３Ａの選択されたエリアを
ドープするか、他の通常の方法で形成されたことを示
す。その後で、N-エピタキシャル層３２が成長され、こ
のプロセス中にドープされたエリア３３Ａはエリア３３
Ｂに成長しN+サブコレクター領域３３を形成する。その
あと、深いトレンチがエッチングされ酸化されてアイソ
レーション領域２８Ａ、２８Ｂ、２８Ｃ、および２８Ｄ
が形成される（図２）。
酸化物PFET１２と厚酸化物NFET７０の製造のプロセスを
示す。プロセスはバイCMOSトランジスタ１５Ａ、１５
Ｂ、１５Ｃを形成するのと同じなので図２も参照する。
図５Ａは、P+基板の上にP-エピタキシャル層３１が形成
され、その表面にN+サブコレクター注入(implant)が、
エピタキシャルの成長中に３３Ａの選択されたエリアを
ドープするか、他の通常の方法で形成されたことを示
す。その後で、N-エピタキシャル層３２が成長され、こ
のプロセス中にドープされたエリア３３Ａはエリア３３
Ｂに成長しN+サブコレクター領域３３を形成する。その
あと、深いトレンチがエッチングされ酸化されてアイソ
レーション領域２８Ａ、２８Ｂ、２８Ｃ、および２８Ｄ
が形成される（図２）。
【００３５】図３Ａを見ると、PFETのエリアにおいて
は、P-エピタキシャル層がドープされていないのでサブ
コレクター領域が形成されていない。また、アイソレー
ション領域２８は、このデバイスには図２で示したよう
な深いものは要らないとして、より浅い領域として示し
てある。N-エピタキシャル層３２を成長させた後、シリ
コン表面に薄い酸化物層７７が形成され、レジスト層７
９が付着され、フォトマスクをエッチングしてパターン
付けされる。その後、P+抵抗イオン注入ステップが行わ
れウェル６０と６１が形成される。その後、レジストは
除去され、一連のレジスト付着とフォトマスクとエッチ
ステップが行われ、次に、N+イオン注入を行い、図５Ｂ
のようにエリア３４を通して深いリーチを作る。その次
にもう一度レジスト付着、フォトマスク、エッチングを
し、P-注入をして、Pウェル６４を形成する。次に、図
３Ｂに見るように、再びレジスト付着、フォトマスク、
およびエッチングを行い、Nタイプイオン注入をしてNウ
ェル５８を形成する。次に、酸化物層４１が形成され、
ベース接点エッチングが行われて接点ウェル８０が形成
される。NPNコレクターNタイプの注入をトランジスタの
エリア全体に施すのも、図２のP+エリア４０、４０Ａ、
４０ＢからNタイプ層を通し、P+エピタキシャル層に達
する垂直方向のパンチ・スルーを抑えるために良い方法
である。この注入はオプショナルである。
は、P-エピタキシャル層がドープされていないのでサブ
コレクター領域が形成されていない。また、アイソレー
ション領域２８は、このデバイスには図２で示したよう
な深いものは要らないとして、より浅い領域として示し
てある。N-エピタキシャル層３２を成長させた後、シリ
コン表面に薄い酸化物層７７が形成され、レジスト層７
９が付着され、フォトマスクをエッチングしてパターン
付けされる。その後、P+抵抗イオン注入ステップが行わ
れウェル６０と６１が形成される。その後、レジストは
除去され、一連のレジスト付着とフォトマスクとエッチ
ステップが行われ、次に、N+イオン注入を行い、図５Ｂ
のようにエリア３４を通して深いリーチを作る。その次
にもう一度レジスト付着、フォトマスク、エッチングを
し、P-注入をして、Pウェル６４を形成する。次に、図
３Ｂに見るように、再びレジスト付着、フォトマスク、
およびエッチングを行い、Nタイプイオン注入をしてNウ
ェル５８を形成する。次に、酸化物層４１が形成され、
ベース接点エッチングが行われて接点ウェル８０が形成
される。NPNコレクターNタイプの注入をトランジスタの
エリア全体に施すのも、図２のP+エリア４０、４０Ａ、
４０ＢからNタイプ層を通し、P+エピタキシャル層に達
する垂直方向のパンチ・スルーを抑えるために良い方法
である。この注入はオプショナルである。
【００３６】図３Ｃはベースポリシリコン層４４が付着
され、レジスト層８２が付着され、フォトマスクとエッ
チングでパターン付けされたところを示す。その後、ベ
ースのP+イオン注入が行われ、レジスト８２が除去さ
れ、フォトマスクステップでベースのエッチレジストが
付着され、パターン付けされ、次に、ベースはエッチン
グされ、レジストが除去され、ベース接点４４とソース
とドレーン接点４４Ａと４４Ｂが形成される（図４
Ａ）。
され、レジスト層８２が付着され、フォトマスクとエッ
チングでパターン付けされたところを示す。その後、ベ
ースのP+イオン注入が行われ、レジスト８２が除去さ
れ、フォトマスクステップでベースのエッチレジストが
付着され、パターン付けされ、次に、ベースはエッチン
グされ、レジストが除去され、ベース接点４４とソース
とドレーン接点４４Ａと４４Ｂが形成される（図４
Ａ）。
【００３７】図４Ｂで、ポリシリコン接点４４、４４
Ａ、４４Ｂの間の接点のオーミック接触性を向上させる
ために、珪化物層８３が形成され、その後、メタライゼ
ーションが行われる。層間誘電シリコン酸化物４６が形
成され、図２に酸化物４１とは別種のものとして示して
あるが、図５Ｂには、実際のデバイスに見るように酸化
物４１と合わせて示してある。NPNエミッタ接点開口８
７が、別のマスク・プロセスによってエッチングされ、
これによってNFET７０のソース接点４８Ａとドレーン接
点４８Ｂの開口も形成される。
Ａ、４４Ｂの間の接点のオーミック接触性を向上させる
ために、珪化物層８３が形成され、その後、メタライゼ
ーションが行われる。層間誘電シリコン酸化物４６が形
成され、図２に酸化物４１とは別種のものとして示して
あるが、図５Ｂには、実際のデバイスに見るように酸化
物４１と合わせて示してある。NPNエミッタ接点開口８
７が、別のマスク・プロセスによってエッチングされ、
これによってNFET７０のソース接点４８Ａとドレーン接
点４８Ｂの開口も形成される。
【００３８】図２と図５Ｃは、ポリシリコン・エミッタ
接点層４８が付着されていることを示す。また、レジス
ト付着とフォトマスク・ステップの後、N+ポリシリコン
イオン注入が行われ、レジストが除去され、別のレジス
ト層の付着とパターン付けがなされ、エミッタ・ポリシ
リコンがエッチングされ、厚酸化物NFET７０のエミッタ
接点４８とソース接点４８Ａとドレーン接点４８Ｂが形
成される。その後で、加熱ステップが行われ、P+とN+ド
ーピングを打ち込み、外拡散４０Ａ、４０Ｂ、３９、４
０、３９Ａおよび３９Ｂを形成する。
接点層４８が付着されていることを示す。また、レジス
ト付着とフォトマスク・ステップの後、N+ポリシリコン
イオン注入が行われ、レジストが除去され、別のレジス
ト層の付着とパターン付けがなされ、エミッタ・ポリシ
リコンがエッチングされ、厚酸化物NFET７０のエミッタ
接点４８とソース接点４８Ａとドレーン接点４８Ｂが形
成される。その後で、加熱ステップが行われ、P+とN+ド
ーピングを打ち込み、外拡散４０Ａ、４０Ｂ、３９、４
０、３９Ａおよび３９Ｂを形成する。
【００３９】次にシリコン酸化物層間誘電体４９が形成
される。図２のPFET１２の構造としては、誘電層４６と
４９は別のものとして示したが、図４Ｃでは実際のデバ
イスで起こるように１つに合併したものとして示した。
接点開口８５、８６、８７（図２）がまた別のレジスト
とフォトマスクプロセスの後でエッチングされ、これに
より、PFETのポリシリコン接点開口８８（図４Ｃ）とNF
ETの開口８９（図５Ｃ）も形成される。次に、メタライ
ゼーションの付着を行い、さらに、レジスト付着、フォ
トマスク、エッチングを行い、内部接続５１、５２、５
３、５２Ａ、５２Ｂ、５３Ａおよび５３Ｂ（図２、４
Ｃ、５Ｃ）がパターン付けされる。最後に、パシベーシ
ョン層５５を付着し、ウェーハ１０が完成する。
される。図２のPFET１２の構造としては、誘電層４６と
４９は別のものとして示したが、図４Ｃでは実際のデバ
イスで起こるように１つに合併したものとして示した。
接点開口８５、８６、８７（図２）がまた別のレジスト
とフォトマスクプロセスの後でエッチングされ、これに
より、PFETのポリシリコン接点開口８８（図４Ｃ）とNF
ETの開口８９（図５Ｃ）も形成される。次に、メタライ
ゼーションの付着を行い、さらに、レジスト付着、フォ
トマスク、エッチングを行い、内部接続５１、５２、５
３、５２Ａ、５２Ｂ、５３Ａおよび５３Ｂ（図２、４
Ｃ、５Ｃ）がパターン付けされる。最後に、パシベーシ
ョン層５５を付着し、ウェーハ１０が完成する。
【００４０】図２から図５Ｃでは、集積回路１０を説明
するために、場合によっては、各種の層の相対的な厚み
を実際の比と異なって示した。図６ＢにはPFET１２の断
面図を示したが、寸法は実際の比率に近いものである。
即ちNウェル５８および、P+ウェル４０Ａと４０Ｂの深
さはそれぞれ1.00ミクロンと0.25ミクロンとして示し
た。図６Ａは各種のエレメントの形成に使った各種マス
クのレイアウトを示し、どの部分がどのマスクと対応す
るかを示すために、図６Ｂの断面図と位置を合わせてあ
る。
するために、場合によっては、各種の層の相対的な厚み
を実際の比と異なって示した。図６ＢにはPFET１２の断
面図を示したが、寸法は実際の比率に近いものである。
即ちNウェル５８および、P+ウェル４０Ａと４０Ｂの深
さはそれぞれ1.00ミクロンと0.25ミクロンとして示し
た。図６Ａは各種のエレメントの形成に使った各種マス
クのレイアウトを示し、どの部分がどのマスクと対応す
るかを示すために、図６Ｂの断面図と位置を合わせてあ
る。
【００４１】マスクＳＴは浅いトレンチ２８を画定し、
逆に言えば、ESDデバイスが形成されるシリコン５８の
エリアを画定している。マスクＮＷはNPNベースのウィ
ンドウを画定し、同時に、ESDデバイスのソース／ドレ
ーン接点４４Ａと４４Ｂがそれぞれ対応するソース／ド
レーン２４と２３に接触するエリアを画定している。マ
スクＣＷは接点ウィンドウ８８を画定し、マスクＰ１は
ポリ・ワン(poly one)層即ち接点４４Ａと４４Ｂを画定
し、マスクＲＰは接点４４Ａと４４ＢのためのP+注入を
画定し、マスクＲ２は抵抗P+ドーピング６０と６１を画
定し、マスクＣＭはゲートと接点メタライゼーション５
３を画定し、マスクＷＮはNウェル注入５８を画定して
いる。
逆に言えば、ESDデバイスが形成されるシリコン５８の
エリアを画定している。マスクＮＷはNPNベースのウィ
ンドウを画定し、同時に、ESDデバイスのソース／ドレ
ーン接点４４Ａと４４Ｂがそれぞれ対応するソース／ド
レーン２４と２３に接触するエリアを画定している。マ
スクＣＷは接点ウィンドウ８８を画定し、マスクＰ１は
ポリ・ワン(poly one)層即ち接点４４Ａと４４Ｂを画定
し、マスクＲＰは接点４４Ａと４４ＢのためのP+注入を
画定し、マスクＲ２は抵抗P+ドーピング６０と６１を画
定し、マスクＣＭはゲートと接点メタライゼーション５
３を画定し、マスクＷＮはNウェル注入５８を画定して
いる。
【００４２】本発明に従って集積回路を作る物質につい
ては本発明に適用する範囲において説明したが、それ以
外は最先端のバイCMOS集積回路を作るのに使われる公知
のものである。
ては本発明に適用する範囲において説明したが、それ以
外は最先端のバイCMOS集積回路を作るのに使われる公知
のものである。
【００４３】本発明の厚酸化物パンチスルー・トランジ
スタ１２と７０が３つの異なるモードで作動するのは１
つの特徴である。第１のモードはMOSFETトランジスタの
モードで、閾値電圧以上のゲートソース電圧でトランジ
スタをオンにし、電流が２４、６２からドレーン２３、
６３に流れる。第２のモードはパンチスルーのモード
で、電流がソース２４、６２からドレーン２３、６３に
突き抜けるポイントにまでドレーン・ソース電圧が上が
るモードである。第３のモードはバイポーラ・トランジ
スタのモードで、ベース５８、６４に流れる電流が寄生
バイポーラ・トランジスタ２６、７６をオンにし、電流
がエミッタ２４、６２からコレクター２３、６３に流れ
るものである。どのモードが支配するかはESD電圧の立
ち上がり時間に大きく依存し、それより少ない程度だ
が、電圧値にも依存する。殆どの場合、バイポーラ・モ
ードが支配する。
スタ１２と７０が３つの異なるモードで作動するのは１
つの特徴である。第１のモードはMOSFETトランジスタの
モードで、閾値電圧以上のゲートソース電圧でトランジ
スタをオンにし、電流が２４、６２からドレーン２３、
６３に流れる。第２のモードはパンチスルーのモード
で、電流がソース２４、６２からドレーン２３、６３に
突き抜けるポイントにまでドレーン・ソース電圧が上が
るモードである。第３のモードはバイポーラ・トランジ
スタのモードで、ベース５８、６４に流れる電流が寄生
バイポーラ・トランジスタ２６、７６をオンにし、電流
がエミッタ２４、６２からコレクター２３、６３に流れ
るものである。どのモードが支配するかはESD電圧の立
ち上がり時間に大きく依存し、それより少ない程度だ
が、電圧値にも依存する。殆どの場合、バイポーラ・モ
ードが支配する。
【００４４】図７は、図６ＢのPFETを数値シミュレーシ
ョンし、このデバイスの閾値電圧とパンチ・スルー電圧
を選ぶにあたって、拡散の深さとソース６０とドレーン
６１がどう変化するかを示したものである。図８は図７
のPFETシミュレーションでドレーン・ソース電圧を0.1
ボルトにして、ゲートソース電圧対ドレーンソース電流
のグラフで、ゲート長Ｌに対し閾値電圧がどう変化する
かを示したものである。ゲート長Ｌは図６Ａで示したＲ
２のマスクの開口９１と９２の間の距離として定義す
る。ゲート長が1.00ミクロンであると、空乏領域がゲー
ト領域の殆ど全領域に延びるので、電圧がかけられると
すぐに電流が流れる。ゲート長が1.10ミクロンである
と、閾値電圧は約10ボルトである。ゲート長1.20ミクロ
ンで閾値電圧は約15ボルトに増え、その後は、増えかた
はゆるやかになり、ゲート長1.50ミクロンで閾値電圧は
約18ボルトである。
ョンし、このデバイスの閾値電圧とパンチ・スルー電圧
を選ぶにあたって、拡散の深さとソース６０とドレーン
６１がどう変化するかを示したものである。図８は図７
のPFETシミュレーションでドレーン・ソース電圧を0.1
ボルトにして、ゲートソース電圧対ドレーンソース電流
のグラフで、ゲート長Ｌに対し閾値電圧がどう変化する
かを示したものである。ゲート長Ｌは図６Ａで示したＲ
２のマスクの開口９１と９２の間の距離として定義す
る。ゲート長が1.00ミクロンであると、空乏領域がゲー
ト領域の殆ど全領域に延びるので、電圧がかけられると
すぐに電流が流れる。ゲート長が1.10ミクロンである
と、閾値電圧は約10ボルトである。ゲート長1.20ミクロ
ンで閾値電圧は約15ボルトに増え、その後は、増えかた
はゆるやかになり、ゲート長1.50ミクロンで閾値電圧は
約18ボルトである。
【００４５】図９は、図７のPFET数値シミュレーション
でのドレーンソース電圧対ドレーンソース電流のグラフ
で、ゲートソース電圧を0.0ボルトにし、ゲート長に対
しパンチスルー電圧がどう変化するかを示したものであ
る。パンチスルー電圧と考えられるものは用途によって
変わる。ある目的のためには、10-4amp/cmでも許容でき
ないが、別の用途では1アンペアの10分の1でもパンチス
ルーとは考えられない。1.00ミクロンのゲートでは電圧
が極く低くても電流が約1.0amp/cmまで突き抜け、高い
電圧では約10amp/cmまで上がる。1.0ミクロンのゲート
では、5ボルトで電流は約0.1amp/cmに突き抜け、より高
い電圧で約1amp/cmまで上がる。ゲート長が1.20ミクロ
ンだと約1.5ボルトまでパンチスルーはなく、テストし
た電圧では1amp/cmの約10分の1まで上がる。より長いゲ
ート長では、テストした電圧では有意なパンチスルー電
流が出なかった。シミュレーションを行ったデバイスに
関して言えば、選択しうる代表的ゲート長は1.15ミクロ
ンである。
でのドレーンソース電圧対ドレーンソース電流のグラフ
で、ゲートソース電圧を0.0ボルトにし、ゲート長に対
しパンチスルー電圧がどう変化するかを示したものであ
る。パンチスルー電圧と考えられるものは用途によって
変わる。ある目的のためには、10-4amp/cmでも許容でき
ないが、別の用途では1アンペアの10分の1でもパンチス
ルーとは考えられない。1.00ミクロンのゲートでは電圧
が極く低くても電流が約1.0amp/cmまで突き抜け、高い
電圧では約10amp/cmまで上がる。1.0ミクロンのゲート
では、5ボルトで電流は約0.1amp/cmに突き抜け、より高
い電圧で約1amp/cmまで上がる。ゲート長が1.20ミクロ
ンだと約1.5ボルトまでパンチスルーはなく、テストし
た電圧では1amp/cmの約10分の1まで上がる。より長いゲ
ート長では、テストした電圧では有意なパンチスルー電
流が出なかった。シミュレーションを行ったデバイスに
関して言えば、選択しうる代表的ゲート長は1.15ミクロ
ンである。
【００４６】本発明の１つの特徴として層間誘電体７７
（図３Ａ）、４１、４６、４９（図２）の多様なもの
が、ESDトランジスタのゲート酸化物を形成するのに使
うことができる。例えば、図２のPFET１２では層４６と
４９が使われ、NFET７０には層４２、４１、４６、４９
が使われている。通常のバイCMOSプロセスのステップに
おいて、マスクを調整することにより、異なる層間誘電
体を選択することができる。さらに、同様にマスクを調
整することで、通常のバイCMOSプロセスで使われる多様
なドーピングを選択することもできる。例えば、パンチ
スルー閾値に影響を与えるNタイプのNPNコレクター・ド
ーピングを選択することもできる。異なる構造やプロセ
スを選択することにより、回路設計者は、ターン・オン
閾値、パンチスルー閾値、および他のデバイス・パラメ
ータの広い範囲から適切なものを選択することができ
る。
（図３Ａ）、４１、４６、４９（図２）の多様なもの
が、ESDトランジスタのゲート酸化物を形成するのに使
うことができる。例えば、図２のPFET１２では層４６と
４９が使われ、NFET７０には層４２、４１、４６、４９
が使われている。通常のバイCMOSプロセスのステップに
おいて、マスクを調整することにより、異なる層間誘電
体を選択することができる。さらに、同様にマスクを調
整することで、通常のバイCMOSプロセスで使われる多様
なドーピングを選択することもできる。例えば、パンチ
スルー閾値に影響を与えるNタイプのNPNコレクター・ド
ーピングを選択することもできる。異なる構造やプロセ
スを選択することにより、回路設計者は、ターン・オン
閾値、パンチスルー閾値、および他のデバイス・パラメ
ータの広い範囲から適切なものを選択することができ
る。
【００４７】本発明のもう１つの特徴はソース／ドレー
ン接点４４Ａ、４４Ｂ、４８Ａ、４８Ｂがポリシリコン
であることである。従来の技術のデバイスでは、高電流
によって起こった熱がシリコン層の表面４１に沿って伝
わり、接点の金属を融解させるか、シリコンに拡散(mig
rate)するかの原因になっていた。融解は接点を破壊
し、拡散はシリコン特性を変えてしまい、双方ともトラ
ンジスタの誤動作を起こす。本発明では接点はシリコン
で作られているので、もっと高温でしか融解しないし、
シリコンからシリコンへの拡散は問題を生じない。さら
に、メタライゼーション５３Ａ、５３Ｂ、５２Ａ、５２
Ｂは、接点４４Ａ、４４Ｂ、４８Ａ、４８Ｂと、熱から
これらの接点を保護しているシリコン表面４１から、よ
く除去されている。また、金属が拡散しても、ポリシリ
コンの導体性を向上させ、これはデバイスの誤動作を起
こさせない。
ン接点４４Ａ、４４Ｂ、４８Ａ、４８Ｂがポリシリコン
であることである。従来の技術のデバイスでは、高電流
によって起こった熱がシリコン層の表面４１に沿って伝
わり、接点の金属を融解させるか、シリコンに拡散(mig
rate)するかの原因になっていた。融解は接点を破壊
し、拡散はシリコン特性を変えてしまい、双方ともトラ
ンジスタの誤動作を起こす。本発明では接点はシリコン
で作られているので、もっと高温でしか融解しないし、
シリコンからシリコンへの拡散は問題を生じない。さら
に、メタライゼーション５３Ａ、５３Ｂ、５２Ａ、５２
Ｂは、接点４４Ａ、４４Ｂ、４８Ａ、４８Ｂと、熱から
これらの接点を保護しているシリコン表面４１から、よ
く除去されている。また、金属が拡散しても、ポリシリ
コンの導体性を向上させ、これはデバイスの誤動作を起
こさせない。
【００４８】本発明のもう１つの特徴は、厚酸化物FET
（バイポーラ・モードでのエミッタコレクター）のソー
ス２４と６２、およびドレーン２３と６３、さらに、本
発明のESDトランジスタのチャネルが、シリコン層３
０、３１、３３に深く浸透していることである。これは
電流が流れるドープされたシリコンの体積を増し、これ
により、より広いエリアにわたり熱を下げ熱を放散させ
ることができる。
（バイポーラ・モードでのエミッタコレクター）のソー
ス２４と６２、およびドレーン２３と６３、さらに、本
発明のESDトランジスタのチャネルが、シリコン層３
０、３１、３３に深く浸透していることである。これは
電流が流れるドープされたシリコンの体積を増し、これ
により、より広いエリアにわたり熱を下げ熱を放散させ
ることができる。
【００４９】本発明のさらにもう１つの特徴は、高度に
ドープされた拡散領域４０Ａ、４０Ｂ、３９Ａ、３９Ｂ
が、シリコン表面３６のすぐに隣接したソース／ドレー
ン（バイポーラモードでのエミッタとコレクター）の部
位を形成していることである。この領域が電流の流れが
最も高いところなので、このエリアの高度のドーピング
は導電性を高め熱を放散させる。
ドープされた拡散領域４０Ａ、４０Ｂ、３９Ａ、３９Ｂ
が、シリコン表面３６のすぐに隣接したソース／ドレー
ン（バイポーラモードでのエミッタとコレクター）の部
位を形成していることである。この領域が電流の流れが
最も高いところなので、このエリアの高度のドーピング
は導電性を高め熱を放散させる。
【００５０】上に述べた理由により、本発明の厚酸化物
デバイスは、バイポーラ・テクノロジーの通常のダイオ
ードより小さくて、高電圧を扱うことができる。トラン
ジスタ１２や７０が占める集積回路１０の面積は、勿論
扱う目標とする電流・電圧に依存する。典型的には、本
発明で、6000ボルトのESDチャージを扱えるように設計
したトランジスタの面積は約10から100平方ミクロン
で、従来の技術でのダイオードでは400ミクロンであ
る。この10から100平方ミクロンの面積は、従来の技術
でのMOSテクノロジーで使われた厚酸化物トランジスタ
よりも小さい。
デバイスは、バイポーラ・テクノロジーの通常のダイオ
ードより小さくて、高電圧を扱うことができる。トラン
ジスタ１２や７０が占める集積回路１０の面積は、勿論
扱う目標とする電流・電圧に依存する。典型的には、本
発明で、6000ボルトのESDチャージを扱えるように設計
したトランジスタの面積は約10から100平方ミクロン
で、従来の技術でのダイオードでは400ミクロンであ
る。この10から100平方ミクロンの面積は、従来の技術
でのMOSテクノロジーで使われた厚酸化物トランジスタ
よりも小さい。
【００５１】さらに本発明の特徴として、高い導電性と
小さいサイズは、従来の技術での同様な電圧・電流を扱
うデバイスと較べて、トランジスタでのより速いターン
・オン・タイムをもたらしている。従来の技術のデバイ
スの数百ピコセカンドのオーダーに較べて、本発明で
は、6000ボルトが扱える10から100平方ミクロンの面積
のトランジスタで、ターン・オン・タイムが10から100
ピコセカンドのオーダーである。
小さいサイズは、従来の技術での同様な電圧・電流を扱
うデバイスと較べて、トランジスタでのより速いターン
・オン・タイムをもたらしている。従来の技術のデバイ
スの数百ピコセカンドのオーダーに較べて、本発明で
は、6000ボルトが扱える10から100平方ミクロンの面積
のトランジスタで、ターン・オン・タイムが10から100
ピコセカンドのオーダーである。
【００５２】
【発明の効果】以上に説明したように、本発明により、
標準的なバイCMOS製造プロセスを使って、従来の技術に
較べて、より小さいサイズで、より速いターン・オン・
タイムを持ち、高電圧の静電気放電が分路できる、静電
気保護デバイスを提供することができる。
標準的なバイCMOS製造プロセスを使って、従来の技術に
較べて、より小さいサイズで、より速いターン・オン・
タイムを持ち、高電圧の静電気放電が分路できる、静電
気保護デバイスを提供することができる。
【図１】集積回路１０のセミ・ブロック・ダイアグラ
ム。
ム。
【図２】本発明の具体化の集積回路ウェーハ１０の断面
図。
図。
【図３】図３Ａから図５Ｃに本発明の具体化の厚酸化物
PFETとNFETの製造プロセスを示す。図３ＡはPFETのエリ
アでサブコレクター領域が形成されていないことを、図
３ＢはNウェル５８を形成した後の、図３Ｃはフォトマ
スクとエッチングでパターン付けされたことをそれぞれ
示すトランジスタの断面図。
PFETとNFETの製造プロセスを示す。図３ＡはPFETのエリ
アでサブコレクター領域が形成されていないことを、図
３ＢはNウェル５８を形成した後の、図３Ｃはフォトマ
スクとエッチングでパターン付けされたことをそれぞれ
示すトランジスタの断面図。
【図４】図４Ａはソースとドレーンの接点４４Ａと４４
Ｂが形成されたことを、図４Ｂは珪化物層８３が形成さ
れメタライゼーションが行われたことを、図４Ｃはポリ
シリコン接点開口８８が形成されたことをそれぞれ示す
トランジスタの断面図。
Ｂが形成されたことを、図４Ｂは珪化物層８３が形成さ
れメタライゼーションが行われたことを、図４Ｃはポリ
シリコン接点開口８８が形成されたことをそれぞれ示す
トランジスタの断面図。
【図５】図５ＡはP+基板の表面にN+サブコレクター注入
が形成されたことを、図５Ｂは深いリーチを作った後
の、図５ＣはNFET開口８９が形成されたことをそれぞれ
示すトランジスタの断面図。
が形成されたことを、図５Ｂは深いリーチを作った後
の、図５ＣはNFET開口８９が形成されたことをそれぞれ
示すトランジスタの断面図。
【図６】図６Ａは各種エレメントの形成に使用された各
種マスクのレイアウト、図６Ｂは図６Ａのマスクのレイ
アウトと位置を合わせてあるトランジスタの断面図。
種マスクのレイアウト、図６Ｂは図６Ａのマスクのレイ
アウトと位置を合わせてあるトランジスタの断面図。
【図７】図６ＢのPFETをシミュレーションし、拡散の深
さとソース６０とドレーン６１がどう変化するかを示し
た図。
さとソース６０とドレーン６１がどう変化するかを示し
た図。
【図８】図７のシミュレーションでドレーンソース電圧
を0.1ボルトにして、ゲート長Ｌに対し閾値電圧がどう
変化するかを示すゲートソース電圧対ドレーンソース電
流のグラフ。
を0.1ボルトにして、ゲート長Ｌに対し閾値電圧がどう
変化するかを示すゲートソース電圧対ドレーンソース電
流のグラフ。
【図９】図７のシミュレーションで、ゲートソース電圧
を0.0ボルトにし、ゲート長に対しパンチ・スルー電圧
がどう変化するかを示したグラフ。
を0.0ボルトにし、ゲート長に対しパンチ・スルー電圧
がどう変化するかを示したグラフ。
１０ 集積回路 １２ PFETトランジスタ １４ 保護された回路 １６ ESD保護デバイス即ち保護回
路 １５Ａ N-チャネルFET １５Ｂ P-チャネルFET １５Ｃ NPNバイポーラ・トランジス
タ ２２ ゲート ２３ ドレーン ２４ ソース ２６、７６ 寄生バイポーラ・トランジス
タ 28A、28B、28C、28D アイソレーション・シリコン
酸化物領域 １７ パンチ・スルー・トランジス
タPFET ７０ パンチ・スルー・トランジス
タNFET ３０ P+ドープされたシリコン基板 ３１ P-ドープされたシリコン・エ
ピタキシャル層 ３２ N-ドープされたシリコン・エ
ピタキシャル層 ４１、４９ 酸化物層 ４４ P+ドープされたポリシリコン
接点層 ４８ エミッタN+ドープされたポリ
シリコン層 ５０ メタライゼーション層 ５１、５２、５３ 相互接続ライン ５５ パシベーション酸化物 ８５、８６、８７ 接点開口
路 １５Ａ N-チャネルFET １５Ｂ P-チャネルFET １５Ｃ NPNバイポーラ・トランジス
タ ２２ ゲート ２３ ドレーン ２４ ソース ２６、７６ 寄生バイポーラ・トランジス
タ 28A、28B、28C、28D アイソレーション・シリコン
酸化物領域 １７ パンチ・スルー・トランジス
タPFET ７０ パンチ・スルー・トランジス
タNFET ３０ P+ドープされたシリコン基板 ３１ P-ドープされたシリコン・エ
ピタキシャル層 ３２ N-ドープされたシリコン・エ
ピタキシャル層 ４１、４９ 酸化物層 ４４ P+ドープされたポリシリコン
接点層 ４８ エミッタN+ドープされたポリ
シリコン層 ５０ メタライゼーション層 ５１、５２、５３ 相互接続ライン ５５ パシベーション酸化物 ８５、８６、８７ 接点開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラルフ ワトソン ヤング アメリカ合衆国 12603 ニューヨーク州 ポーキープシ マナードライブ 16 (72)発明者 ジョバンニ フィオレンツァ アメリカ合衆国 10980 ニューヨーク州 ストーニーポイント ヲルタードライブ 40 (72)発明者 メアリ ジョゼフ サッカマンゴ アメリカ合衆国 12563 ニューヨーク州 パターソン コーンヲールヒルロード ボックス201 アールアール２
Claims (8)
- 【請求項１】 バイCMOS集積回路の中の回路を保護する
ための静電気保護デバイスであって、上記保護された回
路はバイCMOS集積回路製造プロセスの複数のステップを
使って製造され、上記静電気保護デバイスは上記保護さ
れた回路を製造するのに使われたバイCMOS集積回路製造
プロセス・ステップのみによって形成され100平方ミク
ロン以下の面積を持つ静電気保護デバイス。 - 【請求項２】 上記静電気保護デバイスにおいて、上記
バイCMOS集積回路の保護された回路が複数のバイCMOS集
積回路層と複数のバイCMOS集積回路ドーピングを含み、
上記静電気保護デバイスが上記保護された回路で使われ
ている１つまたはそれ以上の上記バイCMOS集積回路層お
よび１つまたはそれ以上のバイCMOS集積回路ドーピング
のみから作られている請求項１に記載の静電気保護デバ
イス。 - 【請求項３】 上記静電気保護デバイスにおいて、上記
バイCMOS集積回路の保護された回路がベース接点ポリシ
リコン層を含み、上記静電気保護デバイスがソース接点
とドレーン接点を含み、上記ソース接点と上記ドレーン
接点の１つが上記ベース接点ポリシリコン層を有する請
求項２に記載の静電気保護デバイス。 - 【請求項４】 上記静電気保護デバイスがソースとドレ
ーンを含み、上記ソースとドレーンの１つがその接点か
らの外拡散ドーピングを有する請求項２に記載の静電気
保護デバイス。 - 【請求項５】 上記静電気保護デバイスにおいて、上記
バイCMOS集積回路の保護された回路がエミッタ接点ポリ
シリコン層を含み、上記静電気保護デバイスがソース接
点とドレーン接点を含み、上記ソース接点と上記ドレー
ン接点の１つが上記エミッタ接点ポリシリコン層を有す
る請求項２に記載の静電気保護デバイス。 - 【請求項６】 上記静電気保護デバイスにおいて、上記
静電気保護デバイスがソースとドレーンを含み、上記ソ
ースと上記ドレーンがその接点からの外拡散ドーピング
を有する請求項５に記載の静電気保護デバイス。 - 【請求項７】 上記静電気保護デバイスにおいて、上記
バイCMOS集積回路の保護された回路がリーチ・スルー・
コレクターのドーピングを含み、上記静電気保護デバイ
スがソース接点とドレーン接点を含み、上記ソース接点
と上記ドレーン接点が上記リーチ・スルー・コレクター
のドーピングを有する請求項２に記載の静電気保護デバ
イス。 - 【請求項８】 バイCMOS集積回路のための静電気保護デ
バイスであって、該静電気保護デバイスが、 シリコン層と、 上記シリコン層に形成され第１の極性の第１のドーピン
グを持つウェル領域を有するCMOS FETと、 上記シリコン層に形成され第２の極性の第２のドーピン
グを有するFETソースとFETドレーンと、 ベース、エミッタ、コレクター、およびベース接点層の
１部からなるベース接点と、 エミッタ接点層の１部からなるエミッタ接点と、 上記集積回路の要素を接続し、１組の層間誘電体によっ
て上記シリコン層および要素相互から分離されている相
互接続層と、 を有し、 上記FETとバイポーラ・トランジスタは、最大デバイス
閾値Vtmとデバイス限界電圧Vlを持ち、 上記静電気保護デバイスは、ターン・オン閾値電圧Vto
と上記Vtmより大きく上記Vlより小さいパンチ・スルー
閾値電圧Vptを持ち、 さらに上記静電気保護デバイスは、 上記第１の極性を持つ上記第１のドーピングを有する静
電気保護ウェル領域と、 上記ベースとエミッタ接点層の１つの１部を有する静電
気保護ソース接点と静電気保護ドレーン接点と、 上記ソース接点の外拡散を有する上記静電気保護ソース
接点と上記ドレーンの外拡散を有する静電気保護ドレー
ンと、 上記層間誘電体の１つまたはそれ以上の１部を有する静
電気保護ゲート絶縁体と、 上記相互接続層の１つの１部を有する静電気保護ゲート
と、 を有し、上記集積回路のCMOSおよびバイポーラ構造両方
からのデバイス要素から形成されている上記静電気保護
デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US99473992A | 1992-12-22 | 1992-12-22 | |
| US07/994,739 | 1992-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232354A true JPH06232354A (ja) | 1994-08-19 |
Family
ID=25541000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31743893A Pending JPH06232354A (ja) | 1992-12-22 | 1993-11-24 | 静電気保護デバイス |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0604347A3 (ja) |
| JP (1) | JPH06232354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015031639A (ja) * | 2013-08-06 | 2015-02-16 | 日立オートモティブシステムズ株式会社 | センサ装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197967A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS63119574A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01132137A (ja) * | 1987-11-17 | 1989-05-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02272758A (ja) * | 1989-03-06 | 1990-11-07 | Internatl Business Mach Corp <Ibm> | トランジスタ及びその製造方法 |
| JPH02283032A (ja) * | 1989-04-24 | 1990-11-20 | Nec Corp | 縦型バイポーラトランジスタ |
| JPH03204974A (ja) * | 1989-10-12 | 1991-09-06 | Nec Corp | 半導体入力保護装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583285A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 半導体集積回路の保護装置 |
| US4692781B2 (en) * | 1984-06-06 | 1998-01-20 | Texas Instruments Inc | Semiconductor device with electrostatic discharge protection |
| JPS61237472A (ja) * | 1985-04-15 | 1986-10-22 | Nec Corp | 半導体装置 |
-
1993
- 1993-11-24 JP JP31743893A patent/JPH06232354A/ja active Pending
- 1993-12-03 EP EP93480215A patent/EP0604347A3/en not_active Withdrawn
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6197967A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| JP2015031639A (ja) * | 2013-08-06 | 2015-02-16 | 日立オートモティブシステムズ株式会社 | センサ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0604347A3 (en) | 1996-01-10 |
| EP0604347A2 (en) | 1994-06-29 |
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