JPS6197967A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには半導体集積回路におけ
るバイポーラトランジスタの形成に適用して特に有効な
技術に関し１例えば同一半導体基板上にバイポーラトラ
ンジスタとＭＩＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）が形成されるようにされた半導体集積回路にお
けるエミッタ領域の形成に利用して有効な技術に関する
。

［背景技術］ 同一半導体基板上にバイポーラトランジスタとＭＩＳＦ
ＥＴとを形成するいわゆるＢ１ＣＭＯＳプロセスにおい
て、プロセスを簡略化するため、バイポーラトランジス
タのエミッタ領域をＮチャン禾ルＭＩＳＦＥＴのソース
、ドレイン領域と同時に形成する技術が提案されている
（実開昭５９−２６２６５号）ａ すなわち、この技術は、第３図（Ａ）に示すように、先
ず半導体基板１上に形成されたベース領域としてのＰ型
半導体領域１００およびＰウェル領域１０１の表面にゲ
ート絶縁膜となる酸化シリコン膜１０２を形成する。そ
れから、この酸化シリコン膜１０２の上にポリシリコン
層１０３を形成した後、これに対しパターニングを行な
ってＭＩＳＦＥＴのゲート電極となるポリシリコン層１
０３ａとエミッタ拡散窓１０４を有するポリシリコン層
１０３ｂを残す。次に、第３図（Ｂ）のごとくエミッタ
が形成される部分以外のバイポーラ素子形成領域表面を
レジスト１０５で覆った状態で、酸化シリコン膜１０２
の上から半導体基板の主面上にＮ型不純物を注入してＮ
チャンネルＭＩＳＦ’ＥＴのソース、ドレイン領域１・
０６と同時にエミッタ領域１０７を形成する。

しかる後、ポリシリコン層１０３ａ、１０３ｂの上に層
間絶縁膜１０８を形成してから、ドライエツチングによ
りコンタクト窓１０９ａ、１０９ｂを形成する。それか
ら、電極となるアルミニウム層のデポジションを行ない
、次にパターニングを行なうことにより、第３図（Ｃ）
のごとくソース、ドレイン電極１１０ａとともに、エミ
ッタ電極１１０ｂを形成するものである。

しかしながら、上記のようなり４０ＭＯ３技術にあって
は、エミッタ領域に対するコンタクト窓開は時に、ポリ
シリコン層１０３ｂ下の酸化シリコン膜１０２がサイド
エッチにより後退してしまう。そして、そこにエミッタ
電極１１０ｂを構成するアルミニウムが進入するため、
エミッタ電極１１０ｂの耐熱性が劣化する。すなわち、
エミッタ電極１１０ｂとベース領域１００とがサイドエ
ッチの分だけ近接するため、電極のアルミと基板のシリ
コンとの反応（アロイピット）により、ベース・エミッ
タ間のＰＮ接合が破壊され易くなるという不都合がある
ことが分かった。

［発明の目的コ この発明の目的は、エミッタ領域のような半導体領域形
成後に、その表面の絶縁膜にコンタクト窓を開けてから
電極を形成するプロセスにおいて、コンタクト窓開けの
際の基板表面の絶縁膜のサイドエッチに伴なう電極周辺
の耐熱性の劣化を防止することにある。

この発明の他の目的は、バイポーラトランジスタの特性
を向上させるような半導体技術を提供することにある。

この発明の更に他の目的は、バイポーラトランジスタの
ベース・エミッタ間の耐圧および接合容量を向上させる
ような半導体技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、エミッタ領域形成のためのマスクとなる被膜
の端面に、絶縁物からなるいわゆるサイドウオールを形
成することにより、コンタクト窓開けの際の基板表面の
絶縁膜のサイドエッチによるエミッタ電極の耐熱性の低
下を防止するとともに、サイドウオールの形成によりヌ
質的なエミッタ面積を減少させてトランジスタの動作電
流を減少させる。また、ＮチャンネルＭＩＳＦＥＴのＬ
ＤＤ　（Ｌｉｇｈｔ　ｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉ
ｎ）構造に関する技術を利用してバイポーラトランジス
タのエミッタ領域を、高濃度のＮ型半導体装置の周囲に
低濃度のＮ型半導体領域を形成した二重構造にすること
により、エミッタ周辺部でベース領域との間の濃度勾配
を小さくシ、これによってベース・エミッタ間の耐圧を
向上させるとともに、接合容量を低減させるという上記
目的を達成するものである。

［実施例］ 第１図（Ａ）〜（Ｉ）は、本発明をバイポーラトランジ
スタとＭ　Ｉ　Ｓ　ＦＥＴが同一の半導体基板に形成さ
れるようにされた半導体集積回路に適用した場合の一実
施例を製造工程順に示すものである。

先ず、Ｐ型車結晶シリコン基板のような半導体基板１を
用意し、その表面を酸化して酸化シリコン膜を形成し、
この酸化シリコン膜をマスクとしてアンチモンのような
Ｎ型不純物を熱拡散等により半導体基板１の主面上に導
入、拡散させてＮ＋埋込層２ａ、２ｂを形成する。それ
から同様の方法により、Ｎ＋埋込層２ａ、２ｂ間にＰ＋
埋込層３を形成してから、マスクとなった酸化膜を除去
した後、気相成長法により半導体基板１上に全面的にＮ
型エピタキシャル層４を形成して、第１図（Ａ）の状態
となる。

次に、上記Ｎ型エピタキシャル層４の表面を酸化して酸
化シリコン膜を形成してからフォトエツチングを行ない
、この酸化シリコン膜をマスクとしてＮチャンネルＭＩ
ＳＦＥＴが形成される箇所にＰ型不純物を拡散させてＰ
ウェル領域５を形成する。また、バイポーラトランジス
タ形成領域とＭＩＳＦＥＴ形成領域の境界に、例えばＰ
ウェル形成のためのイオン打込みと同時もしくは別の工
程で、チャンネルストッパ層形成のためのＰ型不純物の
イオン打込みを行なっておく。それから。

マスクとなった酸化シリコン膜を除去した後、再び基板
１の表面を薄く酸化して酸化膜７ａを形成してからＣＶ
Ｄ法（ケミカル・ベイパー・デポジション法）等により
窒化シリコン膜６を形成する。

しかる後、フォトエツチングを行なって、バイポーラト
ランジスタやＭＩＳＦＥＴなどの素子が形成されるべき
領域上にのみ窒化シリコン膜６が残るようにする。

次に、上記窒化シリコン膜６を耐酸化用マスクとして、
酸化性雰囲気中で半導体基板１の表面を選択的に熱酸化
させて比較的厚いフィールド絶縁膜７を形成する。この
とき、窒化シリコン膜６は酸素を通さないので、窒化シ
リコン膜６の下の基板主面は酸化されない。また、この
熱処理によって、予め打ち込んでおいたＰ型不純物が拡
散されて、バイポーラトランジスタとＭＩＳＦＥＴの境
界のフィールド絶縁膜７の直下には、チャンネルストッ
パ層としてＰ型半導体領域８が形成され、第１図（Ｂ）
の状態となる。

第１図（Ｂ）の状態の後は、先ず耐酸化用マスクとなっ
た窒化シリコン膜６を除去してから、フォトレジスト被
膜をマスクとしてコレクタ引上げ口となる部分にＮ型不
純物をイオン打込み等により注入して拡散させ、Ｎ＋埋
込層２ａに達するようなＮ型半導体領域９を形成する。

しかる後、上記コレクタ引上げ口（９）およびＭＩＳＦ
ＥＴが形成されるべき部分を、フォトレジスト被膜等で
覆っておいてイオン打込み等により基板主面上にＰ型不
純物を注入、拡散させてベース領域となるＰ型半導体領
域１０を形成して第１図（Ｃ）の状態となる。

次に、基板主面上の酸化シリコン膜７ａを除去してから
熱酸化を行なって、露出された基板主面上にゲート絶縁
膜となる酸化シリコン膜１１を形成する。そして、この
酸化シリコン膜１１上にＣＶＤ法により、ポリシリコン
層等の導電層を全面的に形成してから、フォトエツチン
グを行なってＭＩＳＦＥＴのゲート電極１２ａ、１２ｂ
を形成する。

このとき、同時にベース領域（１０）表面の酸化シリコ
ン膜１１上には、エミッタが形成される部分に対応して
その周囲にエミッタ形成窓１３ａを有するポリシリコン
層１３が残るようにして、第１図（Ｄ）の状態となる。

それから、ポリシリコン層１２ａ、１２ｂ、１３をマス
クとしてゲート絶縁膜としての酸化シリコン膜１１を除
去した後、第１図（Ｅ）のごとく上記エミッタ形成窓１
３ａの周囲のバイポーラ素子形成領域の上方およびＮチ
ャンネルＭＩＳＦＥＴが形成される素子領域の上方を、
フォトレジスト被膜のようなマスク１４で覆った状態で
１例えばｌＸｌ０１３／ｃＪのようなドーズ量でリンの
ごときＮ型不純物のイオン打込みを行なって拡散させる
。すると、エミッタ形成窓１３ａの内側およびゲート電
極１２ｂの両側方の基板表面上に濃度がｌＸｌ０”／Ｃ
＋＋？程度の低濃度のＮ−型半導体領域１５ａ、１５ｂ
がポリシリコン層１３，１２ｂに対し自己整合的に形成
される。

次に、上記フォトレジスト被膜１４を除去した後、第１
図（Ｆ）のごとく、上記バイポーラ素子領域全体および
ＮチャンネルＭＩＳＦＥＴの形成される素子領域の上方
を、フォトレジスト被膜のようなマスク１４′で覆った
状態でＰ型不純物をイオン打込み等により注入して拡散
させる。すると、ゲート電極１２ａの両側方の基板主面
上に、Ｐ−型半導体領域１６ａがゲート電極１２ａに対
し自己整合的に形成される。

そして、次にフォトレジスト被膜１４′を除去した後、
基板の主面上全体に、ＣＶＤ法により酸化シリコン膜を
比較的厚く形成してから反応性イオンエツチング等によ
り、上記酸化シリコン膜を除去する。すると、反応性イ
オンエツチングは、上方から平行的に進行するため、相
対的に厚みの厚い部分すなわちゲート電極１２ａ、１２
ｂとポリシリコン層１３の側部にサイドウオールと呼ば
れる絶縁膜１７がそれぞれ残る。

そこで、この状態でエミッタ形成領域の周辺およびＰチ
ャンネルＭ　Ｉ　Ｓ　ＦＥＴが形成される素子領域の上
方をフォトレジスト被膜１８で覆って。

例えば５Ｘ１０”／ｃｕｔのようなドーズ量でＮ型不純
物のイオン打込みを行なって拡散させる。すると、上記
サイドウオールを構成する絶縁膜１７に自己整合されて
、第１図（Ｇ）に示すように、上記Ｎ−型半導体領域１
５ａの内側およびＮ−型半導体領域１５ｂの外側にそれ
ぞれ濃度が２×１０”　’　／ｃＪ程度の高濃度のＮ＋
型半導体領域１９ａとＬ９ｂが形成される。

第１図ＣＧ）の状態の後は、第１図（Ｈ）のごとくバイ
ポーラ素子領域およびＮチャンネルＭＩＳＦＥＴ形成領
域の上方を、フォトレジスト被膜１８′で覆った状態で
Ｐ型不純物をイオン打込みを行なう。すると、サイドウ
オール（１７）に自己整合されて、前記Ｐ−型半導体領
域１６ａの外側に高濃度のＰ＋型半導体領域１６ｂが形
成される。それから、半導体基板上全体にＰＳＧ膜（リ
ン・シリケート・ガラス膜）のような層間絶縁膜２０を
形成してから、ドライエツチングによりこの層間絶縁膜
２０に対しコンタクト窓２１ａ、２１ｂを開ける。そし
て、アルミニウム層を全面的に蒸着したのちパターニン
グを行なってエミッタ電極２２ａおよびＭＩＳＦＥＴの
ソース、ドレイン電極２２ｂ、２２ｃを形成して第１図
（Ｉ）の状態となる。

その後、アルミ電極（２２ａ、２２ｂ、２２ｃ）の上に
ファイナルパッシベーション膜を全体的に形成すること
により完成状態とされる。

なお、上記実施例では、ＰチャンネルＭＩＳＦＥＴにつ
いてもゲート電極１２ａの両側にサイドウオール（１７
）を設けて、ソース、トレイン領域をＰ＋型半導体領域
１６ｂとＰ−型半導体領域１６ａの二重構造にしたもの
が示されている。しかし、ＰチャンネルＭＩ’５ＦＥＴ
は、ホットキアリアのゲート酸化膜への注入現象による
特性劣化が比較的生じ難いので、ＰチャンネルＭ、ｌ５
ＦＥＴについてはＬＤＤ構造でない一般的なＭＩＳＦＥ
Ｔ構造とすることができる。

また、その場合、ＰチャンネルＭ　Ｉ　Ｓ　ＦＥＴのソ
ース、ドレイン領域たるＰ＋半導体領域の形成をＮチャ
ンネルＭＩＳＦＥＴのソース、トレイン領域（１５ｂ、
１９ｂ）の形成前に持って来て、バイポーラトランジス
タのベース領域と同時に形成するようなことも可能であ
る。

上記実施例によれば、エミッタ領域形成のためのイオン
打込みマスクとなる導電層（ポリシリコン層）１３に設
けられたエミッタ形成用窓１３ａの内側に絶縁膜１７か
らなるサイドウオールが形成されているので、その後、
エミッタ電極２２ａを形成しても、エミッタ電極２２ａ
とベース領域（ｌＯ）との距離が充分に確保されるよう
になるため、エミッタ電極２２ａを構成するアルミニウ
ムと半導体基板１を構成するシリコンとが反応しても、
ベース・エミッタ間接合が破壊されにくくなる。つまり
、エミッタ電極の耐熱性が向上される。

また、上記実施例のバイポーラトランジスタにあっては
、エミッタ領域形成のためのイオン打込みマスクとなる
導電層（ポリシリコン層）１３に設けられたエミッタ形
成用窓１３ａの内側に絶縁膜１７からなるサイドウオー
ルが形成されているため、実質的なエミッタ面積がエミ
ッタ形成用窓１３ａよりも小さくなる。そのため、プロ
セスの最小加工寸法よりも小さなエミッタが実現され。

これによってトランジスタに流される電流が減少し、動
作特性が向上されるようになる。

しかも、この実施例のバイポーラトランジスタにあって
は、エミッタ領域が高濃度のＮ＋型半導体領域１９ａの
外側に低濃度のＮ−型半導体領域１５ａが形成された二
重構造になっている。そのため、ベース・エミッタ間の
濃度勾配が緩やかになり、これによってベース・エミッ
タ間の耐圧が向上されるとともに、ベース・エミッタ間
の接合容量も減少され、トランジスタの動作速度が向上
される。特に、縦型バイポーラトランジスタは、半導体
基板の表面に近い側はど各半導体領域の不純物濃度が高
いので、上記のごときエミッタ領域の二重構造によって
濃度勾配の低減の効果が顕著となる。

さらに、上記実施例のとと＜Ｂ１ＣＭＯＳプロセスにお
けるバイポーラトランジスタの形成に本発明を適用した
場合には、ＬＤＤ構造のＭＩＳＦＥＴのゲート電極の両
側部に形成されるサイドウオールと同時に、エミッタ形
成用窓１３ａの内側に絶縁膜１７を形成し、かつＮチャ
ンネルＭＩＳＦＥＴのソース、ドレイン領域と同様エミ
ッタ領域（１５ａ、１９ａ）を形成することができる。

そのため、ＬＤＤ構造に関する技術を適用したＢｉｃＭ
Ｏｓプロセスでは、新たな工程を追加することなく、上
記のごとき優れた効果を有するバイポーラトランジスタ
をＭｊＳＦＥＴと同一の基板上に形成することができる
。

上記実施例では、Ｂ１ＣＭＯＳプロセスの半導体集積回
路に適用したものについて説明したが、この発明はバイ
ポーラトランジスタのみからなるバイポーラ集積回路に
適用することもでき、それによって上述したようにすぐ
れた効果を奏するバイポーラトランジスタを得ることが
できる。

更に、バイポーラ集積回路に適用した場合１；は、エミ
ッタ領域を前記実施例のごとく高濃度と低濃度のＮ型半
導体領域１５ａと１９ａとからなる二重構造にする代わ
りに、第２図に示すごとく、一般的な均一濃度のＮ型半
導体領域１５とするようにしてもよい。その場合には、
基板表面の絶縁膜１１に形成されたエミッタ形成用窓１
３ａから基板の主面にＮ型不純物を導入してエミッタ領
域・１６′　を形成した後、上記実施例で説明した方法
で絶縁膜からなるサイドウオール１７をエミッタ形成用
窓１３ａの内側に形成してやればよい。

このようにすれば、エミッタの二重構造によるベース・
エミッタ間の耐圧および接合容量の低減という効果は得
られないものの、第１の目的たるコンタクト窓形成の際
の絶縁膜１１のサイドエッチによるアルミ電極の耐熱性
低下を防止し、かつ実質的なエミッタ面積の低減による
トランジスタの特性の向上という効果は得られる。

［効果］ （１）エミッタ領域のような半導体領域形成後に。

その表面の絶縁膜にコンタクト窓を開けてから電極を形
成するプロセスにおいて、エミッタ領域形成のためのマ
スクとなる被膜の端面に、絶縁物からなるいわゆるサイ
ドウオールを形成してなるので、このサイドウオールに
よってエミッタ電極とベース領域との距離が充分に確保
されるようになるという作用により、コンタクト窓開け
の際の基板主面の絶縁膜のサイドエッチによりエミッタ
電極の耐熱性が低下されるのを防止することができると
いう効果がある。

（２）バイポーラトランジスタのエミッタ領域形成のた
めのマスクとなる被膜の端面に、絶縁物からなるいわゆ
るサイドウオールを形成してなるので、このサイドウオ
ールによって実質的なエミッタ面積が低減されるという
作用により、トランジスタの動作電流が減少されるとい
う効果がある。

（３）バイポーラトランジスタのエミッタ領域を、高濃
度のＮ型半導体領域の周囲に低濃度のＮ型半導体領域を
形成した二重構造にしてなるので、エミッタ周辺部でベ
ース領域との間の濃度勾配が小さくなるという作用によ
り、ベース・エミッタ間の耐圧が向上されるとともに、
ベース・エミッタ間の接合容量が低減され、トラレジス
タの特性が向上されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば前記実施例では、
ＭＩＳＦＥＴのゲート電極１２ａ、１２ｂおよびエミッ
タ形成用窓１３ａを有する被膜としての導電層１３がポ
リシリコン層で構成されているが、それに限定されるも
のでなく、高融点金属もしくはそのシリサイドあるいは
これらもしくはポリシリコンが積層されてなる多層構造
にされたものであってもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮＰＮ型のバイポー
ラトランジスタのエミッタ領域の形成に適用したものに
ついて説明したが、それに限定されるものでなく、ＰＮ
Ｐ型トランジスタのエミッタ領域その他、半導体基板の
主面上に形成される半導体領域の形成一般に利用するこ
とができる。

【図面の簡単な説明】 第１図（Ａ）〜（Ｉ）は、本発明をＢｉＣＭ○Ｓプロセ
スの半導体装置に適用した場合の一実施例を製造工程順
に示す断面図、 第２図は、本発明をバイポーラ集積回路に適用した場合
のエミッタ構造の一実施例を示す断面図、第３図（Ａ）
〜（Ｃ）は、従来のＢ　ｉ　ＧＭＯＳプロセスの一例を
示す断面図である。 １・・・・半導体基板、２ａ、２ｂ・・・・Ｎ＋埋込層
３・・・・Ｐ十埋込層、４・・・・Ｎ型エピタキシャル
層、５・−・・Ｐウェル領域、６・・・・窒化シリコン
膜、７・・・・フィールド絶縁膜、８・・・・Ｐ型半導
体領域（チャンネルストッパ層）、９・・・・Ｎ型半導
体領域（コレクタ引上げ口）、１０・・・・Ｐ型半導体
領域（ベース領域）、１１・・・・酸化シリコン膜（ゲ
ート絶縁膜）、１２ａ、１２ｂ・・・・ゲート電極、１
３・・・・導電層（ポリシリコンＷ）、１３ａ・・・・
エミッタ形成用窓、１４．１４’、１８．１８’・・・
・フォトレジスト被膜、１５ａ、１５ｂ・・・・Ｎ−型
半導体領域、１７・・・・絶縁膜（サイドウオール）、
１９ａ、１９ｂ・・・・Ｎ＋型半導体領域、２０・・・
・層間絶縁膜、２１ａ、２１ｂ・・・・コンタクト窓、
２２ａ・・・・エミッタ電極、２２ｂ、２２ｃ・・・・
ソース、トレイン電極。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成されたバイポーラトランジスタ
   のベース領域の表面上に、エミッタ領域を取り囲むよう
   に絶縁膜もしくは絶縁膜を介した導電層からなる被膜が
   形成され、この被膜の少なくとも内側の端面には絶縁物
   が付着され、その内側にエミッタ用電極層が形成されて
   なることを特徴とする半導体装置。 ２、上記エミッタ領域は、高濃度のＮ型半導体領域の周
   囲に低濃度のＮ型半導体領域が形成された二重構造にさ
   れてなることを特徴とする特許請求の範囲第１項記載の
   半導体装置。 ３、上記バイポーラトランジスタは、絶縁ゲート型電界
   効果トランジスタが形成されている半導体基板と同一の
   基板上において形成され、上記絶縁ゲート型電界効果ト
   ランジスタのソース、ドレイン領域は、各々高濃度の半
   導体領域の少なくとも内側に低濃度の半導体領域が形成
   された構造にされていることを特徴とする特許請求の範
   囲第１項もしくは第２項記載の半導体装置。 ４、同一半導体基板上に、絶縁ゲート型電界効果トラン
   ジスタとともに、バイポーラトランジスタを形成するよ
   うにした半導体装置のプロセスにおいて、絶縁ゲート型
   電界効果トランジスタのゲート電極を構成する導電層の
   形成と同時に、エミッタ形成用窓を有する被膜を形成し
   、この被膜をマスクとして低濃度の半導体領域を形成し
   た後、この被膜のエミッタ形成用窓の内側には、上記ゲ
   ート電極両側部に形成されるサイドウォールと同時にこ
   れと同じ構造の絶縁膜を形成し、上記導電層およびこの
   絶縁膜をマスクとして上記低濃度半導体領域の内側に高
   濃度の半導体領域を形成するようにしたことを特徴とす
   る半導体装置の製造方法。